JPH06202978A - 論理経路スケジューリング装置及び実行方法 - Google Patents
論理経路スケジューリング装置及び実行方法Info
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- JPH06202978A JPH06202978A JP5229819A JP22981993A JPH06202978A JP H06202978 A JPH06202978 A JP H06202978A JP 5229819 A JP5229819 A JP 5229819A JP 22981993 A JP22981993 A JP 22981993A JP H06202978 A JPH06202978 A JP H06202978A
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- 238000012544 monitoring process Methods 0.000 claims description 10
- 230000000737 periodic effect Effects 0.000 claims description 4
- 230000000977 initiatory effect Effects 0.000 claims description 2
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- 238000004891 communication Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
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- 238000001514 detection method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
Abstract
(57)【要約】
【目的】 仮想論理経路を提供する無制限の数の論理経
路の効果をもつ装置を提供する。 【構成】 論理経路スケジューリング装置は、オペレー
ティングシステム(103,104,105) によって各々が制御さ
れる１以上のプロセッサ(112,113,114) と、複数のポー
トを有するダイナミックスイッチ(120,121) と、１以上
のデバイス(150,151) へ接続されて１以上のデバイスを
制御する制御装置(140,141) と、１以上のプロセッサの
内の１つにあるマスターオペレーティングシステム(10
4) において、１以上のチャネルの内で最大数より多い
論理経路を同時に割り当てるための論理経路スケジュー
ラー（ＬＰＳ）手段(106) と、から成る。
路の効果をもつ装置を提供する。 【構成】 論理経路スケジューリング装置は、オペレー
ティングシステム(103,104,105) によって各々が制御さ
れる１以上のプロセッサ(112,113,114) と、複数のポー
トを有するダイナミックスイッチ(120,121) と、１以上
のデバイス(150,151) へ接続されて１以上のデバイスを
制御する制御装置(140,141) と、１以上のプロセッサの
内の１つにあるマスターオペレーティングシステム(10
4) において、１以上のチャネルの内で最大数より多い
論理経路を同時に割り当てるための論理経路スケジュー
ラー（ＬＰＳ）手段(106) と、から成る。
Description
【０００１】
【産業上の利用分野】本発明は、プロセッサ（中央処理
装置）からチャネルを介するコンピュータ入出力（Ｉ／
Ｏ）システムの制御装置への論理経路の設定に関し、特
に、ダイナミックスイッチが１つ以上のチャネルと１つ
以上の制御装置の間に配置されるプロセッサ、チャネル
及び制御装置の間の論理チャネル経路の設定に関する。
装置）からチャネルを介するコンピュータ入出力（Ｉ／
Ｏ）システムの制御装置への論理経路の設定に関し、特
に、ダイナミックスイッチが１つ以上のチャネルと１つ
以上の制御装置の間に配置されるプロセッサ、チャネル
及び制御装置の間の論理チャネル経路の設定に関する。
【０００２】
【従来の技術】ＩＢＭのＥＳＣＯＮ入出力インタフェー
ス（例えば、ＩＢＭ SA22-7202-02「ＥＳＡ／３９０
ＥＳＣＯＮ入出力インタフェース(ESA/390 ESCON I/O I
nterface) 」を参照のこと) 等の技術環境において、プ
ロセッサからの入出力に通信を行う前にチャネルと制御
装置の間に論理経路が設定される必要がある。制御装置
は、支援可能な論理経路（及び物理経路）の最大数を制
限する。これによって、チャネルと制御装置の間に配置
されるダイナミックスイッチが論理経路をあまり制限し
なくとも、制御装置へアクセス可能なチャネルの数（及
びそれによってプロセッサとシステムの数）が制限され
る。先行技術では、直列入出力リンク及びダイナミック
スイッチを介してチャネル及び制御装置を動的に切断及
び接続する能力が可能である。この機能は米国特許第
５、１０７、４８９号に開示され、参照のため本明細書
に組み込まれる。先行技術では物理経路（論理経路を介
する）を共用する能力があるが、この共用能力は制御装
置の処理能力によって制限される。同時接続の数は、制
御装置が支援可能な論理経路の最大数によって制限され
る。先行技術において、制御装置が支援可能な論理経路
の最大数が接続されると、いかなる追加の接続の要求
（例えば、他のプロセッサからの要求）も拒否される。
この拒否によって、拒否する制御装置へ接続された入出
力デバイスを用いるような拒否されたプロセッサは、い
かなる作業を開始することもできなくなる。特に、ＥＳ
ＣＯＮトポロジー（構成）は、ダイナミックスイッチへ
接続する全てのチャネル（プロセッサ）がそのダイナミ
ックスイッチへ接続される全ての制御装置（及び入出力
デバイス）へアクセスするのを可能にするために、論理
経路の数の制限は接続性を大幅に制約する。これは、あ
らゆるものからあらゆるものへの接続性(any to any co
nnectivity) と称される。
ス（例えば、ＩＢＭ SA22-7202-02「ＥＳＡ／３９０
ＥＳＣＯＮ入出力インタフェース(ESA/390 ESCON I/O I
nterface) 」を参照のこと) 等の技術環境において、プ
ロセッサからの入出力に通信を行う前にチャネルと制御
装置の間に論理経路が設定される必要がある。制御装置
は、支援可能な論理経路（及び物理経路）の最大数を制
限する。これによって、チャネルと制御装置の間に配置
されるダイナミックスイッチが論理経路をあまり制限し
なくとも、制御装置へアクセス可能なチャネルの数（及
びそれによってプロセッサとシステムの数）が制限され
る。先行技術では、直列入出力リンク及びダイナミック
スイッチを介してチャネル及び制御装置を動的に切断及
び接続する能力が可能である。この機能は米国特許第
５、１０７、４８９号に開示され、参照のため本明細書
に組み込まれる。先行技術では物理経路（論理経路を介
する）を共用する能力があるが、この共用能力は制御装
置の処理能力によって制限される。同時接続の数は、制
御装置が支援可能な論理経路の最大数によって制限され
る。先行技術において、制御装置が支援可能な論理経路
の最大数が接続されると、いかなる追加の接続の要求
（例えば、他のプロセッサからの要求）も拒否される。
この拒否によって、拒否する制御装置へ接続された入出
力デバイスを用いるような拒否されたプロセッサは、い
かなる作業を開始することもできなくなる。特に、ＥＳ
ＣＯＮトポロジー（構成）は、ダイナミックスイッチへ
接続する全てのチャネル（プロセッサ）がそのダイナミ
ックスイッチへ接続される全ての制御装置（及び入出力
デバイス）へアクセスするのを可能にするために、論理
経路の数の制限は接続性を大幅に制約する。これは、あ
らゆるものからあらゆるものへの接続性(any to any co
nnectivity) と称される。
【０００３】ＩＢＭのＭＶＳ／ＥＳＡオペレーティング
システムの実行において、動的経路設定を支援する入出
力デバイス（ＥＳＣＯＮ入出力インタフェースを介して
接続される全てのＤＡＳＤデバイスを含む）では、デバ
イスへの最後の経路が作動しないならば（エラー、構成
故障等のため）、デバイスは入出力監視プログラムによ
って隔離され、閉じ込められる("boxed") 。この閉じ込
めによって、デバイスをオフラインにし、デバイスへ現
在同時に割り当てられた全ての作業を未解決にするか、
或いは将来において入出力が故障する。閉じ込めは、通
常、作業を失敗させて終了させる。
システムの実行において、動的経路設定を支援する入出
力デバイス（ＥＳＣＯＮ入出力インタフェースを介して
接続される全てのＤＡＳＤデバイスを含む）では、デバ
イスへの最後の経路が作動しないならば（エラー、構成
故障等のため）、デバイスは入出力監視プログラムによ
って隔離され、閉じ込められる("boxed") 。この閉じ込
めによって、デバイスをオフラインにし、デバイスへ現
在同時に割り当てられた全ての作業を未解決にするか、
或いは将来において入出力が故障する。閉じ込めは、通
常、作業を失敗させて終了させる。
【０００４】
【発明が解決しようとする課題】記載される本発明の目
的は、仮想論理経路を提供する無制限の数の論理経路の
効果を持つことである。支援可能な仮想論理経路の数の
唯一の制限は、システム内の資源制限（例えば、メモリ
サイズ）及びダイナミックスイッチ内の資源制限であ
る。
的は、仮想論理経路を提供する無制限の数の論理経路の
効果を持つことである。支援可能な仮想論理経路の数の
唯一の制限は、システム内の資源制限（例えば、メモリ
サイズ）及びダイナミックスイッチ内の資源制限であ
る。
【０００５】本発明の追加の目的は、入出力システム内
の全ての接続のトポロジーを記載する制御テーブルを提
供することである。
の全ての接続のトポロジーを記載する制御テーブルを提
供することである。
【０００６】本発明の追加の目的は、制御テーブルを使
用して、コンピュータ入出力システムを構成するシステ
ムと制御装置の間で論理経路接続を設定及び解除するス
ケジューリングプログラムを提供することである。
用して、コンピュータ入出力システムを構成するシステ
ムと制御装置の間で論理経路接続を設定及び解除するス
ケジューリングプログラムを提供することである。
【０００７】本発明の追加の目的は、いつ論理経路接続
を変更するかを決定するためのアルゴリズム（好ましい
実施例において、時間間隔に基づく）を提供することで
ある。
を変更するかを決定するためのアルゴリズム（好ましい
実施例において、時間間隔に基づく）を提供することで
ある。
【０００８】本発明の追加の目的は、制御テーブルを作
成し、構成トポロジーの動的変化に基づいて制御テーブ
ルを調整するための初期設定プロシージャ（手順）を提
供することである。
成し、構成トポロジーの動的変化に基づいて制御テーブ
ルを調整するための初期設定プロシージャ（手順）を提
供することである。
【０００９】本発明の追加の目的は、仮想論理経路が非
接続状態にあるときに、オペレーティングシステムによ
って実行するために待機されるデバイスレベル入出力要
求を有することである。
接続状態にあるときに、オペレーティングシステムによ
って実行するために待機されるデバイスレベル入出力要
求を有することである。
【００１０】本発明の追加の目的は、デバイスへの最後
の経路が作動していないときに、待機メカニズムを使用
することである。
の経路が作動していないときに、待機メカニズムを使用
することである。
【００１１】本発明の追加の目的は、仮想論理経路が接
続されるとき、或いは、作動していないデバイスが作動
するときに、以前に待機した入出力を再開させることで
ある。
続されるとき、或いは、作動していないデバイスが作動
するときに、以前に待機した入出力を再開させることで
ある。
【００１２】
【課題を解決するための手段と作用】本発明は、相互接
続されたシステムのセット（プロセッサ及びオペレーテ
ィングシステム）のマスター("master")オペレーティン
グシステムにおいて論理経路スケジューラー（ＬＰＳ）
機能を配置するために提供される。経路制御テーブルを
介するＬＰＳは適時に接続及び切断を開始し、制御装置
の接続性制限にもかかわらず、経路を要する全てのチャ
ネルにそのような経路を提供するのを保証する。
続されたシステムのセット（プロセッサ及びオペレーテ
ィングシステム）のマスター("master")オペレーティン
グシステムにおいて論理経路スケジューラー（ＬＰＳ）
機能を配置するために提供される。経路制御テーブルを
介するＬＰＳは適時に接続及び切断を開始し、制御装置
の接続性制限にもかかわらず、経路を要する全てのチャ
ネルにそのような経路を提供するのを保証する。
【００１３】論理経路スケジューリング装置は、オペレ
ーティングシステムによって各々が制御される１以上の
プロセッサを備え、前記１以上のプロセッサの各々が１
以上のチャネルを有しており、複数のポートを有するダ
イナミックスイッチとを備え、前記ダイナミックスイッ
チの前記ポートの内の第１ポートが前記チャネルの内の
第１チャネルへ接続され、前記ポートの内の第２ポート
が前記チャネルの内の第２チャネルへ接続されており、
１以上のデバイスへ接続されて１以上のデバイスを制御
する制御装置とを備え、前記制御装置が前記ダイナミッ
クスイッチの前記ポートの内の第３ポートへ接続され、
前記第１ポートが第１論理経路によって前記第３ポート
へ接続されるとき前記制御装置が前記第１チャネルへ接
続され、前記第２ポートが第２論理経路によって前記第
３ポートへ接続されるとき前記制御装置が前記第２チャ
ネルへ接続され、前記制御装置が最大数の論理経路によ
って最大数の前記１以上のチャネルへ同時に接続される
ことが可能であり、前記１以上のプロセッサの内の１つ
にあるマスターオペレーティングシステムにおいて、前
記１以上のチャネルの内で前記最大数より多い前記論理
経路を同時に割り当てるための論理経路スケジューラー
（ＬＰＳ）手段とを備え、前記論理経路スケジューラー
（ＬＰＳ）手段が経路制御テーブルを含む、ことより成
る。
ーティングシステムによって各々が制御される１以上の
プロセッサを備え、前記１以上のプロセッサの各々が１
以上のチャネルを有しており、複数のポートを有するダ
イナミックスイッチとを備え、前記ダイナミックスイッ
チの前記ポートの内の第１ポートが前記チャネルの内の
第１チャネルへ接続され、前記ポートの内の第２ポート
が前記チャネルの内の第２チャネルへ接続されており、
１以上のデバイスへ接続されて１以上のデバイスを制御
する制御装置とを備え、前記制御装置が前記ダイナミッ
クスイッチの前記ポートの内の第３ポートへ接続され、
前記第１ポートが第１論理経路によって前記第３ポート
へ接続されるとき前記制御装置が前記第１チャネルへ接
続され、前記第２ポートが第２論理経路によって前記第
３ポートへ接続されるとき前記制御装置が前記第２チャ
ネルへ接続され、前記制御装置が最大数の論理経路によ
って最大数の前記１以上のチャネルへ同時に接続される
ことが可能であり、前記１以上のプロセッサの内の１つ
にあるマスターオペレーティングシステムにおいて、前
記１以上のチャネルの内で前記最大数より多い前記論理
経路を同時に割り当てるための論理経路スケジューラー
（ＬＰＳ）手段とを備え、前記論理経路スケジューラー
（ＬＰＳ）手段が経路制御テーブルを含む、ことより成
る。
【００１４】論理経路スケジューリング装置は、オペレ
ーティングシステムによって各々が制御される１以上の
プロセッサとを備え、前記１以上のプロセッサの各々が
１以上のチャネルを有し、前記１以上のプロセッサの各
々が前記論理経路スケジューラー（ＬＰＳ）手段によっ
て経路制御テーブルに記録するためにマスターオペレー
ティングシステムへ構成変更を通信するための手段を含
み、前記オペレーティングシステムの各々が、いかなる
論理経路も現在存在しないために、次の実行のための入
出力要求を待機するための手段を含んでおり、複数のポ
ートを有するダイナミックスイッチとを備え、前記ダイ
ナミックスイッチの前記ポートの内の第１ポートが前記
チャネルの内の第１チャネルへ接続され、前記ポートの
内の第２ポートが前記チャネルの内の第２チャネルへ接
続されており、１以上のデバイスへ接続されて１以上の
デバイスを制御する制御装置とを備え、前記制御装置が
前記ダイナミックスイッチの前記ポートの内の第３ポー
トへ接続され、前記第１ポートが第１論理経路によって
前記第３ポートへ接続されるとき前記制御装置が前記第
１チャネルへ接続され、前記第２ポートが第２論理経路
によって前記第３ポートへ接続されるとき前記制御装置
が前記第２チャネルへ接続され、前記制御装置が最大数
の論理経路によって最大数の前記１以上のチャネルへ同
時に接続されることが可能であり、前記１以上のプロセ
ッサの内の１つにある前記マスターオペレーティングシ
ステムにおいて、前記１以上のチャネルの内で前記最大
数より多い前記論理経路を同時に割り当てるための前記
論理経路スケジューラー（ＬＰＳ）手段とを備え、前記
論理経路スケジューラー（ＬＰＳ）手段が経路制御テー
ブルを含み、前記経路制御テーブルが、前記制御装置を
識別する制御装置識別子、前記オペレーティングシステ
ムを有する前記プロセッサを識別するシステム識別子、
対応する前記論理経路を識別する経路識別子、並びに、
状況識別子から成るエントリーを含み、前記制御経路テ
ーブルが、対応する前記論理経路が接続、切断、或い
は、前記状況識別子によって識別される状況のままにさ
れるべきかを決定するのに使用するための割り当て手段
を有し、前記割り当て手段が、対応する前記論理経路を
介して前記システムを前記制御装置へ接続する時間間隔
を識別するための接続時間フィールドを含み、前記割り
当て手段が、対応する前記論理経路を介して前記システ
ムによって前記制御装置へ接続するために待機する時間
間隔を識別するための待機時間フィールドを更に含んで
いる、ことより成る。
ーティングシステムによって各々が制御される１以上の
プロセッサとを備え、前記１以上のプロセッサの各々が
１以上のチャネルを有し、前記１以上のプロセッサの各
々が前記論理経路スケジューラー（ＬＰＳ）手段によっ
て経路制御テーブルに記録するためにマスターオペレー
ティングシステムへ構成変更を通信するための手段を含
み、前記オペレーティングシステムの各々が、いかなる
論理経路も現在存在しないために、次の実行のための入
出力要求を待機するための手段を含んでおり、複数のポ
ートを有するダイナミックスイッチとを備え、前記ダイ
ナミックスイッチの前記ポートの内の第１ポートが前記
チャネルの内の第１チャネルへ接続され、前記ポートの
内の第２ポートが前記チャネルの内の第２チャネルへ接
続されており、１以上のデバイスへ接続されて１以上の
デバイスを制御する制御装置とを備え、前記制御装置が
前記ダイナミックスイッチの前記ポートの内の第３ポー
トへ接続され、前記第１ポートが第１論理経路によって
前記第３ポートへ接続されるとき前記制御装置が前記第
１チャネルへ接続され、前記第２ポートが第２論理経路
によって前記第３ポートへ接続されるとき前記制御装置
が前記第２チャネルへ接続され、前記制御装置が最大数
の論理経路によって最大数の前記１以上のチャネルへ同
時に接続されることが可能であり、前記１以上のプロセ
ッサの内の１つにある前記マスターオペレーティングシ
ステムにおいて、前記１以上のチャネルの内で前記最大
数より多い前記論理経路を同時に割り当てるための前記
論理経路スケジューラー（ＬＰＳ）手段とを備え、前記
論理経路スケジューラー（ＬＰＳ）手段が経路制御テー
ブルを含み、前記経路制御テーブルが、前記制御装置を
識別する制御装置識別子、前記オペレーティングシステ
ムを有する前記プロセッサを識別するシステム識別子、
対応する前記論理経路を識別する経路識別子、並びに、
状況識別子から成るエントリーを含み、前記制御経路テ
ーブルが、対応する前記論理経路が接続、切断、或い
は、前記状況識別子によって識別される状況のままにさ
れるべきかを決定するのに使用するための割り当て手段
を有し、前記割り当て手段が、対応する前記論理経路を
介して前記システムを前記制御装置へ接続する時間間隔
を識別するための接続時間フィールドを含み、前記割り
当て手段が、対応する前記論理経路を介して前記システ
ムによって前記制御装置へ接続するために待機する時間
間隔を識別するための待機時間フィールドを更に含んで
いる、ことより成る。
【００１５】論理入出力経路スケジューリングを実行す
るための方法は、１以上のプロセッサの複合体の内の１
つにあるマスターオペレーティングシステムにおいて経
路制御テーブルを周期的に監視するステップとを備え、
前記経路制御テーブルが、複数の接続状況エントリーか
ら構成されて、前記接続状況エントリーの内のいずれか
が「待機(wait)」状況を表すかどうかを決定し、前記接
続状況エントリーの各々が、制御装置と前記１以上のプ
ロセッサの複数のチャネルの内の１つとの間にある対応
する経路の状況を表し、前記経路がダイナミックスイッ
チを介して接続されており、前記周期的な監視ステップ
が少なくとも１つの前記「待機(wait)」状況を検出した
とき、前記ダイナミックスイッチへ少なくとも１つの切
断動作及び少なくとも１つの接続動作を開始するステッ
プとを備える、ことから成る。
るための方法は、１以上のプロセッサの複合体の内の１
つにあるマスターオペレーティングシステムにおいて経
路制御テーブルを周期的に監視するステップとを備え、
前記経路制御テーブルが、複数の接続状況エントリーか
ら構成されて、前記接続状況エントリーの内のいずれか
が「待機(wait)」状況を表すかどうかを決定し、前記接
続状況エントリーの各々が、制御装置と前記１以上のプ
ロセッサの複数のチャネルの内の１つとの間にある対応
する経路の状況を表し、前記経路がダイナミックスイッ
チを介して接続されており、前記周期的な監視ステップ
が少なくとも１つの前記「待機(wait)」状況を検出した
とき、前記ダイナミックスイッチへ少なくとも１つの切
断動作及び少なくとも１つの接続動作を開始するステッ
プとを備える、ことから成る。
【００１６】論理入出力経路スケジューリングを実行す
るための方法は、複数の接続状況エントリーから成る経
路制御テーブルを初期設定するステップとを備え、前記
接続状況エントリーの各々が、制御装置と１以上のプロ
セッサの複合体の複数のチャネルの内の１つとの間にあ
る対応する経路の状況を表し、前記１以上のプロセッサ
がその構成状況を決定し、前記経路制御テーブルに含ま
れるように１以上のプロセッサの前記複合体の内のマス
ター複合体にあるマスターオペレーティングシステムへ
前記構成状況を伝送させることによって、前記経路がダ
イナミックスイッチを介して接続されており、前記プロ
セッサの内の１つにおける入出力監視プログラム内で、
次の実行のために、現在非接続のダイナミック経路設定
デバイスが前記制御装置へ接続されるための入出力要求
を待機するステップと、前記接続状況エントリーの内の
いずれかが「待機(wait)」状況を表すかどうかを決定す
るために、前記マスターオペレーティングシステムにお
いて前記経路制御テーブルを周期的に監視するステップ
と、前記周期的な監視ステップが少なくとも１つの前記
「待機(wait)」状況を検出したとき、前記ダイナミック
スイッチへ少なくとも１つの切断動作及び少なくとも１
つの接続動作を開始するステップと、前記構成状況に変
化があった前記１以上のプロセッサの内の１つに、前記
経路制御テーブルに含まれるように前記マスターオペレ
ーティングシステムへ更新された構成状況を伝送させる
ことによって、前記経路制御テーブルを更新するステッ
プと、前記マスターオペレーティングシステムの故障を
検出すると直ちに、引き受けの通知を前記１以上のプロ
セッサの他の全てのプロセッサに知らせることによっ
て、前記１以上のプロセッサの内のもう１つのプロセッ
サの新たなマスターオペレーティングシステムにマスタ
ーオペレーティングシステムの責任を引き受けさせ、前
記１以上のプロセッサの前記他の全てのプロセッサの各
々から構成状況を取得することによって、前記新たなマ
スターオペレーティングシステムに新たな経路制御テー
ブルを初期設定させるステップと、から成る。
るための方法は、複数の接続状況エントリーから成る経
路制御テーブルを初期設定するステップとを備え、前記
接続状況エントリーの各々が、制御装置と１以上のプロ
セッサの複合体の複数のチャネルの内の１つとの間にあ
る対応する経路の状況を表し、前記１以上のプロセッサ
がその構成状況を決定し、前記経路制御テーブルに含ま
れるように１以上のプロセッサの前記複合体の内のマス
ター複合体にあるマスターオペレーティングシステムへ
前記構成状況を伝送させることによって、前記経路がダ
イナミックスイッチを介して接続されており、前記プロ
セッサの内の１つにおける入出力監視プログラム内で、
次の実行のために、現在非接続のダイナミック経路設定
デバイスが前記制御装置へ接続されるための入出力要求
を待機するステップと、前記接続状況エントリーの内の
いずれかが「待機(wait)」状況を表すかどうかを決定す
るために、前記マスターオペレーティングシステムにお
いて前記経路制御テーブルを周期的に監視するステップ
と、前記周期的な監視ステップが少なくとも１つの前記
「待機(wait)」状況を検出したとき、前記ダイナミック
スイッチへ少なくとも１つの切断動作及び少なくとも１
つの接続動作を開始するステップと、前記構成状況に変
化があった前記１以上のプロセッサの内の１つに、前記
経路制御テーブルに含まれるように前記マスターオペレ
ーティングシステムへ更新された構成状況を伝送させる
ことによって、前記経路制御テーブルを更新するステッ
プと、前記マスターオペレーティングシステムの故障を
検出すると直ちに、引き受けの通知を前記１以上のプロ
セッサの他の全てのプロセッサに知らせることによっ
て、前記１以上のプロセッサの内のもう１つのプロセッ
サの新たなマスターオペレーティングシステムにマスタ
ーオペレーティングシステムの責任を引き受けさせ、前
記１以上のプロセッサの前記他の全てのプロセッサの各
々から構成状況を取得することによって、前記新たなマ
スターオペレーティングシステムに新たな経路制御テー
ブルを初期設定させるステップと、から成る。
【００１７】
【実施例】好ましい実施例が、添付図面及び以下の記述
で示される。図１は、各々がプロセッサ（中央処理装
置）１１２、１１３、１１４から成り、各々がオペレー
ティングシステム（ＩＢＭ ＭＶＳ／ＥＳＡオペレーテ
ィングシステム等）１０３、１０４、１０５を実行し、
各々がリンク１３３乃至１３７を介する１以上のダイナ
ミックスイッチ（ＩＢＭ９３０２、ＥＳＣＯＮディレク
ター等）１２０、１２１へ接続される多重システム１０
０、１０１、１０２を示す。システム１００、１０１、
１０２は、例えば、係属出願中の米国特許出願第０７／
５７６、５６１号に記載されるように、従来、チャネル
１０７乃至１１１へ接続され、リンク１３３乃至１３７
を介してダイナミックスイッチ１２０、１２１へ接続さ
れる。ダイナミックスイッチ１２０、１２１の各々は、
リンク１３０乃至１３２を介して入出力（Ｉ／Ｏ）制御
装置（ＩＢＭ３９９０ ＤＡＳＤ記憶制御機構等）１４
０、１４１へ接続される。制御装置１４０、１４１の各
々は、１以上の入出力デバイス１５０、１５１へのアク
セスを制御する。ダイナミックスイッチ１２０、１２１
の各々はポート１２２乃至１２９を有し、ポートを介し
てリンク１３０乃至１３７へ接続する。図１において、
スイッチ１（１２１）はポート００（１２２）、１０
（１２３）、３０（１２４）、Ｆ０（１２５）、並び
に、Ｆ２（１２６）を有する。スイッチ２（１２０）は
ポート１０（１２７）、３０（１２８）、並びに、Ｆ１
（１２９）を有する。論理経路はダイナミックスイッチ
がそのポートの内の２つを接続すると設定され、それに
よってシステムと制御装置の間のリンクの接続を完了す
る。図１において、当該接続、即ち、論理経路１６０乃
至１６２が想像線で示されている。システム１（１０
１）は、論理経路Ｆ２−３０（１６０）を介して制御装
置Ｂ（１４１）へ接続され、論理経路Ｆ０−３０（１６
１）を介して制御装置Ａ（１４０）へ接続される。シス
テム２（１０２）は、論理経路Ｆ１−１０（１６２）を
介して制御装置Ａ（１４０）へ接続される。デバイスレ
ベル入出力はこれらの論理経路（１６０乃至１６２）を
介してのみ発生する。図１に見られるように、制御装置
Ｂ（１４１）は１つの論理経路（スイッチ１（１２１）
のポートＦ２（１２６）を介する）のみに制限される一
方、制御装置Ａ（１４０）は２つの論理経路（スイッチ
１（１２１）のポートＦ０（１２５）及びスイッチ２
（１２０）のポートＦ１（１２９）を介する）に制限さ
れる。システム３（１００）はリンク１３５を介してス
イッチ１（１２１）へ接続されるが、制御装置Ａ（１４
０）又は制御装置Ｂ（１４１）へと同時接続されない。
現在接続されていないリンク１３４、１３５、１３７上
でのシステム３（１００）、又はシステム１（１０１）
及びシステム２（１０２）から出るいかなるデバイスレ
ベル入出力要求も、所望の制御装置１４０、１４１へ接
続されるときまで、プロセッサ１１２乃至１１４のオペ
レーティングシステム１０３乃至１０５にある入出力監
視プログラム１６３乃至１６５によって待機される。Ｍ
ＶＳ／ＥＳＡの入出力監視（ＩＯＳ）プログラムにおけ
る入出力要求の待機は、公知の技術である。制御装置に
よって支援される最大の論理経路接続より多い論理経路
接続を持つようなシステムを有するのが可能になること
で、仮想論理経路の概念及び発明が生じる。
で示される。図１は、各々がプロセッサ（中央処理装
置）１１２、１１３、１１４から成り、各々がオペレー
ティングシステム（ＩＢＭ ＭＶＳ／ＥＳＡオペレーテ
ィングシステム等）１０３、１０４、１０５を実行し、
各々がリンク１３３乃至１３７を介する１以上のダイナ
ミックスイッチ（ＩＢＭ９３０２、ＥＳＣＯＮディレク
ター等）１２０、１２１へ接続される多重システム１０
０、１０１、１０２を示す。システム１００、１０１、
１０２は、例えば、係属出願中の米国特許出願第０７／
５７６、５６１号に記載されるように、従来、チャネル
１０７乃至１１１へ接続され、リンク１３３乃至１３７
を介してダイナミックスイッチ１２０、１２１へ接続さ
れる。ダイナミックスイッチ１２０、１２１の各々は、
リンク１３０乃至１３２を介して入出力（Ｉ／Ｏ）制御
装置（ＩＢＭ３９９０ ＤＡＳＤ記憶制御機構等）１４
０、１４１へ接続される。制御装置１４０、１４１の各
々は、１以上の入出力デバイス１５０、１５１へのアク
セスを制御する。ダイナミックスイッチ１２０、１２１
の各々はポート１２２乃至１２９を有し、ポートを介し
てリンク１３０乃至１３７へ接続する。図１において、
スイッチ１（１２１）はポート００（１２２）、１０
（１２３）、３０（１２４）、Ｆ０（１２５）、並び
に、Ｆ２（１２６）を有する。スイッチ２（１２０）は
ポート１０（１２７）、３０（１２８）、並びに、Ｆ１
（１２９）を有する。論理経路はダイナミックスイッチ
がそのポートの内の２つを接続すると設定され、それに
よってシステムと制御装置の間のリンクの接続を完了す
る。図１において、当該接続、即ち、論理経路１６０乃
至１６２が想像線で示されている。システム１（１０
１）は、論理経路Ｆ２−３０（１６０）を介して制御装
置Ｂ（１４１）へ接続され、論理経路Ｆ０−３０（１６
１）を介して制御装置Ａ（１４０）へ接続される。シス
テム２（１０２）は、論理経路Ｆ１−１０（１６２）を
介して制御装置Ａ（１４０）へ接続される。デバイスレ
ベル入出力はこれらの論理経路（１６０乃至１６２）を
介してのみ発生する。図１に見られるように、制御装置
Ｂ（１４１）は１つの論理経路（スイッチ１（１２１）
のポートＦ２（１２６）を介する）のみに制限される一
方、制御装置Ａ（１４０）は２つの論理経路（スイッチ
１（１２１）のポートＦ０（１２５）及びスイッチ２
（１２０）のポートＦ１（１２９）を介する）に制限さ
れる。システム３（１００）はリンク１３５を介してス
イッチ１（１２１）へ接続されるが、制御装置Ａ（１４
０）又は制御装置Ｂ（１４１）へと同時接続されない。
現在接続されていないリンク１３４、１３５、１３７上
でのシステム３（１００）、又はシステム１（１０１）
及びシステム２（１０２）から出るいかなるデバイスレ
ベル入出力要求も、所望の制御装置１４０、１４１へ接
続されるときまで、プロセッサ１１２乃至１１４のオペ
レーティングシステム１０３乃至１０５にある入出力監
視プログラム１６３乃至１６５によって待機される。Ｍ
ＶＳ／ＥＳＡの入出力監視（ＩＯＳ）プログラムにおけ
る入出力要求の待機は、公知の技術である。制御装置に
よって支援される最大の論理経路接続より多い論理経路
接続を持つようなシステムを有するのが可能になること
で、仮想論理経路の概念及び発明が生じる。
【００１８】図２は、経路制御テーブル２００と称され
る装置を示している。経路制御テーブルは、制御装置１
４０、１４１、システム１００乃至１０２、及びダイナ
ミックスイッチ１２０、１２１の間の関係を示すエント
リー（項目）を含んでいる。エントリーは制御装置によ
って一緒に分類される。制御装置のエントリーの各グル
ープは、エントリーのブロック("block") と称される。
更に、各エントリーは接続された又は切断された状況、
及び関係に関する他の適切な情報を含む。エントリー内
には８個のフィールドがあり、フィールドは以下のよう
に示される。
る装置を示している。経路制御テーブルは、制御装置１
４０、１４１、システム１００乃至１０２、及びダイナ
ミックスイッチ１２０、１２１の間の関係を示すエント
リー（項目）を含んでいる。エントリーは制御装置によ
って一緒に分類される。制御装置のエントリーの各グル
ープは、エントリーのブロック("block") と称される。
更に、各エントリーは接続された又は切断された状況、
及び関係に関する他の適切な情報を含む。エントリー内
には８個のフィールドがあり、フィールドは以下のよう
に示される。
【００１９】 ＣＵＩＤ（２１０）−制御装置の識別子を含む ＳＹＳＩＤ（２１１）−接続を必要とするシステムの識
別子を含む ＰＡＴＨＩＤ（２１２）−論理経路の識別子を含み、以
下の２つのフィールドから成る− ＰＯＲＴ１（２１３）−制御装置をダイナミックスイッ
チへ接続するポートの識別子を含む ＰＯＲＴ２（２１４）−システムをダイナミックスイッ
チへ接続するポートの識別子を含む ＳＷＩＤ（２１５）−ＰＯＲＴ１（２１３）及びＰＯＲ
Ｔ２（２１４）を含むダイナミックスイッチの識別子を
含み、ＳＷＩＤ（２１５）を介してＳＹＳＩＤ（２１
１）がＣＵＩＤ（２１０）へ接続される ＳＷＡＴ（２１６）−ＣＵＩＤ（２１０）からＳＹＳＩ
Ｄ（２１１）への接続の状況を表すインジケーターを含
む。インジケーターは現在接続されていればＣであり、
現在接続されていなければＮである。
別子を含む ＰＡＴＨＩＤ（２１２）−論理経路の識別子を含み、以
下の２つのフィールドから成る− ＰＯＲＴ１（２１３）−制御装置をダイナミックスイッ
チへ接続するポートの識別子を含む ＰＯＲＴ２（２１４）−システムをダイナミックスイッ
チへ接続するポートの識別子を含む ＳＷＩＤ（２１５）−ＰＯＲＴ１（２１３）及びＰＯＲ
Ｔ２（２１４）を含むダイナミックスイッチの識別子を
含み、ＳＷＩＤ（２１５）を介してＳＹＳＩＤ（２１
１）がＣＵＩＤ（２１０）へ接続される ＳＷＡＴ（２１６）−ＣＵＩＤ（２１０）からＳＹＳＩ
Ｄ（２１１）への接続の状況を表すインジケーターを含
む。インジケーターは現在接続されていればＣであり、
現在接続されていなければＮである。
【００２０】ＣＮＴＩＭＥ（２１７）−ＣＵＩＤ（２１
０）がＳＹＳＩＤ（２１１）へ接続されている時間の量
を表す値を含む。値はＣＵＩＤ（２１０）が現在ＳＹＳ
ＩＤ（２１１）へ接続されていなければゼロである。
０）がＳＹＳＩＤ（２１１）へ接続されている時間の量
を表す値を含む。値はＣＵＩＤ（２１０）が現在ＳＹＳ
ＩＤ（２１１）へ接続されていなければゼロである。
【００２１】ＷＴＴＩＭＥ（２１８）−ＳＹＳＩＤ（２
１１）がＣＵＩＤ（２１０）へ接続するのを待機してい
る時間の量を表す値を含む。値はＳＹＳＩＤ（２１１）
が現在ＣＵＩＤ（２１０）へ接続されていればゼロであ
る。
１１）がＣＵＩＤ（２１０）へ接続するのを待機してい
る時間の量を表す値を含む。値はＳＹＳＩＤ（２１１）
が現在ＣＵＩＤ（２１０）へ接続されていればゼロであ
る。
【００２２】経路制御テーブル（図２）は、システム１
００乃至１０２と制御装置１４０、１４１の間の論理経
路１６０乃至１６２の接続を制御するための論理経路ス
ケジューラー（即ち、ＬＰＳ）プログラム（図１の１０
６）の一部である。テーブルは、本発明によってマスタ
ーシステムとして知られる、論理経路スケジューラー
（即ち、ＬＰＳ）プログラム１０６を実行するシステム
の初期設定で作成される。システム（チャネル）初期設
定において、システムは構成される各制御装置へ論理経
路を設定することを試みる。（このメカニズムは、先に
記載され、参考のため組み込まれている係属出願中の米
国特許出願第０７／５７６、５６１号に記載されてい
る。）これらの接続は、各システムに保持されるテーブ
ルに記録される。本発明で新たなことは、マスターシス
テムが各システムからテーブルを要求することによって
全てのシステム接続の記録を受信することである。図４
はこのロジックの高水準な図を示している。図４から分
かるように、このプロセッサの論理経路が設定され（図
４のブロック４１）、設定された構成を表す記録が受信
された（図４のブロック４２）後で、全てのシステム接
続の記録が受信される（図４のブロック４３）。入出力
サブシステムの要素の間での構成情報の通信は公知の技
術であり、例えば、係属中の米国特許出願第０７／５７
６、５６９号に記載されている。これらの記録から、マ
スターシステムのＬＰＳプログラム１０６は、図２に示
される経路制御テーブル２００を作成する（図４のブロ
ック４４）。
００乃至１０２と制御装置１４０、１４１の間の論理経
路１６０乃至１６２の接続を制御するための論理経路ス
ケジューラー（即ち、ＬＰＳ）プログラム（図１の１０
６）の一部である。テーブルは、本発明によってマスタ
ーシステムとして知られる、論理経路スケジューラー
（即ち、ＬＰＳ）プログラム１０６を実行するシステム
の初期設定で作成される。システム（チャネル）初期設
定において、システムは構成される各制御装置へ論理経
路を設定することを試みる。（このメカニズムは、先に
記載され、参考のため組み込まれている係属出願中の米
国特許出願第０７／５７６、５６１号に記載されてい
る。）これらの接続は、各システムに保持されるテーブ
ルに記録される。本発明で新たなことは、マスターシス
テムが各システムからテーブルを要求することによって
全てのシステム接続の記録を受信することである。図４
はこのロジックの高水準な図を示している。図４から分
かるように、このプロセッサの論理経路が設定され（図
４のブロック４１）、設定された構成を表す記録が受信
された（図４のブロック４２）後で、全てのシステム接
続の記録が受信される（図４のブロック４３）。入出力
サブシステムの要素の間での構成情報の通信は公知の技
術であり、例えば、係属中の米国特許出願第０７／５７
６、５６９号に記載されている。これらの記録から、マ
スターシステムのＬＰＳプログラム１０６は、図２に示
される経路制御テーブル２００を作成する（図４のブロ
ック４４）。
【００２３】図３は、ＬＰＳプログラム１０６が経路制
御テーブル２００によって本発明を達成する方法を示し
ている。先に記載されたように、論理経路スケジューラ
ー１０６は、ダイナミックスイッチ１２０、１２１へ接
続されたシステム１００乃至１０２の内の１つで実行し
ているオペレーティングシステム１０３乃至１０５の一
部となるプログラムである。論理経路スケジューラー１
０６を実行するシステム１０１は、マスターシステムと
指定される。システム１００乃至１０２のどれがマスタ
ーシステムとして作用するかの指定は、ＬＰＳプログラ
ム１０６への初期設定パラメータによって管理される。
ＬＰＳプログラム１０６はシステム初期設定にて開始さ
れるタスクとして実行し、オペレーティングシステム１
０４が作動状態にある限り実行し続ける。ＬＰＳプログ
ラム１０６は経路制御テーブルを作成及び維持する。い
ったん作動状態になると、実行するためのＬＰＳプログ
ラム１０６へのエントリーは、作動すべき時間間隔を示
す初期設定パラメータによって制御される。各時間間隔
の終わりで、ＬＰＳプログラム１０６は制御を受信して
実行を開始する。その機能が終了すると直ちに、ＬＰＳ
プログラム１０６は特定の時間間隔の待機を開始する。
時間間隔はＬＰＳプログラム１０６への初期設定パラメ
ータによって指定され、指定されなければ、５秒のデフ
ォルト（省略時値）が使用される。制御を受信すると直
ちに、ＬＰＳプログラム１０６は以下のように作動す
る。ＬＰＳプログラム１０６は、制御装置エントリーの
全ブロックが処理されるまで制御装置エントリーの各ブ
ロックによって経路制御テーブル２００を検索する（図
３のブロック３０）。次に論理経路スケジューラーは、
特定された時間間隔の待機を入力する（図３のブロック
３６）。エントリーの各ブロックにおいて、特定の経路
を介する制御装置へ接続を行うために待機するシステム
を表すエントリーがあるならば（図３のブロック３
１）、切断及び接続が生じなければならない。要求され
た接続を表すエントリーが１より多いならば（図３のブ
ロック３７）、最も長時間接続を待機しているエントリ
ー（ＷＴＴＩＭＥにおける最高値）が選択されて接続処
理される（図３のブロック３２）。次に、最も長時間接
続されていた特定の経路を介した制御装置及びシステム
を表すエントリー（ＣＮＴＩＭＥにおける最高値）が選
択されて切断処理される（図３のブロック３４）。切断
は、参考のため先に組み込まれた係属中の米国特許出願
第０７／５７６、５６１号及び米国特許第５、１０７、
４８９号に記載されるように、ダイナミックスイッチ１
２０、１２１へ送信されるフレームによって行われる。
ＣＮＴＩＭＥはゼロに設定され、ＳＴＡＴはＮに設定さ
れ、ＷＴＴＩＭＥの時間のトラッキングは値を１だけ増
分することによって開始される（図３のブロック３
４）。接続処理のために先に選択された特定の経路を介
する制御装置及びシステムを表すエントリーが次に処理
される（図３のブロック３２及び３３）。接続は、参考
のため先に組み込まれた係属中の米国特許出願第０７／
５７６、５６１号及び米国特許第５、１０７、４８９号
に記載されるように、ダイナミックスイッチ１２０、１
２１へ送信されるフレームによって行われる。ＷＴＴＩ
ＭＥはゼロに設定され、ＳＴＡＴはＣに設定され、ＣＮ
ＴＩＭＥの時間のトラッキングは値を１だけ増分するこ
とによって開始される（図３のブロック３５）。一例と
して、図２に示される経路制御テーブル２００及び図３
に示されるＬＰＳプログラム１０６のロジックを用い
て、制御装置Ａ（１４０）とシステム１（１０１）の間
の経路Ｆ０−３０（１６１）が切断され、制御装置Ａ
（１４０）とシステム２（１０２）の間の経路Ｆ０−０
０が接続される。更に、制御装置Ａ（１４０）とシステ
ム２（１０２）の間の経路Ｆ１−１０（１６２）が切断
され、制御装置Ａ（１４０）とシステム３（１００）の
間の経路Ｆ０−１０が接続される。また、制御装置Ｂ
（１４１）とシステム１（１０１）の間の経路Ｆ２−３
０（１６０）が切断され、制御装置Ｂ（１４１）とシス
テム２（１０２）の間の経路Ｆ２−００が接続される。
御テーブル２００によって本発明を達成する方法を示し
ている。先に記載されたように、論理経路スケジューラ
ー１０６は、ダイナミックスイッチ１２０、１２１へ接
続されたシステム１００乃至１０２の内の１つで実行し
ているオペレーティングシステム１０３乃至１０５の一
部となるプログラムである。論理経路スケジューラー１
０６を実行するシステム１０１は、マスターシステムと
指定される。システム１００乃至１０２のどれがマスタ
ーシステムとして作用するかの指定は、ＬＰＳプログラ
ム１０６への初期設定パラメータによって管理される。
ＬＰＳプログラム１０６はシステム初期設定にて開始さ
れるタスクとして実行し、オペレーティングシステム１
０４が作動状態にある限り実行し続ける。ＬＰＳプログ
ラム１０６は経路制御テーブルを作成及び維持する。い
ったん作動状態になると、実行するためのＬＰＳプログ
ラム１０６へのエントリーは、作動すべき時間間隔を示
す初期設定パラメータによって制御される。各時間間隔
の終わりで、ＬＰＳプログラム１０６は制御を受信して
実行を開始する。その機能が終了すると直ちに、ＬＰＳ
プログラム１０６は特定の時間間隔の待機を開始する。
時間間隔はＬＰＳプログラム１０６への初期設定パラメ
ータによって指定され、指定されなければ、５秒のデフ
ォルト（省略時値）が使用される。制御を受信すると直
ちに、ＬＰＳプログラム１０６は以下のように作動す
る。ＬＰＳプログラム１０６は、制御装置エントリーの
全ブロックが処理されるまで制御装置エントリーの各ブ
ロックによって経路制御テーブル２００を検索する（図
３のブロック３０）。次に論理経路スケジューラーは、
特定された時間間隔の待機を入力する（図３のブロック
３６）。エントリーの各ブロックにおいて、特定の経路
を介する制御装置へ接続を行うために待機するシステム
を表すエントリーがあるならば（図３のブロック３
１）、切断及び接続が生じなければならない。要求され
た接続を表すエントリーが１より多いならば（図３のブ
ロック３７）、最も長時間接続を待機しているエントリ
ー（ＷＴＴＩＭＥにおける最高値）が選択されて接続処
理される（図３のブロック３２）。次に、最も長時間接
続されていた特定の経路を介した制御装置及びシステム
を表すエントリー（ＣＮＴＩＭＥにおける最高値）が選
択されて切断処理される（図３のブロック３４）。切断
は、参考のため先に組み込まれた係属中の米国特許出願
第０７／５７６、５６１号及び米国特許第５、１０７、
４８９号に記載されるように、ダイナミックスイッチ１
２０、１２１へ送信されるフレームによって行われる。
ＣＮＴＩＭＥはゼロに設定され、ＳＴＡＴはＮに設定さ
れ、ＷＴＴＩＭＥの時間のトラッキングは値を１だけ増
分することによって開始される（図３のブロック３
４）。接続処理のために先に選択された特定の経路を介
する制御装置及びシステムを表すエントリーが次に処理
される（図３のブロック３２及び３３）。接続は、参考
のため先に組み込まれた係属中の米国特許出願第０７／
５７６、５６１号及び米国特許第５、１０７、４８９号
に記載されるように、ダイナミックスイッチ１２０、１
２１へ送信されるフレームによって行われる。ＷＴＴＩ
ＭＥはゼロに設定され、ＳＴＡＴはＣに設定され、ＣＮ
ＴＩＭＥの時間のトラッキングは値を１だけ増分するこ
とによって開始される（図３のブロック３５）。一例と
して、図２に示される経路制御テーブル２００及び図３
に示されるＬＰＳプログラム１０６のロジックを用い
て、制御装置Ａ（１４０）とシステム１（１０１）の間
の経路Ｆ０−３０（１６１）が切断され、制御装置Ａ
（１４０）とシステム２（１０２）の間の経路Ｆ０−０
０が接続される。更に、制御装置Ａ（１４０）とシステ
ム２（１０２）の間の経路Ｆ１−１０（１６２）が切断
され、制御装置Ａ（１４０）とシステム３（１００）の
間の経路Ｆ０−１０が接続される。また、制御装置Ｂ
（１４１）とシステム１（１０１）の間の経路Ｆ２−３
０（１６０）が切断され、制御装置Ｂ（１４１）とシス
テム２（１０２）の間の経路Ｆ２−００が接続される。
【００２４】この時点で経路Ｆ０−３０（１６１）及び
経路Ｆ２−３０（１６０）を介するシステム１（１０
１）、並びに、経路Ｆ１−１０（１６２）を介するシス
テム２からのいかなる追加のデバイスレベル入出力要求
も、それぞれのプロセッサで実行するオペレーティング
システム１０４のＩＯＳプログラム１６４、並びに、オ
ペレーティングシステム１０５のＩＯＳプログラム１６
５によって待機される。経路Ｆ０−００及び経路Ｆ２−
００のためにシステム２（１０２）で待機していたいか
なるデバイスレベル入出力要求、並びに、経路Ｆ０−１
０のためにシステム３（１００）で待機していたいかな
るデバイスレベル入出力要求も、実行するために接続さ
れた経路を介して制御装置Ａ（１４０）又は制御装置Ｂ
（１４１）へ送信される。
経路Ｆ２−３０（１６０）を介するシステム１（１０
１）、並びに、経路Ｆ１−１０（１６２）を介するシス
テム２からのいかなる追加のデバイスレベル入出力要求
も、それぞれのプロセッサで実行するオペレーティング
システム１０４のＩＯＳプログラム１６４、並びに、オ
ペレーティングシステム１０５のＩＯＳプログラム１６
５によって待機される。経路Ｆ０−００及び経路Ｆ２−
００のためにシステム２（１０２）で待機していたいか
なるデバイスレベル入出力要求、並びに、経路Ｆ０−１
０のためにシステム３（１００）で待機していたいかな
るデバイスレベル入出力要求も、実行するために接続さ
れた経路を介して制御装置Ａ（１４０）又は制御装置Ｂ
（１４１）へ送信される。
【００２５】好ましい実施例を更に改良すると、ＬＰＳ
プログラム１０６は先に記載した動的状況以外の一定の
動的状況の下に実行させられる。入出力サブシステムの
チャネル経路の動的な再構成を支援する実施において、
ＬＰＳプログラム１０６は再構成プロセスの参加プログ
ラムである。再構成の間、例えば、チャネル経路のオフ
ラインの変化によって、チャネル１０７乃至１１１へ接
続されたシステム１００乃至１０２のオペレーティング
システム１０３乃至１０５は、構成の表現を更新するた
めの制御を受信する。構成が変更され、ＬＰＳプログラ
ム１０６は、経路制御テーブル２００を更新するために
オペレーティングシステム１０３乃至１０５によって呼
び出される。調整された構成はＬＰＳプログラム１０６
へ入力され、経路制御テーブル２００は入力に従って調
整される。
プログラム１０６は先に記載した動的状況以外の一定の
動的状況の下に実行させられる。入出力サブシステムの
チャネル経路の動的な再構成を支援する実施において、
ＬＰＳプログラム１０６は再構成プロセスの参加プログ
ラムである。再構成の間、例えば、チャネル経路のオフ
ラインの変化によって、チャネル１０７乃至１１１へ接
続されたシステム１００乃至１０２のオペレーティング
システム１０３乃至１０５は、構成の表現を更新するた
めの制御を受信する。構成が変更され、ＬＰＳプログラ
ム１０６は、経路制御テーブル２００を更新するために
オペレーティングシステム１０３乃至１０５によって呼
び出される。調整された構成はＬＰＳプログラム１０６
へ入力され、経路制御テーブル２００は入力に従って調
整される。
【００２６】更に、この改良において、マスターシステ
ムが故障した場合、実行中のいかなる他のシステムも、
故障を検出すると直ちにマスターシステムの責任を引き
受ける。マスター責任の引き受けは、例えば、ＩＢＭの
ＥＳＣＯＮ管理プログラム（ＥＳＣＭ）（図１の１１５
乃至１１７）を介して全てのシステムへ知らされる。Ｅ
ＳＣＯＮ管理プログラム（ＥＳＣＭ）は、従来のテレプ
ロセシング手段（図１の１８０乃至１８２）を介して、
他のオペレーティングシステムのＥＳＣＯＮ管理プログ
ラムと通信を行う。ＩＢＭのＭＶＳ／ＥＳＡオペレーテ
ィングシステムの一部であるＥＳＣＯＮ管理プログラム
は先行技術にあり、GA23-0383 「エンタープライズシス
テム接続入門(Introducing the Enterprise Systems Co
nnection) 」、GC23-0422 「エンタープライズシステム
接続管理プログラム入門(Introducing the Enterprise
Systems Connection Manager) 」、SC23-0425 「ＥＳＣ
ＯＮ管理プログラムユーザガイド(ESCON Manager User'
s Guide)」、及びSC23-0427 「ＥＳＣＯＮ管理プログラ
ムＡＰＩオートメーション(ESCON Manager API Automat
ion)」に記載されている。このＥＳＣＭ通信によって、
全ての現行の接続状況が受信され、経路制御テーブル２
００が作成される。次に、通常の状態のプロセシングが
先に記載したように再開する。
ムが故障した場合、実行中のいかなる他のシステムも、
故障を検出すると直ちにマスターシステムの責任を引き
受ける。マスター責任の引き受けは、例えば、ＩＢＭの
ＥＳＣＯＮ管理プログラム（ＥＳＣＭ）（図１の１１５
乃至１１７）を介して全てのシステムへ知らされる。Ｅ
ＳＣＯＮ管理プログラム（ＥＳＣＭ）は、従来のテレプ
ロセシング手段（図１の１８０乃至１８２）を介して、
他のオペレーティングシステムのＥＳＣＯＮ管理プログ
ラムと通信を行う。ＩＢＭのＭＶＳ／ＥＳＡオペレーテ
ィングシステムの一部であるＥＳＣＯＮ管理プログラム
は先行技術にあり、GA23-0383 「エンタープライズシス
テム接続入門(Introducing the Enterprise Systems Co
nnection) 」、GC23-0422 「エンタープライズシステム
接続管理プログラム入門(Introducing the Enterprise
Systems Connection Manager) 」、SC23-0425 「ＥＳＣ
ＯＮ管理プログラムユーザガイド(ESCON Manager User'
s Guide)」、及びSC23-0427 「ＥＳＣＯＮ管理プログラ
ムＡＰＩオートメーション(ESCON Manager API Automat
ion)」に記載されている。このＥＳＣＭ通信によって、
全ての現行の接続状況が受信され、経路制御テーブル２
００が作成される。次に、通常の状態のプロセシングが
先に記載したように再開する。
【００２７】 最後のオペレーショナル経路プロセシング 動的経路設定デバイスへの最後の使用可能な経路が作動
しないと、デバイスはオンラインのままであり、入出力
は許容され続ける。デバイスレベル入出力は、オペレー
ティングシステム１０３乃至１０５のＩＯＳプログラム
１６３乃至１６５によって待機される。デバイスの使用
を試みるシステムの全ての作業は作動状態にある。これ
は入出力が故障すると作業が中止する先行技術と異な
る。経路が作動しない問題が修正されて経路が作動する
ようになると、デバイスレベル入出力の待機が解除さ
れ、入出力が開始する。この入出力要求の待機／待機解
除は、先行技術のＩＢＭ ＭＶＳ／ＥＳＡオペレーティ
ングシステムで公知である。先行技術において、動的経
路設定を支援しない入出力デバイスの場合は、経路が作
動しなくなると入出力要求が待機される。経路を作動さ
せる又は要求を失敗にするためには、手動による介入が
必要となる。本発明によって、動的経路設定を支援する
入出力デバイスの場合は、同じく待機が行われるが、入
出力を結果的に再開させるのにいかなる手動による介入
も必要としない。
しないと、デバイスはオンラインのままであり、入出力
は許容され続ける。デバイスレベル入出力は、オペレー
ティングシステム１０３乃至１０５のＩＯＳプログラム
１６３乃至１６５によって待機される。デバイスの使用
を試みるシステムの全ての作業は作動状態にある。これ
は入出力が故障すると作業が中止する先行技術と異な
る。経路が作動しない問題が修正されて経路が作動する
ようになると、デバイスレベル入出力の待機が解除さ
れ、入出力が開始する。この入出力要求の待機／待機解
除は、先行技術のＩＢＭ ＭＶＳ／ＥＳＡオペレーティ
ングシステムで公知である。先行技術において、動的経
路設定を支援しない入出力デバイスの場合は、経路が作
動しなくなると入出力要求が待機される。経路を作動さ
せる又は要求を失敗にするためには、手動による介入が
必要となる。本発明によって、動的経路設定を支援する
入出力デバイスの場合は、同じく待機が行われるが、入
出力を結果的に再開させるのにいかなる手動による介入
も必要としない。
【００２８】記載される好ましい実施例が、単純な時間
間隔を用いて論理経路１６０乃至１６２の切断及び接続
を開始し、単純なＬＲＵ（最低使用頻度）アルゴリズム
を用いてどの接続を行うべきかを決定する一方、本発明
によって他の技術は除外されていない。他の実施例にお
いて、ＬＰＳプログラム１０６の呼出しは、ＬＰＳ１０
６のプロセシングの発生を要求する非接続のシステムに
よって開始される。いかなる公知の優先順位又は資源関
係使用設計も、非接続のシステムによって使用されてい
つプロセシングを開始するかを決定する。例えば、制御
装置１４０、１４１の使用に基づくアルゴリズムを用い
ることもできる。この設計において、関係使用がより大
きい制御装置１４０、１４１を備えたシステム１００乃
至１０２は、切断の前により長時間のスライスを受信す
る。
間隔を用いて論理経路１６０乃至１６２の切断及び接続
を開始し、単純なＬＲＵ（最低使用頻度）アルゴリズム
を用いてどの接続を行うべきかを決定する一方、本発明
によって他の技術は除外されていない。他の実施例にお
いて、ＬＰＳプログラム１０６の呼出しは、ＬＰＳ１０
６のプロセシングの発生を要求する非接続のシステムに
よって開始される。いかなる公知の優先順位又は資源関
係使用設計も、非接続のシステムによって使用されてい
つプロセシングを開始するかを決定する。例えば、制御
装置１４０、１４１の使用に基づくアルゴリズムを用い
ることもできる。この設計において、関係使用がより大
きい制御装置１４０、１４１を備えたシステム１００乃
至１０２は、切断の前により長時間のスライスを受信す
る。
【００２９】
【発明の効果】本発明は上記より構成され、仮想論理経
路を提供する無制限の数の論理経路の効果を持つことが
できる。
路を提供する無制限の数の論理経路の効果を持つことが
できる。
【図１】ダイナミックスイッチへの接続を介して制御装
置（デバイスが接続された）へ接続された、オペレーテ
ィングシステムを実行するプロセッサ（中央処理装置）
を示す本発明のシステム図である。
置（デバイスが接続された）へ接続された、オペレーテ
ィングシステムを実行するプロセッサ（中央処理装置）
を示す本発明のシステム図である。
【図２】制御装置のダイナミックスイッチへの関係及び
状況、並びに、システムのダイナミックスイッチへの関
係及び状況を示す制御テーブルのフォーマットを示す。
状況、並びに、システムのダイナミックスイッチへの関
係及び状況を示す制御テーブルのフォーマットを示す。
【図３】論理経路スケジューラープログラムの高水準の
論理フローを示すフローチャートである。
論理フローを示すフローチャートである。
【図４】論理経路構成の設定及び経路制御テーブルの作
成に関するシステム初期設定機能の高水準の論理フロー
を示すフローチャートである。
成に関するシステム初期設定機能の高水準の論理フロー
を示すフローチャートである。
１００、１０１、１０２ 多重システム １０３、１０４、１０５ オペレーティングシステム １０６ ＬＰＳプログラム １０７、１０８、１０９、１１０、１１１ チャネル １１２、１１３、１１４ プロセッサ １１５、１１６、１１７ ＥＳＣＭ １２０、１２１ ダイナミックスイッチ １２２乃至１２９ ポート １３０乃至１３７ リンク １４０、１４１ 制御装置 １５０、１５１ 入出力デバイス １６０、１６１、１６２ 論理経路 １６３、１６４、１６５ 入出力監視プログラム １８０、１８１、１８２ テレプロセシング手段
フロントページの続き (72)発明者 アンドレア リン シェバー アメリカ合衆国12590、ニューヨーク州ワ ッピンガーズ フォールズ、スカーバラ レイン 45ディー (72)発明者 ハリー モーリス ユーデンフレンド アメリカ合衆国12590、ニューヨーク州ワ ッピンガーズ フォールズ、オール エン ジェルズ ロード 112
Claims (9)
- 【請求項１】 論理経路スケジューリング装置であっ
て、 ａ．オペレーティングシステムによって各々が制御され
る１以上のプロセッサを備え、前記１以上のプロセッサ
の各々が１以上のチャネルを有しており、 ｂ．複数のポートを有するダイナミックスイッチとを備
え、前記ダイナミックスイッチの前記ポートの内の第１
ポートが前記チャネルの内の第１チャネルへ接続され、
前記ポートの内の第２ポートが前記チャネルの内の第２
チャネルへ接続されており、 ｃ．１以上のデバイスへ接続されて１以上のデバイスを
制御する制御装置とを備え、前記制御装置が前記ダイナ
ミックスイッチの前記ポートの内の第３ポートへ接続さ
れ、前記第１ポートが第１論理経路によって前記第３ポ
ートへ接続されるとき前記制御装置が前記第１チャネル
へ接続され、前記第２ポートが第２論理経路によって前
記第３ポートへ接続されるとき前記制御装置が前記第２
チャネルへ接続され、前記制御装置が最大数の論理経路
によって最大数の前記１以上のチャネルへ同時に接続さ
れることが可能であり、 ｄ．前記１以上のプロセッサの内の１つにあるマスター
オペレーティングシステムにおいて、前記１以上のチャ
ネルの内で前記最大数より多い前記論理経路を同時に割
り当てるための論理経路スケジューラー（ＬＰＳ）手段
とを備え、前記論理経路スケジューラー（ＬＰＳ）手段
が経路制御テーブルを含む、 ことより成る論理経路スケジューリング装置。 - 【請求項２】 前記経路制御テーブルが、前記制御装置
を識別する制御装置識別子、前記オペレーティングシス
テムを有する前記プロセッサを識別するシステム識別
子、対応する前記論理経路を識別する経路識別子、並び
に、状況識別子から成るエントリーを含み、前記経路制
御テーブルが、対応する前記論理経路が接続、切断、或
いは、前記状況識別子によって識別される状況のままに
されるかを決定するのに使用するための割り当て手段を
有する、請求項１に記載の論理経路スケジューリング装
置。 - 【請求項３】 前記プロセッサの各々が、前記論理経路
スケジューラー（ＬＰＳ）手段によって前記経路制御テ
ーブルに記録するために前記マスターオペレーティング
システムへ構成変更を通信するための手段を含む、請求
項１に記載の論理経路スケジューリング装置。 - 【請求項４】 前記オペレーティングシステムの各々
が、いかなる論理経路も現在存在しないために、次の実
行のための入出力要求を待機するための手段を含む、請
求項１に記載の論理経路スケジューリング装置。 - 【請求項５】 論理経路スケジューリング装置であっ
て、 ａ．オペレーティングシステムによって各々が制御され
る１以上のプロセッサとを備え、前記１以上のプロセッ
サの各々が１以上のチャネルを有し、前記１以上のプロ
セッサの各々が前記論理経路スケジューラー（ＬＰＳ）
手段によって経路制御テーブルに記録するためにマスタ
ーオペレーティングシステムへ構成変更を通信するため
の手段を含み、前記オペレーティングシステムの各々
が、いかなる論理経路も現在存在しないために、次の実
行のための入出力要求を待機するための手段を含んでお
り、 ｂ．複数のポートを有するダイナミックスイッチとを備
え、前記ダイナミックスイッチの前記ポートの内の第１
ポートが前記チャネルの内の第１チャネルへ接続され、
前記ポートの内の第２ポートが前記チャネルの内の第２
チャネルへ接続されており、 ｃ．１以上のデバイスへ接続されて１以上のデバイスを
制御する制御装置とを備え、前記制御装置が前記ダイナ
ミックスイッチの前記ポートの内の第３ポートへ接続さ
れ、前記第１ポートが第１論理経路によって前記第３ポ
ートへ接続されるとき前記制御装置が前記第１チャネル
へ接続され、前記第２ポートが第２論理経路によって前
記第３ポートへ接続されるとき前記制御装置が前記第２
チャネルへ接続され、前記制御装置が最大数の論理経路
によって最大数の前記１以上のチャネルへ同時に接続さ
れることが可能であり、 ｄ．前記１以上のプロセッサの内の１つにある前記マス
ターオペレーティングシステムにおいて、前記１以上の
チャネルの内で前記最大数より多い前記論理経路を同時
に割り当てるための前記論理経路スケジューラー（ＬＰ
Ｓ）手段とを備え、前記論理経路スケジューラー（ＬＰ
Ｓ）手段が経路制御テーブルを含み、前記経路制御テー
ブルが、前記制御装置を識別する制御装置識別子、前記
オペレーティングシステムを有する前記プロセッサを識
別するシステム識別子、対応する前記論理経路を識別す
る経路識別子、並びに、状況識別子から成るエントリー
を含み、前記制御経路テーブルが、対応する前記論理経
路が接続、切断、或いは、前記状況識別子によって識別
される状況のままにされるべきかを決定するのに使用す
るための割り当て手段を有し、前記割り当て手段が、対
応する前記論理経路を介して前記システムを前記制御装
置へ接続する時間間隔を識別するための接続時間フィー
ルドを含み、前記割り当て手段が、対応する前記論理経
路を介して前記システムによって前記制御装置へ接続す
るために待機する時間間隔を識別するための待機時間フ
ィールドを更に含んでいる、 ことより成る論理経路スケジューリング装置。 - 【請求項６】 論理入出力経路スケジューリングを実行
するための方法であって、 ａ）１以上のプロセッサの複合体の内の１つにあるマス
ターオペレーティングシステムにおいて経路制御テーブ
ルを周期的に監視するステップとを備え、前記経路制御
テーブルが、複数の接続状況エントリーから構成され
て、前記接続状況エントリーの内のいずれかが「待機(w
ait)」状況を表すかどうかを決定し、前記接続状況エン
トリーの各々が、制御装置と前記１以上のプロセッサの
複数のチャネルの内の１つとの間にある対応する経路の
状況を表し、前記経路がダイナミックスイッチを介して
接続されており、 ｂ）前記周期的な監視ステップが少なくとも１つの前記
「待機(wait)」状況を検出したとき、前記ダイナミック
スイッチへ少なくとも１つの切断動作及び少なくとも１
つの接続動作を開始するステップとを備える、 ことから成る論理入出力経路スケジューリングの実行方
法。 - 【請求項７】 前記プロセッサの内の１つのオペレーテ
ィングシステムにおける入出力監視プログラム内で、次
の実行のために、現在非接続のダイナミック経路設定デ
バイスが前記制御装置へ接続されるための入出力要求を
待機するステップを更に含む、請求項６に記載の論理入
出力経路スケジューリングの実行方法。 - 【請求項８】 前記１以上のプロセッサにその構成状況
を決定させ、前記経路制御テーブルに含まれるように前
記マスターオペレーティングシステムへ前記構成状況を
伝送させることによって、前記経路制御テーブルを初期
設定するステップを更に含む、請求項６に記載の論理入
出力経路スケジューリングの実行方法。 - 【請求項９】 論理入出力経路スケジューリングを実行
するための方法であって、 ａ）複数の接続状況エントリーから成る経路制御テーブ
ルを初期設定するステップとを備え、前記接続状況エン
トリーの各々が、制御装置と１以上のプロセッサの複合
体の複数のチャネルの内の１つとの間にある対応する経
路の状況を表し、前記１以上のプロセッサがその構成状
況を決定し、前記経路制御テーブルに含まれるように１
以上のプロセッサの前記複合体の内のマスター複合体に
あるマスターオペレーティングシステムへ前記構成状況
を伝送させることによって、前記経路がダイナミックス
イッチを介して接続されており、 ｂ）前記プロセッサの内の１つにおける入出力監視プロ
グラム内で、次の実行のために、現在非接続のダイナミ
ック経路設定デバイスが前記制御装置へ接続されるため
の入出力要求を待機するステップと、 ｃ）前記接続状況エントリーの内のいずれかが「待機(w
ait)」状況を表すかどうかを決定するために、前記マス
ターオペレーティングシステムにおいて前記経路制御テ
ーブルを周期的に監視するステップと、 ｄ）前記周期的な監視ステップが少なくとも１つの前記
「待機(wait)」状況を検出したとき、前記ダイナミック
スイッチへ少なくとも１つの切断動作及び少なくとも１
つの接続動作を開始するステップと、 ｅ）前記構成状況に変化があった前記１以上のプロセッ
サの内の１つに、前記経路制御テーブルに含まれるよう
に前記マスターオペレーティングシステムへ更新された
構成状況を伝送させることによって、前記経路制御テー
ブルを更新するステップと、 ｆ）前記マスターオペレーティングシステムの故障を検
出すると直ちに、引き受けの通知を前記１以上のプロセ
ッサの他の全てのプロセッサに知らせることによって、
前記１以上のプロセッサの内のもう１つのプロセッサの
新たなマスターオペレーティングシステムにマスターオ
ペレーティングシステムの責任を引き受けさせ、前記１
以上のプロセッサの前記他の全てのプロセッサの各々か
ら構成状況を取得することによって、前記新たなマスタ
ーオペレーティングシステムに新たな経路制御テーブル
を初期設定させるステップと、 から成る論理入出力経路スケジューリングの実行方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US96865292A | 1992-10-30 | 1992-10-30 | |
| US968652 | 1992-10-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06202978A true JPH06202978A (ja) | 1994-07-22 |
| JP2566728B2 JP2566728B2 (ja) | 1996-12-25 |
Family
ID=25514576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5229819A Expired - Lifetime JP2566728B2 (ja) | 1992-10-30 | 1993-09-16 | 論理径路スケジューリング装置及び実行方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5640603A (ja) |
| JP (1) | JP2566728B2 (ja) |
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Also Published As
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|---|---|
| US5640603A (en) | 1997-06-17 |
| JP2566728B2 (ja) | 1996-12-25 |
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