JPH06202941A - データ処理装置の制御方法及びデータ処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、ＲＩＳＣ型ＣＰＵで代表されるよ
うに１命令を１クロックサイクルで処理することが可能
なＣＰＵを使用したデータ処理装置に関し、クロック周
波数を高くしないようにして価格の上昇を抑えるととも
に、処理速度を向上させることを目的としている。 【構成】 １命令を１クロックサイクルで処理すること
が可能で且つ命令バス２２とデータバス２１とを互いに
独立に持った中央処理装置１１と、命令バス２２に接続
された命令用メモリ１２と、データバス２１に接続され
たデータ用メモリ１４と、命令用メモリ１２をノーウエ
イトでアクセスするように当該命令用メモリ１２を制御
する命令用メモリ制御部３１と、データ用メモリ１４を
１ウエイトでアクセスするように当該データ用メモリ１
４を制御するデータ用メモリ制御部３３とを有して構成
される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＲＩＳＣ型ＣＰＵで代
表されるように１命令を１クロックサイクルで処理する
ことが可能な中央処理装置（ＣＰＵ）を使用したデータ
処理装置に関する。

【０００２】一般にページプリンタにおいては、ホスト
から送られてくる印字データや制御データを解析してビ
ットマップメモリにビットイメージとして展開し、展開
したイメージデータをエンジンによって紙上に印刷する
ようになっている。

【０００３】ホストからのデータをビットイメージに展
開するためにプリンタコントローラ（データ処理装置）
が用いられるが、その処理速度の如何によってプリンタ
全体のスループットが大きく左右される。

【０００４】近年においては、制御言語としてＰｏｓｔ
ｓｃｒｉｐｔなどのＰＤＬ（Ｐａｇｅ Ｄｅｓｃｒｉｐ
ｔｉｏｎ Ｌａｎｇｕａｇｅ））を用いたページプリン
タが急速に普及しつつある。このＰＤＬプリンタは、Ｐ
ＣＬ（Ｐｒｉｎｔｅｒ Ｃｏｎｔｒｏｌｅ Ｌａｎｇｕ
ａｇｅ）を用いたＰＣＬプリンタと比較して、文字の拡
大や回転などが極めて容易に行えるが、ビットイメージ
への展開に時間を要するため、出力速度が遅い、価格が
高い、という２つの大きな問題がある。

【０００５】今後、ＰＤＬプリンタがさらに普及するた
めには、処理速度の速い低価格のプリンタコントローラ
が開発されねばならない。

【０００６】

【従来の技術】従来のＰＤＬプリンタのプリンタコント
ローラには、例えばモトローラ社の６８０２０のような
ＣＩＳＣ（Ｃｏｍｐｌｅｘ Ｉｎｓｔｒｕｃｔｉｏｎ
ＳｅｔＣｏｍｐｕｔｅｒ）型ＣＰＵが用いられている。

【０００７】ＣＩＳＣ型ＣＰＵでは、複雑な命令セット
が追加されているため高水準言語が効率的に実行可能で
あるが、１命令の処理に最低でも３クロックサイクル以
上を要するため、ビットイメージへの展開に相当長い時
間を要している。

【０００８】例えば、文書とイメージの両方を含む評価
テスト用の画像「ＶｅｎｔｕｒａＳｃｏｏｐ」をＰｏｓ
ｔｓｃｒｉｐｔで記述し、そのデータをビットイメージ
に展開するのに約８０秒を要する。ページプリンタとし
ての出力時間は、これにファイル転送時間と紙の搬送時
間を加えた時間となる。

【０００９】

【発明が解決しようとする課題】一般にプリンタエンジ
ンのスループットは４〜４０〔枚／分〕程度であるか
ら、ビットイメージへの展開に８０秒を要するのでは、
低速のプリンタエンジンに対しても展開時間がかかり過
ぎであるといえる。

【００１０】そのため、従来のプリンタコントローラ
（データ処理装置）では、処理速度を速くするためにク
ロック周波数を高くしなければならない。クロック周波
数を高くすると、メモリ素子として高速ではあるが高価
なＳＲＡＭを用いなければならず、またその他の周辺素
子にも高速のものを用いる必要があり、価格が高くなり
且つ回路設計においても解決すべき種々の問題が新たに
生じてくる。

【００１１】本発明は、上述の問題に鑑み、クロック周
波数を高くしないようにして価格の上昇を抑えるととも
に、処理速度を向上させることのできるデータ処理装置
の制御方法及びそのようなデータ処理装置を提供するこ
とを目的としている。

【００１２】

【課題を解決するための手段】請求項１の発明に係る制
御方法は、上述の課題を解決するため、１命令を１クロ
ックサイクルで処理することが可能で且つ命令バスとデ
ータバスとを互いに独立に持った中央処理装置と、前記
命令バスに接続された命令用メモリと、前記データバス
に接続されたデータ用メモリとを有したデータ処理装置
において、前記命令用メモリにはノーウエイトでアクセ
スし、前記データ用メモリには１ウエイトでアクセスす
る。

【００１３】請求項２の発明に係るデータ処理装置は、
１命令を１クロックサイクルで処理することが可能で且
つ命令バスとデータバスとを互いに独立に持った中央処
理装置と、前記命令バスに接続された命令用メモリと、
前記データバスに接続されたデータ用メモリと、前記命
令用メモリをノーウエイトでアクセスするように当該命
令用メモリを制御する命令用メモリ制御部と、前記デー
タ用メモリを１ウエイトでアクセスするように当該デー
タ用メモリを制御するデータ用メモリ制御部とを有して
構成される。

【００１４】請求項３の発明に係るデータ処理装置で
は、前記命令用メモリ制御部が前記命令用メモリをバン
クインターリーブ方式により制御してなる。

【００１５】

【作用】中央処理装置は、命令バスとデータバスとが分
離しており、それぞれに接続された命令用メモリ及びデ
ータ用メモリを別個にアクセスする。

【００１６】命令用メモリ制御部は、命令用メモリをノ
ーウエイトでアクセスするように制御し、データ用メモ
リ制御部はデータ用メモリを１ウエイトでアクセスする
ように制御する。

【００１７】命令用メモリは、例えば２バンク設けら
れ、これらはバンクインターリーブ方式によってアクセ
スされる。

【００１８】

【実施例】図１は本発明に係るデータ処理装置１のブロ
ック図である。

【００１９】データ処理装置１は、ＣＰＵ１１、命令Ｒ
ＯＭ１２ａ，１２ｂ、フォントＲＯＭ１３、データＲＡ
Ｍ１４ａ〜１４ｃ、メモリ制御部１５、入出力制御部１
６、及びこれらを接続するデータバス２１、命令バス２
２、アドレスバス２３、その他の制御ラインなどから構
成されている。

【００２０】ＣＰＵ１１は、１命令を１クロックサイク
ルで処理することが可能であり、且つ命令バスとデータ
バスとが分離し互いに独立して制御可能ないわゆるハー
バードアーキテクチャーのものである。

【００２１】本実施例では、ＣＰＵ１１としてＡＭＤ社
のＡｍ２９０００を使用する。Ａｍ２９０００はバース
トモードアクセスが可能なＲＩＳＣ（Ｒｅｄｕｃｅｄ
Ｉｎｓｔｒｕｃｔｉｏｎ Ｓｅｔ Ｃｏｍｐｕｔｅｒ）
型のＣＰＵであり、３本の３２ビットバス（データバ
ス、命令バス、アドレスバス）を有している。また、こ
こでは、１６ＭＨｚ版のＡｍ２９０００を１２．５ＭＨ
ｚで動作させる。

【００２２】命令ＲＯＭ１２ａ，１２ｂは、命令を格納
した読み出し専用メモリであり、これらは２バンク構成
となっている。

【００２３】これらの命令ＲＯＭ１２ａ，１２ｂとし
て、アクセス時間が１２０ｎｓ程度、セットアップ時間
が５０ｎｓ程度の安価なＥＰＲＯＭ（消去可能な読み出
し専用メモリ）が用いられており、バンクインターリー
ブ方式によってノーウエイトでアクセスされる。これら
の命令ＲＯＭ１２ａ，１２ｂのいずれか一方又は両方を
指して「命令ＲＯＭ１２」と記載することがある。

【００２４】フォントＲＯＭ１３は、フォントを格納し
た読み出し専用メモリであり、データバス２１を介して
ＣＰＵ１１からアクセスされる。

【００２５】データＲＡＭ１４ａ〜１４ｃは、データ又
はプログラムなどを格納する読み書き可能なメモリであ
り、アクセス時間が１００ｎｓ程度の普及品である安価
なＤＲＡＭを１ウエイトでアクセスする。

【００２６】これらのデータＲＡＭ１４ａ〜１４ｃのい
ずれか又は全部を指して「データＲＡＭ１４」と記載す
ることがある。

【００２７】メモリ制御部１５は、命令ＲＯＭ１２、フ
ォントＲＯＭ１３、及びデータＲＡＭ１４のそれぞれを
制御するために、命令ＲＯＭ制御部３１、フォントＲＯ
Ｍ制御部３２、及びデータＲＡＭ制御部３３を有してい
る。

【００２８】命令ＲＯＭ制御部３１は、命令ＲＯＭ１２
ａ，１２ｂをインターリーブ方式で且つノーウエイトで
アクセスするように制御する。

【００２９】データＲＡＭ制御部３３は、データＲＡＭ
１４ａ〜１４ｃを１ウエイトでアクセスするように制御
する。

【００３０】メモリ制御部１５は、２０００ゲート程度
のゲートアレイによって構成されている。命令ＲＯＭ制
御部３１及びデータＲＡＭ制御部３３については後で詳
述する。

【００３１】入出力制御部１６は、外部とのインタフェ
ースのためのものであり、プリンタエンジンとの間でデ
ータの授受を行うためのプリンタインタフェース３４を
初めとして、ＲＳ２３２ーＣ用、セントロニクス用、操
作盤用のそれぞれのインタフェース３５〜３７を有して
いる。

【００３２】図２は命令ＲＯＭ制御部３１の一例を示す
ブロック図、図３は命令ＲＯＭ制御部３１の各部のタイ
ミング図である。これらの図を参照して命令ＲＯＭ制御
部３１の構成及び動作について説明する。なお、図にお
いて、信号名の上のラインはその信号がローアクティブ
であることを示しているが、以下の説明においてはその
ようなラインを省略する。

【００３３】命令ＲＯＭ制御部３１は、インターリーブ
制御部４１、アドレスデコーダ４２、偶数バンク用カウ
ンタ４３、奇数バンク用カウンタ４４、及び上位アドレ
スラッチ４５から構成されている。

【００３４】インターリーブ制御部４１は、偶数バンク
用カウンタ４３、奇数バンク用カウンタ４４、及び上位
アドレスラッチ４５の制御を行うものであり、ＣＰＵ１
１との間における信号の授受、各命令ＲＯＭ１２ａ，１
２ｂに対するイネーブル信号の出力などを行う。

【００３５】アドレスデコーダ４２は、ＣＰＵ１１から
入力されるアドレス信号Ａ２４−Ａ２をデコードし、そ
れが命令ＲＯＭ１２のアドレス領域である場合には、出
力信号ＩＲＯＭＳＥＬをアクティブにしてインターリー
ブ制御部４１をイネーブルとする。

【００３６】偶数バンク用カウンタ４３及び奇数バンク
用カウンタ４４は、イニシャル時において、ＣＰＵ１１
からのアドレス信号Ａ２４−Ａ２の内の下位部分の８ビ
ットであるアドレス信号Ａ１０−Ａ３を初期値として取
り込むとともに、インターリーブ制御部４１から交互に
１クロックサイクル毎に出力される信号ＣＯＵＮＴＥ又
は信号ＣＯＵＮＴＯによりカウントアップし、そのカウ
ント値を、各命令ＲＯＭ１２ａ，１２ｂに対する下位８
ビットのアドレス信号ＲＡ７Ｅ−ＲＡ０Ｅ，ＲＡ７Ｏ−
ＲＡ０Ｏとして出力する。

【００３７】上位アドレスラッチ４５は、ＣＰＵ１１か
らのアドレス信号Ａ２４−Ａ２の内の上位部分の１０ビ
ットであるアドレス信号Ａ２０−Ａ１１を、インターリ
ーブ制御部４１から出力される信号ＨＡＬＥによってラ
ッチし、ラッチした内容を各命令ＲＯＭ１２ａ，１２ｂ
に対する上位１０ビットのアドレス信号ＲＡ１７−ＲＡ
８として出力する。

【００３８】上位アドレスラッチ４５によってアドレス
をラッチすることにより、その後においてアドレスバス
２３がデータ用に開放されたときでも、命令ＲＯＭ１２
に対して正しいアドレス指定が行われる。

【００３９】さて、ＣＰＵ１１が命令ＲＯＭ１２をアク
セスする際には、命令アクセスの要求信号である信号Ｉ
ＲＥＱが命令ＲＯＭ制御部３１に対して出力される。こ
れによって、図３のＳ０，Ｓ１，Ｓ２サイクルの間、ア
ドレスバス２３が命令用に占有される。

【００４０】信号ＩＲＥＱよりも少し後に、バースト要
求信号である信号ＩＢＲＥＱがＣＰＵ１１から出力され
る。これに対して、命令ＲＯＭ制御部３１は、バースト
モードが可能であることを示す信号ＩＢＡＣＫを、最初
のＳ２サイクルの間にＣＰＵ１１に返す。

【００４１】これによって、バーストモードによる動作
が行われ、アドレスバス２３を命令用に占有してしまう
ことが避けられ、アドレスバス２３をデータＲＡＭ１４
のアクセスのために、すなわちデータ用に開放すること
が可能となる。

【００４２】また、命令ＲＯＭ制御部３１において、信
号ＨＡＬＥをアクティブにすることにより、Ｓ１サイク
ルにおいて上位アドレスラッチ４５により上位アドレス
がラッチされ、次のＳ２サイクルにおいて信号ＩＲＤＹ
をＣＰＵ１１に返すことにより、アドレスバス２３を開
放する。

【００４３】ＣＰＵ１１は、信号ＩＲＤＹを受けること
によって、命令ＲＯＭ１２からの命令（ＲＥＤＡＴＡ，
ＲＯＤＡＴＡ）の取り込みが可能になる。つまり、信号
ＩＲＤＹがアクティブでない間は、ＣＰＵ１１はウエイ
ト状態となる。したがって、信号ＩＲＤＹをアクティブ
にするタイミングを遅らせることによって、ＣＰＵ１１
に適当数のウエイトサイクルを挿入することができる。

【００４４】その後は、Ｓ２サイクル、Ｓ３サイクル、
Ｓ２サイクル…というように、バンクインターリーブに
よるバーストモードが起動し、命令ＲＯＭ１２に格納さ
れた命令（データ）が、各クロックサイクルの終了時に
おいて、ノーウエイトでＣＰＵ１１に読み込まれる。Ｃ
ＰＵ１１は、その内部のパイプライン処理によって１命
令を１クロックサイクルで処理する。

【００４５】なお、ＣＰＵ１１が命令を読み込むために
は、システムクロック信号ＳＹＳＣＬＫによる各クロッ
クサイクルの終了前に８ｎｓの時間が最低限必要である
が、クロック周波数が１２．５ＭＨｚであるので、命令
ＲＯＭ１２のアクセス時間、セットアップ時間、及び論
理回路のディレイ時間などを考慮に入れても、図３に示
されているように、１５ｎｓ以上の時間が確保されてい
る。

【００４６】つまり、命令ＲＯＭ１２としてアクセス時
間の遅い安価なＥＰＲＯＭを用いたにもかかわらず、１
命令を１クロックサイクルで実効でき、ＲＩＳＣ型のＣ
ＰＵであるＡｍ２９０００の性能を最大に近く引き出す
ことができる。

【００４７】図４はデータＲＡＭ制御部３３への入出力
信号の一例を示すブロック図、図５はデータＲＡＭ制御
部３３の信号のタイミング図である。これらの図を参照
してデータＲＡＭ制御部３３の構成及び動作の内、デー
タＲＡＭ１４のアクセスに直接関連する部分について説
明する。

【００４８】ＣＰＵ１１がデータＲＡＭ１４をアクセス
する際には、データアクセスの要求信号である信号ＤＲ
ＥＱがデータＲＡＭ制御部３３に対して出力される。こ
れに対して、データＲＡＭ制御部３３からＣＰＵ１１に
信号ＤＲＤＹを返したＳ１サイクルにおいて、その終了
時にＣＰＵ１１によるデータの読み書きが実行される。

【００４９】つまり、信号ＤＲＤＹがアクティブでない
間はＣＰＵ１１はウエイト状態となるので、信号ＤＲＤ
Ｙをアクティブにするタイミングを遅らせることによっ
てウエイトサイクルを挿入しており、これによって、デ
ータＲＡＭ１４に必要なアクセス時間（１００ｎｓ）を
確保している。

【００５０】データＲＡＭ制御部３３からデータＲＡＭ
１４への制御ラインには、信号ＲＡＳ、信号ＣＡＳ、信
号ＯＥ、信号ＷＥなどがあり、これらの信号は、システ
ムクロック信号ＳＹＳＣＬＫの２倍の周波数のクロック
信号ＳＣＬＫ×２に基づいて作成されている。

【００５１】このようにして、ＣＰＵ１１によるデータ
ＲＡＭ１４へのアクセスが、１ウエイトで実行される。

【００５２】上述したように、本実施例のデータ処理装
置１のＣＰＵ１１は、命令ＲＯＭ１２に対してはノーウ
エイトで、データＲＡＭ１４に対しては１ウエイトで、
それぞれアクセスしているが、これによる効果は次のと
おりである。

【００５３】図６はウエイト数と性能との関係を示す図
である。

【００５４】図６において、横軸はデータアクセスのウ
エイト数であり、縦軸はノーウエイトによるアクセスを
「１」とした場合のＣＰＵ１１の性能（処理速度）を示
している。グラフは、命令アクセスのウエイト数が、
０、１、２のそれぞれの場合を示している。なお、この
グラフはＤｒｙｓｔｏｎｅベンチマークを用いて５００
０回のシミュレーションを行って得たデータに基づいて
いる。

【００５５】図６によると、命令もデータもノーウエイ
トでアクセスした場合に最も処理速度が速いが、その場
合には、データＲＡＭ１４として速度の速いＳＲＡＭが
必要になるため、コスト高の要因になり、また、チップ
数が増大するため大型化の要因となる。

【００５６】これに対して、本実施例のように、データ
のアクセスに１ウエイトを挿入すると、ＤＲＡＭを使用
することができ、コスト及び寸法を低下させることがで
きる。しかも、処理速度は「０．８５」となり、約１５
パーセントの低下に抑えられる。さらに、命令のアクセ
スをノーウエイトとしたが、バンクインターリーブ方式
により安価なＥＰＲＯＭを使用することができ、この点
でもコストを低下させることができる。

【００５７】因みに、命令のアクセスにウエイトを挿入
した場合には、１ウエイトの場合で約２８パーセント、
２ウエイトの場合で約４３パーセント、それぞれ処理速
度が大きく低下する。そして、データのアクセスに２ウ
エイトを挿入すると、命令がノーウエイトの場合には約
２４パーセント、１ウエイトの場合には約３７パーセン
ト、２ウエイトの場合には約４７パーセント、それぞれ
低下する。

【００５８】このように、命令ＲＯＭ１２に対してはノ
ーウエイトで、データＲＡＭ１４に対しては１ウエイト
で、それぞれアクセスすることによって、クロック周波
数を高くすることなく、したがってメモリ素子などの価
格の上昇を抑えるとともに、ＣＰＵ１１の性能を最高に
近く引き出して処理速度を向上することができる。

【００５９】また、本実施例では、システムクロック信
号ＳＹＳＣＬＫの周波数を、ＣＰＵ１１の定格周波数で
ある１６ＭＨｚよりも低い１２．５ＭＨｚに設定してい
るが、これによる効果は次のとおりである。

【００６０】図７はクロック周波数とメモリアクセス時
間の組み合わせによる性能との関係を示す図である。

【００６１】図７では、現時点での普及品ＭＡとして、
アクセス時間が１２０ｎｓのＥＰＲＯＭ及び１００ｎｓ
のＤＲＡＭを選定し、今後順次普及品となると考えられ
るものＭＢ，ＭＣとして、アクセス時間が９０ｎｓのＥ
ＰＲＯＭ及び８０ｎｓのＤＲＡＭ、及びアクセス時間が
７０ｎｓのＥＰＲＯＭ及び６０ｎｓのＤＲＡＭを、それ
ぞれ選定した。

【００６２】図７によると、ＭＡでは、クロック周波数
が２０ＭＨｚのときには性能（処理速度）が「１．０
４」であり、１２．５ＭＨｚの「１」と比較してほとん
ど向上していないにもかかわらず、ウエイト数は、命令
アクセス時に「１」、データアクセス時に「２」と、い
ずれも１２．５ＭＨｚの場合よりも増加しており、それ
だけシステムの構成が複雑となりコスト高となる。

【００６３】また、クロック周波数が１６ＭＨｚのとき
には、２０ＭＨｚの場合と同様のウエイト数が必要であ
り、１２．５ＭＨｚの場合よりもウエイト数が多くなる
ために性能が「０．８３」と却って低下している。

【００６４】つまり、処理速度を向上させるためにクロ
ック周波数を上げたとしても、それによって無駄なウエ
イトが挿入されることとなり、却って処理速度が低下す
る。ＲＩＳＣ型のＣＰＵでは、クロック周波数を高くし
て無駄なウエイトを挿入するよりも、同じ回路構成でク
ロック周波数を下げてノーウエイトに近いアクセスとし
た方が、処理速度の低下が少なくてすむ。

【００６５】これに対し、例えば従来のＣＩＳＣ型のＣ
ＰＵでは、ウエイトの挿入を行ってもクロック周波数を
上げた方が、処理速度の向上などパフォーマンスの向上
が図られる。

【００６６】このように、本実施例では、ＲＩＳＣ型の
ＣＰＵ１１を用いるとともに、ＣＰＵ１１を定格周波数
である１６ＭＨｚよりも低い１２．５ＭＨｚで動作させ
ることにより、命令ＲＯＭ１２及びデータＲＡＭ１４の
アクセス時の無駄なウエイトを無くしてウエイト数を少
なくし、これによって最大のパフォーマンスを得ること
ができ、処理速度の向上を図るとともに、回路設計の容
易化を図っている。

【００６７】同様に、図７のＭＢでは１６ＭＨｚのとき
に、ＭＣでは２０ＭＨｚのときに、それぞれ最大のパフ
ォーマンスが得られるが、そのような高速のメモリ素子
が普及した時点で、現在のＣＰＵ１１を１６ＭＨｚで動
作させるようにすれば、データ処理装置１の回路を一切
変更することなく、且つコストを上昇させることなく、
処理速度の向上を容易に図ることができる。

【００６８】上述の実施例において、命令ＲＯＭ制御部
３１及びデータＲＡＭ制御部３３の構成、命令ＲＯＭ１
２ａ，１２ｂ及びデータＲＡＭ１４ａ〜１４ｃのバンク
構成、メモリ容量、アドレス領域、その他、データ処理
装置１又はその各部の構成などは、上述した以外に種々
変更することができる。

【００６９】

【発明の効果】本発明によると、クロック周波数を高く
しないようにしてコストの上昇を抑えるとともに、処理
速度を向上させることができる。

【００７０】請求項３の発明によると、命令用メモリと
してＥＰＲＯＭなどの低価格の素子を用いることがで
き、データ処理装置をより低価格で構成することができ
る。

【図面の簡単な説明】

【図１】本発明に係るデータ処理装置のブロック図であ
る。

【図２】命令ＲＯＭ制御部の一例を示すブロック図であ
る。

【図３】命令ＲＯＭ制御部の各部のタイミング図であ
る。

【図４】データＲＡＭ制御部への入出力信号の一例を示
すブロック図である。

【図５】データＲＡＭ制御部の信号のタイミング図であ
る。

【図６】ウエイト数と性能との関係を示す図である。

【図７】クロック周波数とメモリアクセス時間の組み合
わせによる性能との関係を示す図である。

【符号の説明】

１ データ処理装置 １１ ＣＰＵ（中央処理装置） １２ａ，１２ｂ 命令ＲＯＭ（命令用メモリ） １４ａ〜１４ｃ データＲＡＭ（データ用メモリ） ２１ データバス ２２ 命令バス ３１ 命令ＲＯＭ制御部（命令用メモリ制御部） ３３ データＲＡＭ制御部（データ用メモリ制御部）

Claims (3)

【特許請求の範囲】
1. 【請求項１】１命令を１クロックサイクルで処理するこ
   とが可能で且つ命令バスとデータバスとを互いに独立に
   持った中央処理装置と、 前記命令バスに接続された命令用メモリと、 前記データバスに接続されたデータ用メモリとを有した
   データ処理装置において、 前記命令用メモリにはノーウエイトでアクセスし、 前記データ用メモリには１ウエイトでアクセスすること
   を特徴とするデータ処理装置の制御方法。
2. 【請求項２】１命令を１クロックサイクルで処理するこ
   とが可能で且つ命令バスとデータバスとを互いに独立に
   持った中央処理装置と、 前記命令バスに接続された命令用メモリと、 前記データバスに接続されたデータ用メモリと、 前記命令用メモリをノーウエイトでアクセスするように
   当該命令用メモリを制御する命令用メモリ制御部と、 前記データ用メモリを１ウエイトでアクセスするように
   当該データ用メモリを制御するデータ用メモリ制御部と
   を有したことを特徴とするデータ処理装置。
3. 【請求項３】前記命令用メモリ制御部が前記命令用メモ
   リをバンクインターリーブ方式により制御してなること
   を特徴とする請求項２記載のデータ処理装置。