JPH0619574A - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 ユーザーが情報処理装置のＣＰＵを、より高
機能のＣＰＵにグレードアップする際、前記高機能のＣ
ＰＵに対応したＣＬＫ及び対応する制御信号を出力でき
る情報処理装置を提供することを目的とする。 【構成】 本発明の情報処理装置は、グレードアップさ
れた第２のＣＰＵに対応するＣＬＫを出力する手段と、
前記第２のＣＰＵのＣＬＫ周波数及びメモリのアクセス
スピードによってＣＰＵに対するＲＥＡＤＹ信号の生成
回路を切り換える手段を有し、又、第１のＣＰＵに第２
のＣＰＵが付加あるいは交換されたことを示す検出信号
が出力されると第２のＣＰＵに対応するＣＬＫ及びＲＥ
ＡＤＹ信号を自動的に変更する手段とを有する。又、検
出信号が出力されると第２のＣＰＵに対応してＣＰＵの
信号線を入れ換え、第１のＣＰＵのＣＬＫ信号を止め
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＣＰＵのクロック周波
数を変更可能な情報処理装置に関する。

【０００２】

【従来の技術】従来、ＣＰＵを有する情報処理装置に於
てＣＰＵのクロック（以下ＣＬＫとする）周波数を変更
する方法として、該情報処理装置のＳＷ設定もしくは、
キーボード入力でＣＬＫ周波数をあらかじめ定められた
低周波数のＣＬＫ周波数に変更する方法が知られてい
た。これは、１つはソフトウェアの互換性を保つ為であ
り、もう１つは該情報処理装置全体の消費電力を下げる
ためのモードを設けるためのものである（例として特開
平３ー１２５２０７がある）。

【０００３】通常、ＣＰＵのＣＬＫ周波数は前記ＣＰＵ
の最大ＣＬＫ周波数と、そのＣＬＫ周波数を分周した２
〜３設定位の事前に決められた値を持ちその値を、ＢＩ
ＯＳに知らせることができる。ユーザーは通常は最大Ｃ
ＬＫ周波数で使用するが、電池動作時間を延ばしたいと
きや、ＣＬＫ周波数が低いことを前提に作成されている
アプリケーションソフトを動作させる場合などにＣＬＫ
周波数をＳＷなどを切り換えることにより変更してい
た。

【０００４】例を図１８に示す。図１８の例は、最大Ｃ
ＬＫ周波数が４０．０ＭＨｚであるＣＰＵ１１のＣＬＫ
１０を切り換える回路ブロック図であり、発振器１０１
の発振周波数１０２（４０ＭＨｚ）と前記発振周波数１
０２を１／２分周した発振周波数１０３（２０ＭＨｚ）
をＣＬＫ周波数切り換え信号１０４によってセレクトし
ＣＰＵ１１のＣＬＫ１０として供給するものである。

【０００５】又、図１８に示した発振器を用いた例とは
別に、図１９に外部から信号を与えることで、ある固定
の周波数を発生するＰＬＬ（ｐｈａｓｅーｌｏｃｋｅｄ
ｌｏｏｐ）方式の周波数シンセサイザを用いたＣＰＵ
のＣＬＫ供給回路例を示す。周波数シンセサイザはＩＣ
化が比較的用意であるため、任意に設定されたいくつか
の周波数を発生するＩＣなどが市販されている。

【０００６】図１９に示したように周波数シンセサイザ
ＩＣ２０２の中にＳｅｒｉａｌ Ｉｎｔｅｒｆａｃｅ２
０１をもちシステムから与えられた任意の値２０３に従
って、出力するＣＬＫ１０の周波数を変更するものもあ
る。従来の例では、システムから与えられる任意の値
は、システムとして固定されており一般的には回路のみ
で本信号２０３は発生される。従って結果としてＣＬＫ
１０の周波数もシステムとしては固定となる。

【０００７】ところで昨今のＣＰＵ性能のめざましい向
上に対応して既存の情報処理装置のＣＰＵのみを高性能
ＣＰＵに変更したいというユーザーニーズが高まってき
ている。これを実現する従来の技術としては、ＣＰＵを
有する情報処理装置に於てＣＬＫ周波数の異なる高速Ｃ
ＰＵに機能アップするもの以外は、前記ＣＰＵの他にメ
モリおよびコントロールＩＣ等が実装されたＣＰＵボー
ド全体を交換することによって機能アップする方法が知
られていた。

【０００８】又、従来、ＣＰＵを交換可能な情報処理装
置において、ＣＰＵボード全体の交換ではなくＣＰＵの
みを交換することによって機能アップする方法として、
ＣＬＫ周波数は変更せずＣＰＵの内部ＣＬＫ周波数を上
げたＣＰＵで置き換える、もしくは追加することによっ
て機能アップする方法、ＣＰＵ内部に数値演算プロセッ
サなどを内蔵して機能アップする方法等が知られてい
た。

【０００９】

【発明が解決しようとする課題】まず、ＣＰＵをグレー
ドアップする場合であるが従来は、前記ＣＰＵボード全
体を交換するのが一般的であった。それは、ＣＰＵのＣ
ＬＫ周波数を変更するとそれに伴い、メモリのスピード
アップやＣＰＵのコントロール回路の変更を行わないと
システム全体としてパフォーマンスをアップできなかっ
たからである。

【００１０】次に、ＣＰＵのみを変更するものでは、周
辺回路を変更する必要がないようＣＰＵ内部でＣＬＫを
入力されたＣＬＫ周波数の倍周波数にしＣＰＵの内部回
路を動作させる方法が知られている。

【００１１】しかしながら、まずＣＰＵボード全体を交
換する方法では、ＣＰＵボードを新たに設計し直す必要
があり、又、事前にＣＰＵボードを交換可能なようにブ
ロック化しコネクタなどで交換可能な構造にする必要も
ある。

【００１２】次にＣＰＵ内部で対応する方法では、外部
ＣＬＫの周波数に対応するＣＰＵのみがグレードアップ
されるＣＰＵとしてその対象となるため、ＣＬＫ周波数
の異なるＣＰＵには対応できずグレードアップの範囲が
制限される。又、ＣＰＵ内部でＣＬＫ周波数を２倍、３
倍等のようにあげる方法では、ＰＬＬ方式などをその技
術として用いているため外部からＣＬＫ周波数をリアル
タイムに変更できない。そのためＣＰＵが殆ど処理を行
なっていなくても常に多くの消費電流を浪費する事にな
る。ノートブックパソコンのようにＣＰＵが処理を行な
っていないときにはＣＬＫを止めたり遅くしたりして電
池寿命をのばす機能を持つ情報処理装置でなおかつＣＰ
Ｕのアップグレードをする場合外部からＣＬＫ周波数を
リアルタイムに切り替えられる機能がないものはその対
象外となる。消費電力の点からみてＣＰＵ内部でＣＬＫ
周波数をあげる方法には問題が多い。

【００１３】又、ＣＰＵのグレードアップを内部ＣＬＫ
周波数が倍周波数で動作するＣＰＵを追加する方法で行
なう従来例では、消費電力低減の為にＣＰＵを追加した
という信号により最初から実装されていたＣＰＵを低電
力モードにするのが一般的であった。しかしこれでは現
在のノートパソコンのような電池で動作する情報処理装
置に対しては不十分であった。

【００１４】ＣＰＵのＣＬＫを変更する従来回路例で
は、図１８に示したように対応するＣＰＵの最大ＣＬＫ
周波数を発生する回路を有し、その周波数とそれよりも
低周波数のＣＬＫを切り換えるものが一般的である。そ
れは現在ある周波数と異なる（一般的には高い）周波数
で動作するＣＰＵのみを交換するというシステムが存在
しなかったからであり、前記ＣＬＫ切り換えは、ソフト
ウェアの互換性を保つために低周波の動作ＣＬＫで動作
するモードを設けるためのものであった。ＣＬＫ切り換
え方法が図１８および図１９に示したどちらの方法であ
れシステム設計時のＣＰＵの最大動作周波数に合わせて
ＣＰＵのＣＬＫ周波数発生回路が設計されるのが一般的
である。

【００１５】ところで、現在のＣＰＵは周辺メモリのス
ピードアップのトレンドを大きく凌駕してきているため
内部にＣＡＣＨＥメモリを内蔵しているものが多くなっ
てきた。ＣＡＣＨＥメモリが内蔵されたＣＰＵでは周辺
メモリのスピードアップを計らなくても従来ほどシステ
ムのパフォーマンスが落ちることはなくなってきてい
る。

【００１６】しかしながら、従来の設計では、ユーザー
がＣＰＵを有する情報処理装置を購入した場合、ＣＰＵ
の技術が進み高周波数で動作する高機能ＣＰＵができた
場合でも動作周波数を上げる手段が無いためＣＰＵを交
換して機能アップを計ることができないという問題があ
った。本来は、ＣＰＵの周波数ごとにそれに対応するシ
ステムが存在することは無駄であり、１つのシステムに
対しユーザーが自らの情報処理能力に適合したＣＰＵを
選択して実装するのが理想である。又、ユーザーが前記
情報処理装置を購入した時には開発し得なかった高速Ｃ
ＰＵ（当然の事ながらユーザーが購入したときには周波
数はわかっていない）ができた時にＣＰＵ交換によりユ
ーザーが自らのシステムをグレードアップできることも
資源の有効活用の視点からも重要になってきている。従
来のあらかじめ設定された低周波数のＣＬＫに切り換え
るシステムでは上記環境を備えることはできない。

【００１７】ＣＰＵの中にはＣＬＫ周波数のみが異なる
ＣＰＵの他に、基本的な動作、パッケージサイズ及び信
号線数が同じでも数本の信号線が異なるＣＰＵも存在す
る。従来技術として、上記ＣＰＵの異なった数本の信号
線を入れ換える事によって複数のＣＰＵに対応できる機
能を有する情報処理装置は知られていた。しかしなが
ら、ＣＰＵのＣＬＫ周波数が異なりかつ、信号線が数本
異なった場合対応できる手段がなかった。

【００１８】本発明は、上記問題点を解決することを目
的としており、ユーザーが情報処理装置のＣＰＵを、よ
り高機能のＣＰＵにグレードアップする際、低消費電力
で前記高機能のＣＰＵに対応したＣＬＫ周波数及び対応
する制御信号を自動的に出力できる情報処理装置を提供
することを目的とする。

【００１９】

【課題を解決するための手段】本発明の情報処理装置
は、第１のＣＰＵと、前記第１のＣＰＵと異なるクロッ
ク周波数で動作する第２のＣＰＵを前記第１のＣＰＵに
付加または前記第１のＣＰＵと交換可能な情報処理装置
において、前記第２のＣＰＵのクロック周波数に対応す
るクロックを出力する手段と、前記情報処理装置のメモ
リのアクセススピードまたは前記第２のＣＰＵのクロッ
ク周波数の少なくともいずれか一方によって、前記第２
のＣＰＵのクロックのカウント数を切り換えて、前記第
２のＣＰＵに対応するＲＥＡＤＹ信号を生成する手段と
を有することを特徴とする。

【００２０】また第１のＣＰＵと、前記第１のＣＰＵと
異なるクロック周波数で動作する第２のＣＰＵを前記第
１のＣＰＵに付加または前記第１のＣＰＵと交換可能な
情報処理装置において、前記第２のＣＰＵのクロック周
波数に対応するクロックを出力する手段と、前記第２の
ＣＰＵのクロック周波数に依存しない一定周波数のクロ
ックをカウントして前記第２のＣＰＵに対応したＲＥＡ
ＤＹ信号を生成する手段とを有することを特徴とする。

【００２１】また前記第２のＣＰＵを前記第１のＣＰＵ
に付加または前記第１のＣＰＵと交換したことを示す検
出信号と、前記検出信号により、前記第２のＣＰＵのク
ロックまたはＲＥＡＤＹ信号の少なくともをいずれか一
方を生成する手段を切り換えることを特徴とする。

【００２２】また前記第２のＣＰＵに対するクロックま
たはＲＥＡＤＹ信号の少なくともをいずれか一方を切り
換えると同時に、前記第２のＣＰＵに接続された信号線
の一部を入れ換えることを特徴とする。

【００２３】また前記第２のＣＰＵに対するクロックを
前記第２のＣＰＵの動作中に変更または停止することを
特徴とする。

【００２４】また前記第１のＣＰＵに対するクロックを
停止または遮断する手段を有することを特徴とする。

【００２５】

【作用】本発明は、第１のＣＰＵと、第１のＣＰＵと異
なるＣＬＫ周波数で動作する第２のＣＰＵを前記第１の
ＣＰＵに付加あるいは前記第１のＣＰＵと交換可能な情
報処理装置において、前記第２のＣＰＵのＣＬＫ周波数
に対応するＣＬＫを出力する手段、ＣＬＫ周波数の変更
と同時にＲＥＡＤＹ信号の制御及びＣＰＵの信号線を入
れ換える手段を持つことにより、ＣＰＵを交換するだけ
で前記情報処理装置の機能アップを容易に図ることがで
きる。

【００２６】

【実施例】以下、本発明について実施例に基づいて詳細
に説明する。図１は本発明の情報処理装置のブロック図
である。該情報処理装置はＣＰＵ部３０１、メモリ・Ｃ
ＰＵコントロール部３０２、ＣＬＫ制御部３０３、ＬＣ
Ｄ３０５及びＣＲＴ３０６を制御するＶＩＤＥＯ回路部
３０４、キーボード３０７を制御するキーボードコント
ロール部３０８、ＦＤＤ３０９やＩＣカード３１０等を
制御するＩ／Ｏコントロール回路部３１１、該情報処理
装置の外部に別の機器等を接続するための拡張バス部３
１２を有する。

【００２７】第１に、図１のＣＰＵ部３０１の構成を説
明する。ＣＰＵ部３０１は通常図２のようにＣＰＵとは
別のグレードアップＣＰＵ用のソケットを用意する場合
と、図３のように当初からソケット上にＣＰＵを実装し
交換可能とする場合がある。図２に示す構成と比較して
図３に示す構成だと実装面積が少なくて済む。しかし、
図２に示す形態をとり図４に示す回路構成にすると、グ
レードアップされるＣＰＵの周波数が１つしかない場合
ユーザーがＣＬＫ周波数を変更する必要がなく自動的に
初期設定することが可能となる。そこで、ここではＣＰ
Ｕ部３０１が図２に示した構成をとるとして説明する。

【００２８】図２に示す構成では、ＣＰＵ４０１は基板
上にソケットを介さずに直接実装されている。そして機
能アップされたＣＰＵを後から実装するためのＣＰＵの
グレードアップ用ソケット４０２（以下ソケット４０２
とする）も同時に実装されている。本発明の情報処理装
置は、前記情報処理装置を購入したユーザーが前記情報
処理装置の機能ＵＰをＣＰＵを交換することによって行
なうことができるように、あらかじめ蓋を開けて簡単に
グレードアップ用ソケット４０２にＣＰＵを挿す事がで
きる構造になっている。

【００２９】図４に図２に対応する回路を示す。図４の
ＣＰＵ４０１の信号と、ＣＰＵ６０２（図２のソケット
４０２に後から差し込まれたＣＰＵに相当する）の信号
は数本の信号を除いて相互に接続されている。ＣＰＵ６
０２がソケット４０２に実装されると、ＣＰＵ６０２が
ソケット４０２にささったことを示す信号６０１（以下
ＣＨＧ信号６０１とする）が”Ｈ”から”Ｌ”に変化す
る。（波形を図５に示す）この変化を受けてＣＰＵ４０
１はＣＰＵ出力信号７０２（波形を図５に示す）をハイ
インピーダンス状態にする。以上の動作によりＣＰＵバ
ス信号６０４には、ＣＰＵ６０２からの出力信号がＣＰ
Ｕ４０１からの信号に代わり有効となる。

【００３０】次に、図４のＣＬＫ選択回路６０３のブロ
ック図を図６に示す。図６に示すように、ＣＨＧ信号６
０１によりＣＬＫは選択されＣＬＫ信号１０としてＣＰ
Ｕ１１に供給される（本例では、ＣＬＫ１０の周波数が
ソケット４０２にＣＰＵ６０２が実装される前は１６Ｍ
Ｈｚで動作しており、ＣＰＵ６０２がソケット４０２に
実装されると２０ＭＨｚに切り替わる）。ここで注意す
るのは、ソケット４０２にＣＰＵ６０２が実装されると
ＣＬＫ１０の周波数が必ずしも高くなることはない点で
ある。それは、ＣＰＵ６０２が内部でＣＬＫ周波数を倍
周波数に上げている場合など外部ＣＬＫ１０が１０ＭＨ
ｚでもＣＰＵ動作周波数が２０ＭＨｚとなり１６ＭＨｚ
で動作するＣＰＵ４０１に対してグレードアップが可能
な点である。実際に、ノートパソコン等で熱の関係であ
まり動作周波数を高められない場合、たとえばＣＰＵ４
０１のＣＬＫに相当する周波数を２５ＭＨｚとして、Ｃ
ＰＵ６０２が実装された時ＣＬＫ周波数を２０ＭＨｚに
落とすことなども考えられる。この場合ＣＰＵ６０２に
内部でＣＬＫ周波数を２倍周波数や３倍周波数に上げて
いるものなどを使用すると動作周波数が４０ＭＨｚ、６
０ＭＨｚとなり結果としてグレードアップが可能とな
る。

【００３１】上記で述べてきた回路方式は消費電力や熱
の面で限界があるノートパソコン等の場合有効であり、
あらかじめアップグレードするＣＰＵのＣＬＫ周波数を
限定することによりユーザーに対して余計な負荷を与え
ずに済む。

【００３２】又、消費電力を減らすため図４のＣＨＧ信
号６０１によってＣＰＵ４０１を待機モードにする方法
が一般的であるが、ＣＰＵ６０２のみにＣＬＫを供給
し、ＣＰＵ４０１のＣＬＫ信号９０３をカットする又は
Ｌレベルに固定する等の回路構成をとることもできる。
回路例を図７に示す。ＣＨＧ信号６０１によって発振器
９０１、９０２の電源供給を選択することによりＣＰＵ
を２つ持っても消費電力をＣＰＵ１つ分に低減すること
ができる。又、ＣＰＵ６０２が実装された時ＣＰＵ４０
１に供給するＣＬＫ信号９０３を発生する発振器９０１
の電源を切らなくても、ＣＬＫ信号９０３をＬレベルに
固定するだけでもＣＰＵ４０１の内部回路が動作しない
ので消費電流を下げることができる。

【００３３】第２として図１のＣＬＫ制御部３０３の説
明を行う。ユーザーが情報処理装置を購入し内部のＣＰ
Ｕを交換してそのＣＬＫを変更する代表例として、図８
及び図９及び図１０を示す。

【００３４】図８はあらかじめアップグレードするＣＰ
Ｕを２〜３個に限定する場合有効である。ユーザーはＣ
ＰＵを交換後、前記ＣＰＵ１１に対応するＣＬＫ周波数
をジャンパー１０００で選択する（１６ＭＨｚ、２５Ｍ
Ｈｚ、３３ＭＨｚの例を示した。）。発振器１００１、
１００２、１００３は、図１９及び図９に示したような
周波数シンセサイザ回路よりも通常、ジッタ、デューテ
ィー比共に安定するので、規格の厳しいＣＰＵ（内部に
ＰＬＬ回路を持ったものなど）に対しては有効な回路で
ある。

【００３５】図９は、図１９と同様に外部からあるデー
タを周波数シンセサイザに与えることにより周波数シン
セサイザの出力周波数を変更する方式を示すものであ
る。この方法だと、ユーザーはジャンパーなどをいじら
ずに周波数を変更することができる。外部からデータを
与える方法として、あらかじめセットアップメニューな
どでＣＬＫ周波数をユーザーが可変できるようにする方
法などがある。

【００３６】図１０は、図９に示した周波数シンセサイ
ザによるＣＬＫ周波数発生回路の応用例として示した。
図１０の回路と、その各信号波形を示した図１１とを用
いて、ＣＰＵ交換後ＣＬＫ１０を２５ＭＨｚから５０Ｍ
Ｈｚに変更する機能説明を行う。

【００３７】図１１ＣＬＫ出力１２０１はＣＬＫ周波数
を切り換える前には２５ＭＨｚのＣＬＫを出力してい
る。図１０コントロール回路１２０２は図１１の１３０
１のタイミングで、周波数選択信号１２０３を”Ｌ”か
ら”Ｈ”にする。周波数選択信号１２０３によってＣＬ
Ｋ出力１２０１は、周波数シンセサイザ回路出力１２０
４から発振器出力（１６ＭＨｚ）１２０５に図１０のセ
レクタ１２０６で切り換えられる。

【００３８】その後、周波数シンセサイザに５０ＭＨｚ
に対応するデータ１３０２がデータラッチ信号１２０７
によってラッチされて、周波数シンセイザは２５ＭＨｚ
から５０ＭＨｚに周波数を変動する。周波数選択信号１
２０３が”Ｈ”の期間１３０３は周波数シンセサイザ回
路内のＰＬＬ回路が設定された新しい周波数にロックす
るまでの期間に相当する。周波数シンセサイザが安定し
たタイミング１３０４時に、再度周波数選択信号１２０
３によってＣＬＫ出力１２０１は発振器出力１２０５か
ら周波数シンセサイザ回路出力１２０４に切り換えら
れ、５０ＭＨｚとなる。

【００３９】図１０のＣＬＫ出力１２０１をそのままＣ
ＰＵに入力すると、メモリアクセス時などにタイミング
が合わなくなり誤動作する可能性がある。そこで、図１
０のＣＬＫ切り換え回路１２０９を通すことにより、定
期的なメモリのリフレッシュ時などを示すバス・ホール
ド信号１２１０によって、ＣＬＫが切り替わってもシス
テムの動作に影響を与えない、ＣＰＵがシステムバスを
解放している時にＣＬＫ１２０１を切り換えＣＬＫ１０
としてＣＰＵ１１に供給する。

【００４０】ところで、図１０の回路を用いて低消費電
力を目的とした機能をもたせることができる。それは、
ある特定のＩＯアクセス、インタラプトなどが生じたら
ＣＬＫ周波数を一定期間高周波数にし、その後低周波数
にもどす方法である。ＣＰＵの動作状況をキーボード入
力などにより生じるインタラプト等により判別しＣＰＵ
が処理を行なっているときのみ高速にする。図１０の周
波数選択信号１２０３の制御を上記周波数切り替えのた
めにも利用するのである。又、周波数選択信号１２０３
によってＣＰＵ１１にあたえるＣＬＫ１０の出力を完全
に止める方法もある。以上述べた例のようなＣＬＫ周波
数を変更することによって低消費電力を実現するシステ
ムとＣＰＵのグレードアップのためのシステムを組み合
わせる事ができる点が本発明のポイントの１つである。

【００４１】第３として図１のメモリ・ＣＰＵコントロ
ール部３０２の説明を行う。ＣＰＵを交換してもシステ
ム全体は機能的に正常動作しなければならない。メモリ
・ＣＰＵコントロール部３０２の代表的な波形を図１２
に示す。ＣＰＵの周波数が上がるにつれてＣＬＫのパル
ス幅１４００は短くなっていく。その結果、ＤＲＡＭの
ＲＡＳのパルス幅１４０１、ＣＡＳのパルス幅１４０２
などＤＲＡＭの規格を満たさなくなる。そこで本発明
は、図４のＣＨＧ信号６０１などの信号を受けてＣＰＵ
に対しウェイトを命令するＲＥＡＤＹ信号１４０３を制
御する回路をメモリ・ＣＰＵコントロール部に設ける事
を特徴としている。

【００４２】メモリの規格限界と互換性保持の為のＩＯ
アクセス、メモリアクセスのパルス巾調整を各ＣＬＫ周
波数に対して細かく制御することで情報処理装置のＣＰ
Ｕ交換時における正常動作を保証できる。尚、ＲＥＡＤ
Ｙ信号１４０３を制御してウェイトを挿入するのは周知
の事実だが、本発明の情報処理装置はそのＲＥＡＤＹ信
号１４０３発生回路をグレードアップされたＣＬＫ周波
数に対応して切り換えるところに新規性がある。本回路
では一見、ＣＬＫ周波数が上がっても周辺回路の動作周
波数が変わらないので（意図的にそのような回路として
いる）パフォーマンスが変わらないように見えるがそう
いう訳ではない。それは、ＣＰＵにＣＡＣＨＥを内蔵し
た場合周辺回路に依存せずパフォーマンスの向上を図れ
るからである。本ＲＥＡＤＹ信号制御回路はＣＬＫ同期
方式のＤＲＡＭを用いても同様に必要である。それはラ
ンダムアクセス時及びＩＯサイクル時には必ずＲＥＡＤ
Ｙ信号１４０３を制御する必要があるためである。

【００４３】実施例として回路ブロック図を図１３
（ａ）に示す。通常、ＲＥＡＤＹ信号１４０３の発生回
路はＣＬＫをカウントして作成されている。図１４にお
いて、ＣＰＵからＡＤＳ１５０１が出力されると図１の
メモリ・ＣＰＵコントロール部３０２は本例ではＩＯ
ＲＥＡＤ命令であると判断し一定のコマンドディレイ１
５０２の後ＩＯ ＲＥＡＤパルス１５０６を出力する。
前記ＩＯ ＲＥＡＤパルス１５０６を受けてカウンタ、
シフトレジスタで構成される回路１５０９を通してＩＯ
ＲＥＡＤパルス巾１５０３が一定のパルス巾（本例で
は、図１４に示すように６ＣＬＫパルス巾）になるよう
にＲＥＡＤＹ信号１４０３が出力される。それと共にコ
マンド１５０６も立ち上がる。

【００４４】ＣＰＵがグレードアップされて、ＣＬＫ周
波数が２０ＭＨｚー＞２５ＭＨｚー＞３３ＭＨｚとアッ
プしていく場合、ＩＯ ＲＥＡＤパルス巾１５０３が周
波数とともに短くなっていく。ここで３３ＭＨｚでＩＯ
ＲＥＡＤパルス巾１５０３が規格を満たさなくなると
する。本例では、ＣＬＫ選択信号１５００（この場合３
３ＭＨｚで’Ｈ’から’Ｌ’に変化）によりカウンタ、
シフトレジスタ１５０９の回路を切り換えＩＯ ＲＥＡ
Ｄパルス巾１５０３が１ＣＬＫパルス巾伸びて７ＣＬＫ
パルス巾になるようＲＥＡＤＹ信号１４０３がＣＰＵに
対して遅れて出力される。ＲＥＡＤＹ信号１４０３と同
時にコマンドディレイ１５０２も制御してもよい。

【００４５】通常あらかじめクロック周波数が分かって
いる場合は上記例のようにＣＬＫをカウントすることで
ＲＥＡＤＹ信号を出力する。それはＣＬＫをカウントす
る方法がパフォーマンスを上げるのに一番最適であるか
らである。

【００４６】ところが、ＣＰＵの周波数がフレキシブル
に変更する場合、上記実施例のようにあらかじめＣＬＫ
に同期した回路構成を取ることはできない。そこで図１
３（ｂ）に示すように、コマンドディレイ１５０２、Ｉ
Ｏ ＲＥＡＤパルス巾１５０３の規格に相当するあらか
じめ決められた時間巾のパルスをＣＰＵからのＡＤＳ／
ステータス信号１５０１から、基準ＣＬＫ１５０７（Ｃ
ＰＵの周波数が変更になっても変わらない基準ＣＬＫ）
を用い、カウンタ・シフトレジスタで構成される複合回
路１５０４を通して生成する。そしてその結果出力され
たパルス信号１５０８をＣＬＫ１０で同期することによ
ってコマンド信号１５０６、ＲＥＡＤＹ信号１４０３を
出力する。各ディレイ、パルス巾は基準クロックでなく
ディレイライン等で作成されてもよい。

【００４７】ところで、一般的なパーソナルコンピュー
タなどでは、図１６に示すようなＤＲＡＭなどのメモリ
１８０２がいくつか基板の上に乗せられている外部増設
メモリ１８０１によって内部メモリを拡張できるように
なっている。この外部増設メモリ１８０１は実装されて
いるメモリ１８０２（一般的にはＤＲＡＭが多い）のア
クセススピード（たとえば８０ｎＳ、７０ｎＳ、６０ｎ
Ｓ）を外部端子の信号線で判別できるような構造になっ
ている。図４において前記情報処理装置にあらかじめ実
装されている標準メモリはそのアクセススピードがあら
かじめＣＰＵ４０１に合わせて決められる。それはアク
セススピードが速くなるほどメモリの価格は高価になる
ため必要最小限のアクセススピードのメモリを選択する
からである。標準メモリの場合、先に述べたように、通
常ＣＰＵ６０２がソケット４０２に実装されたときＣＬ
Ｋ周波数が変更されるので図１２のＲＡＳのパルス幅１
４０１の規格を満たすようＲＥＡＤＹ信号１４０３を制
御しなければならない。それに対して外部増設メモリ１
８０１の場合、そのアクセススピードによってはＲＡＳ
のパルス幅１４０１の規格を満たすのでＲＥＡＤＹ生成
回路を変更する必要がない。

【００４８】以下、図１７に例を示して具体的に説明す
る。図１７には、図４のＣＰＵ４０１に相当する動作周
波数が１６ＭＨｚのＣＰＵに、図４のＣＰＵ６０２に相
当する動作周波数が２０ＭＨｚのＣＰＵもしくは２５Ｍ
ＨｚのＣＰＵを付加した場合のＤＲＡＭのＲＡＳ信号
（ここではＤＲＡＳ信号とする）の波形とＣＰＵに対す
るＲＥＡＤＹ信号（ここではＤＲＥＡＤＹ信号とする）
の波形を示した。２０ＭＨｚのＣＰＵの場合ＣＬＫ１０
のパルス幅１９０６は５０ｎＳとなる。メインＲＡＭの
アクセススピードが仮に８０ｎＳであったとするとＣＬ
Ｋ１０の１．５倍のパルス幅で生成されるＤＲＡＳ１９
０２のパルス幅１９０７が７５ｎＳなので規格を満たさ
なくなる。そこで先に述べたように、図１３（ａ）のよ
うな回路構成でＤＲＥＡＤＹ信号１９０３をＤＲＥＡＤ
Ｙ信号１９０５のようにＣＬＫ選択信号１５００（本例
の場合ＣＬＫ周波数が２０ＭＨｚになると変化する信
号）によって１ＣＬＫ幅遅らせる。ＤＲＥＡＤＹ信号１
９０５がＤＲＡＳ１９０４の立ち下がりから遅れること
によりＤＲＡＳ１９０４のパルス幅１９０８は１２５ｎ
ＳとなりＤＲＡＭの規格である８０ｎＳを満足するよう
になる。メインＲＡＭの場合一度実装されると通常取り
外しができないのでＣＬＫ１０の周波数が上がると図３
（ａ）に示す回路例だとＤＲＥＡＤＹ信号をＤＲＡＳ信
号の立ち下がりから遅らせて規格を満足するように制御
するしか方法がない。この結果ＣＬＫ周波数があがると
ＣＰＵ内部のＣＡＣＨＥにヒットしない場合ＣＰＵサイ
クルにウェイトが入ってしまう。

【００４９】しかし、図１６に示したようなアクセスス
ピードを判別可能な手段を有する外部増設メモリ１８０
１を用いるとアップグレードされたＣＰＵスピードと外
部増設メモリ１８０１のアクセススピードを加味してＤ
ＲＥＡＤＹ信号を制御できる。ここでは７０ｎＳと６０
ｎＳのアクセススピードをもつ外部増設メモリ１８０１
を例にして説明しよう。

【００５０】まずＣＬＫ１０の周波数が２０ＭＨｚのＣ
ＰＵにグレードアップされたとする。この場合ＤＲＡＳ
１９０２のパルス幅１９０７は７５ｎＳで外部増設メモ
リ１８０１の規格内であるため、先に述べたメインＲＡ
ＭアクセスのようにＤＲＥＡＤＹ１９０３をＤＲＥＡＤ
Ｙ１９０５のように１ＣＬＫ幅遅らせる必要がない。そ
こで外部増設メモリ１８０１へのＤＲＡＳ信号はＤＲＡ
Ｓ信号１９０２のタイミングで出力する。次にＣＬＫ１
０の周波数が２５ＭＨｚのＣＰＵにグレードアップされ
たとする。この場合ＤＲＡＳ１９０２のパルス幅１９１
０は６０ｎＳになる。外部増設メモリ１８０１が６０ｎ
Ｓのアクセススピードである場合は規格内であるため、
ＤＲＥＡＤＹ信号は１９０３のタイミングのまま変更し
なくてもよい。しかし７０ｎＳのアクセススピードであ
る場合は規格を満足しなくなるので、ＤＲＥＡＤＹ信号
をＤＲＥＡＤＹ信号１９０５のようなタイミングで出力
する必要がある。

【００５１】このように、本発明ではＣＰＵがグレード
アップされるとグレードアップされたＣＰＵのＣＬＫ周
波数と、取り外し可能な外部増設メモリのアクセススピ
ードによってＲＥＡＤＹ生成回路を切り替える機能を持
つので、ＣＰＵをグレードアップした時にそれに合わせ
てアクセススピードの速い外部増設メモリに入れ換えれ
ばシステム全体のパフォーマンスをより高めることがで
きる。当然の事ながら従来の遅いアクセススピードの外
部増設メモリでも動作可能である。（アクセススピード
によってＲＥＡＤＹ制御を変更するため）さて以上の例
ではＲＥＡＤＹ信号のみに着目しててきたが、ＣＬＫ周
波数及び外部増設メモリのアクセススピードによって他
のタイミング（ＲＡＳプリチャージタイム、ＣＡＳアク
セスタイム）も必要に応じて変更する必要があるのはも
ちろんである。

【００５２】又、上記例ではメインメモリを固定として
説明したがメインメモリ自体を外部増設メモリ１８０１
のように取り外しができるようにしておけば本発明の情
報処理装置内の全メモリを対応するＣＬＫ周波数に応じ
て変更することによりシステム自体のパフォーマンスを
よりいっそう上げることができる。

【００５３】最後に、図１５にＣＬＫ選択回路１７０１
から出力されるＣＬＫ信号１０を切り換える事によって
変化する信号１７０２によって、ＲＥＡＤＹ信号１４０
３を制御するばかりでなく、ＣＰＵの信号線をも入れ換
える例を示す。本例では、ソケット４０２に実装できる
ＣＰＵとして、ＣＰＵＡ１７０３とＣＰＵＢ１７０４が
ある。ＣＰＵＡ１７０３とＣＰＵＢ１７０４とは図１５
に示すように信号線が４つ異なっている。又、ＣＰＵＡ
１７０３の動作周波数は３０ＭＨｚでありＣＰＵＢ１７
０４の動作周波数は４０ＭＨｚである。

【００５４】ＣＰＵＢ１７０４を実装し、ＣＬＫ信号１
０を３０ＭＨｚから４０ＭＨｚに変更すると、ＣＬＫ選
択回路１７０１から出力される信号１７０２によって異
なる４つの信号をセレクタ１７０５でセレクトして出力
する。又セレクタ１７０５の設定内容を変更可とすれば
より汎用性が広まる。

【００５５】本回路により、ＣＰＵの信号が異なってい
るＣＰＵに対しても外形が同じでそのＣＬＫ周波数が異
なっている場合、グレードアップ用ソケット４０２に実
装することができる。これにより、グレードアップでき
るＣＰＵの種類を拡大することができる。又、ソケット
４０２に対応するＣＰＵが１つに限定されている場合
は、ＣＰＵを実装すると同時にＣＬＫ１０および信号線
を自動的に切り換えることが可能となる。

【００５６】

【発明の効果】以上述べたように本発明の情報処理装置
は、付加あるいは交換したＣＰＵに対応するＣＬＫおよ
びＲＥＡＤＹ信号を、メモリのアクセススピードを考慮
した上で生成するので、ＣＰＵのみを交換して前記情報
処理装置のグレードアップを図ることができる。

【００５７】また前記ＣＰＵを付加あるいは交換したこ
とを検出し、前記ＣＬＫおよびＲＥＡＤＹ信号を自動的
に切り換えることができる。

【００５８】また前記ＣＬＫおよびＲＥＡＤＹ信号の切
り換えと同時に、前記ＣＰＵに接続された信号線の一部
を入れ換えることができるのでより広範なＣＰＵを付加
あるいは交換対象とすることができる。

【００５９】また最初から実装されていた第１のＣＰＵ
に新しい第２のＣＰＵを付加した時、第１のＣＰＵに入
力するＣＬＫを停止または遮断することで、前記第１の
ＣＰＵの消費電力を下げることができる。

【００６０】また前記第２のＣＰＵのＣＬＫを変更また
は停止することにより前記第２のＣＰＵの消費電力を下
げることができる。

【図面の簡単な説明】

【図１】 本発明の情報処理装置のブロック図。

【図２】 ＣＰＵ部の実装形態図。

【図３】 ＣＰＵ部の実装形態図。

【図４】 ＣＰＵ部の回路ブロック図。

【図５】 ＣＰＵ部の動作タイミング図。

【図６】 ＣＬＫ選択回路のブロック図。

【図７】 ＣＬＫ供給回路図。

【図８】 ＣＬＫ切り換え回路図。

【図９】 ＣＬＫ切り換え回路のブロック図。

【図１０】 ＣＬＫ切り換え回路のブロック図。

【図１１】 ＣＬＫ切り換え回路の動作タイミング図。

【図１２】 メモリ・ＣＰＵコントロール部の動作タイ
ミング図。

【図１３】 ＲＥＡＤＹ信号生成回路のブロック図。

【図１４】 ＲＥＡＤＹ信号生成回路の動作タイミング
図。

【図１５】 ＣＰＵの信号線を入れ換える回路ブロック
図。

【図１６】 外部増設メモリ外観図。

【図１７】 ＤＲＡＭ動作波形図。

【図１８】 従来のＣＬＫ切り換え回路のブロック図。

【図１９】 従来のＣＬＫ供給回路のブロック図。

【符号の説明】

１０・・・ＣＬＫ １１・・・ＣＰＵ ３０１・・・ＣＰＵ部 ３０２・・・メモリ・ＣＰＵコントロール部 ３０３・・・ＣＬＫ制御部 ３０４・・・ＶＩＤＥＯ回路部 ３０５・・・ＬＣＤ ３０６・・・ＣＲＴ ３０７・・・キーボード ３０８・・・キーボードコントロール部 ３０９・・・ＦＤＤ ３１０・・・ＩＣカード ３１１・・・Ｉ／Ｏコントロール部 ３１２・・・拡張バス部

Claims (6)

【特許請求の範囲】
1. 【請求項１】第１のＣＰＵと、 前記第１のＣＰＵと異なるクロック周波数で動作する第
   ２のＣＰＵを前記第１のＣＰＵに付加または前記第１の
   ＣＰＵと交換可能な情報処理装置において、 前記第２のＣＰＵのクロック周波数に対応するクロック
   を出力する手段と、 前記情報処理装置のメモリのアクセススピードまたは前
   記第２のＣＰＵのクロック周波数の少なくともいずれか
   一方によって、前記第２のＣＰＵのクロックのカウント
   数を切り換えて、前記第２のＣＰＵに対応するＣＰＵサ
   イクル終了信号（以下ＲＥＡＤＹ信号とする）を生成す
   る手段と、を有することを特徴とする情報処理装置。
2. 【請求項２】第１のＣＰＵと、 前記第１のＣＰＵと異なるクロック周波数で動作する第
   ２のＣＰＵを前記第１のＣＰＵに付加または前記第１の
   ＣＰＵと交換可能な情報処理装置において、 前記第２のＣＰＵのクロック周波数に対応するクロック
   を出力する手段と、 前記第２のＣＰＵのクロック周波数に依存しない一定周
   波数のクロックをカウントして、前記第２のＣＰＵに対
   応するＲＥＡＤＹ信号を生成する手段と、を有すること
   を特徴とする情報処理装置。
3. 【請求項３】前記第２のＣＰＵを前記第１のＣＰＵに付
   加または前記第１のＣＰＵと交換したことを示す検出信
   号と、 前記検出信号により、前記第２のＣＰＵのクロックまた
   はＲＥＡＤＹ信号の少なくともをいずれか一方を生成す
   る手段を切り換えることを特徴とする請求項１又は２記
   載の情報処理装置。
4. 【請求項４】前記第２のＣＰＵに対するクロックまたは
   ＲＥＡＤＹ信号の少なくともをいずれか一方を切り換え
   ると同時に、前記第２のＣＰＵに接続された信号線の一
   部を入れ換えることを特徴とする請求項１又は２記載の
   情報処理装置。
5. 【請求項５】前記第２のＣＰＵに対するクロックを前記
   第２のＣＰＵの動作中に変更または停止することを特徴
   とする請求項１又は２記載の情報処理装置。
6. 【請求項６】前記第１のＣＰＵに対するクロックを停止
   または遮断する手段を有することを特徴とする請求項１
   又は２記載の情報処理装置。