JP2741002B2 - 高速処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高速処理装置に関し、
詳しくはマザーボード上のＣＰＵに代替して処理速度を
高速化する高速処理装置に関する。

【０００２】

【従来の技術】従来、コンピュータの動作速度を高速化
する装置として、所定のクロック周波数（例えば１６Ｍ
Ｈｚ）で動作するＣＰＵに代替して取り付けられ、ある
いは数値演算プロッセッサ用ソケット取り付けられ、低
速のＣＰＵに代わって、高速のＣＰＵ（例えば４８ＭＨ
ｚ）を動作させるものがある。この種の高速処理装置
は、ＣＰＵの内部動作のみが高速化されるに過ぎないの
で、そのままでは、低速で動作するマザーボード上のＲ
ＯＭ，ＲＡＭなどの装置とのやり取りにより、動作速度
はさほど高速化されない。そこで、最近では、ＣＰＵの
内部にキャッシュメモリを備えることにより、低速な素
子へのアクセスの回数を減らし、全体として処理の高速
化を図るものが提案されている。

【０００３】こうした高速処理装置は、所定のクロック
周波数を整数倍する整数倍クロック回路と、キャッシュ
メモリを内蔵したＣＰＵと、ＣＰＵから他の論理回路へ
発する制御信号のタイミングと他の論理回路からＣＰＵ
へ発する信号のタイミングの同期をとるタイミング回路
とを備えている。

【０００４】タイミング回路は、高いクロック周波数で
動作するＣＰＵが低速で動作するＲＯＭやＲＡＭからの
データの読み込み等のタイミングを調整している。読み
込み等のタイミングは、低いクロック周波数のクロック
信号とこのクロック周波数を整数倍したクロック信号と
の間に、低いクロック周波数のクロック信号の立ち上が
り・立ち下がりが、常に整数倍したクロック周波数のク
ロックの立ち上がり・立ち下がりに一致するという関係
を用いて、低いクロック周波数のタイミングで行なわれ
る。従って、タイミング回路では、低いクロック周波数
のクロックの立ち上がりの検出が行なわれている。

【０００５】高速処理装置のＣＰＵは、内部に通常数キ
ロバイトのキャッシュメモリを備え、低いクロック周波
数で動作する論理回路とのデータのやりとりを少なくす
ることで、処理速度を飛躍的に速くしている。すなわ
ち、一定の時間内にＣＰＵが実行するプログラムは、Ｒ
ＯＭの狭いメモリ空間内に存在することが多いので、数
キロバイトのキャッシュメモリがあれば、実際にＣＰＵ
からＲＯＭへアクセスする回数は１０分の１以下とする
ことができる。ＣＰＵとキャッシュメモリとのデータの
やりとりは、ＣＰＵ内部の高いクロック周波数で行なう
ことができる。従って、低いクロック周波数でのみ動作
するＲＯＭやＲＡＭなどを有していても、ＣＰＵ内部に
キャッシュメモリを備えることで、コンピュータ全体と
しての処理速度を飛躍的に速くすることができるのであ
る。

【０００６】

【発明が解決しようとする課題】しかしながら、倍速Ｃ
ＰＵでは、クロック周波数は整数倍に限られるという問
題があった。例えば、クロック周波数が２０ＭＨｚで動
作しているコンピュータのＣＰＵをクロック周波数が５
０ＭＨｚで動作可能なＣＰＵに取り替えた場合、３倍の
６０ＭＨｚでは駆動できないため２倍の４０ＭＨｚとす
る必要があった。また、２０ＭＨｚで動作しているＣＰ
Ｕをクロック周波数が３３ＭＨｚで動作可能なＣＰＵに
取り替えようとしても、２倍の４０ＭＨｚでは動作でき
ないので、このＣＰＵを用いては高速化を実現すること
ができなかった。

【０００７】本発明の高速処理装置は、こうした問題を
解決し、コンピュータをより高速な処理速度で動作させ
ることを目的としてなされ、次の構成を採った。

【０００８】

【課題を解決するための手段】本発明の高速処理装置
は、マザーボード上の第１のＣＰＵに代替して使用され
る第２のＣＰＵを搭載した高速処理装置であって、第１
のＣＰＵに付与される第１のクロック信号を非整数倍に
逓倍し、第２のクロックとして前記第２のＣＰＵに付与
するクロック信号出力手段と、該第１のクロックと第２
のクロックの同期の組合わせの各々に対応して、前記第
２のＣＰＵのアクセスのタイミング信号を生成するタイ
ミング信号生成手段とを備えたことを要旨とする。

【０００９】

【作用】以上のように構成された本発明の高速処理装置
は、第２のＣＰＵが第１ＣＰＵに代替して使用され、そ
の際、第２のＣＰＵは、第１のＣＰＵのための第１クロ
ック信号を非整数倍に逓倍した第２のクロックにより動
作する。第２のクロックは、第１のクロックに対して整
数倍とはなっていないので、第２のＣＰＵがマザーボー
ド上の他の装置を直接アクセスすることはできない。本
発明は、タイミング信号生成手段が、両クロックの同期
の組合わせの各々に対応して、第２のＣＰＵのアクセス
のタイミング信号を生成しており、第２のＣＰＵは、こ
のタイミング信号を用いて、マザーボード上の他の装置
とのアクセスを実現する。

【００１０】

【実施例】以上説明した本発明の構成・作用を一層明ら
かにするために、以下本発明の好適な実施例について説
明する。図１は、通常ＣＰＵ１により動作するパーソナ
ルコンピュータの内部ブロック図であり、実施例の高速
処理装置１００を、マザーボード上に用意された数値演
算プロセッサ用のソケット２に装着した状態を示してい
る。

【００１１】このコンピュータは、図示するように、マ
ザーボード上に当初から取り付けられていたＣＰＵ１を
中心に、バス３３により相互に接続された種々の回路を
備える。以下、これらを簡単に説明する。

【００１２】ＣＰＵ１：クロック周波数Ｈ１のクロック
信号ＣＬＫで動作可能な中央処理演算装置、 ＲＯＭ４：モニタプログラム等を記憶するマスクメモ
リ、 ＲＡＭ５：主記憶を構成する読み出し・書き込み可能メ
モリ、 ＰＩＴ６：タイマ割込を発生するインターバルタイマ、 ＲＴＣ８：電源バックアップを受けて時間を計時するリ
アルタイムクロック、 ＤＭＡＣ１０：ＣＰＵ１を介在させないダイレクトメモ
リ転送を制御するコントローラ、 ＳＩＯ１１：ＲＳ−２３２Ｃの通信を制御するシリアル
インタフェース、 ＰＩＣ１２：各種の割込に優先順位を付けて制御する割
込コントローラ、 マウスインタフェース１５：２ボタンマウス１４とのデ
ータ等のやり取りを司るインタフェース、 キーボードインタフェース１８：キーボード１７からの
キー入力を司るインタフェース、 ＦＤＣ２１：フレキシブルディスクドライブ（ＦＤＤ）
２０を制御するフレキシブルディスクコントローラ、 ＨＤＣ２５：ハードディスクドライブ（ＨＤＤ）２４を
制御するハードディスクコントローラ、 ＣＲＴＣ２９：必要なデータ等をカラーで表示可能なＣ
ＲＴ２８への信号出力を制御するＣＲＴコントローラ、 プリンタインタフェース３１：プリンタ３０へのデータ
の出力を制御するインタフェース、 クロック回路３５：クロック周波数Ｈ１のクロック信号
ＣＬＫを発生する論理回路、 これらの各部の他、バス３３には将来の拡張に備えて、
拡張用スロット３２が接続されている。

【００１３】ＣＰＵ１は、入力ポートＰ１を備えてお
り、この入力ポートＰ１は、ソケット２の出力ポートＰ
２に接続されている。出力ポートＰ２は、ソケット２に
数値演算プロセッサや高速処理装置１００が取り付けら
れることにより、これらの内部で接地されてロウレベル
となる。ＣＰＵ１は、入力ポートＰ１に入力されている
この信号がロウレベルになると、自らの動作を停止す
る。従って、ソケット２に高速処理装置１００を取り付
けることにより、ＣＰＵ１はその動作を停止し、高速処
理装置１００に備えられたＣＰＵ３により、総ての処理
が行なわれることになる。なお、高速処理装置１００に
設けられたＣＰＵ３は、ＣＰＵ１より高速に動作可能な
ＣＰＵであり、本実施例では、後述するように、クロッ
ク周波数Ｈ２（３０ＭＨｚ）のクロック信号ＣＬＫ１５
で動作する。

【００１４】図２は、高速処理装置１００の外形を示す
正面図である。図２に示すように、高速処理装置１００
は、数値演算プロセッサ用に用意されたソケット２に装
着されるターミナルピンが設けられた信号変換用基板４
０と、この基板４０の上に取り付けられＣＰＵ３および
その周辺回路を搭載した回路用基板５０とからなる。信
号変換用基板４０は、本来数値演算プロセッサ用のソケ
ット２に高速動作可能なＣＰＵ３を取り付ける関係で、
ＣＰＵ３のピン配列とソケット２のピン配列に存在する
僅かな相違（実施例では３本）を入れ換えるために用い
られている。

【００１５】一方、回路用基板５０は、ＣＰＵ３や後述
する周辺回路を構成するＰＬＡやディジタルディレイラ
インさらには抵抗器やジャンパ線等を取り付ける基板で
ある。なお、ＣＰＵ３には、その上面に、放熱用のヒー
トシンク６０が取り付けられている。

【００１６】高速処理装置１００の回路構成について説
明する。高速処理装置１００は、高速動作可能なＣＰＵ
３の他、クロック周波数Ｈ１のクロック信号ＣＬＫをク
ロック周波数Ｈ２のクロック信号ＣＬＫ１５に変換する
クロック逓倍回路３ａと、クロック周波数Ｈ１のクロッ
ク信号ＣＬＫで動作するＲＯＭ４やＲＡＭ５等の他の論
理回路とのデータのやりとりのタイミングを制御するタ
イミング制御回路３ｂと、コントロールポートやアドレ
スポート，データポートを有するバス制御回路３ｃとを
備える。これらの回路は、図３および図４に示す論理回
路で構成されている。

【００１７】図３は、高速処理装置１００の論理回路の
中心となるＣＰＵ３とその制御信号を示す説明図であ
る。実施例では、このＣＰＵ３に内部の動作周波数の上
限が６６ＭＨｚのインテル社製４８６ＤＸ２−６６（４
８６ＤＸ２はインテル社の商標）を用いた。このＣＰＵ
３は、外部から供給されるクロック信号に対して、内部
的には、そのクロック信号の２倍の周波数で動作するい
わゆる倍速ＣＰＵである。ＣＰＵ３のほとんどの入出力
ピンは、そのままソケット２を介してマザーボード上の
バス３３の対応する信号ラインに接続されている。回路
基板５０上で信号線の入れ替えや異なる信号への変換な
どが行なわれる信号は、アドレスバス上の信号が確立し
ていることを外部に知らせるアドレス制御信号ＡＤＳ
＼，バスホールドアクノレッジ信号ＨＬＤＡ，ノンバー
ストモードにおけるバスサイクルの完了を示すレディ信
号ＲＤＹ＼，同じくバーストモードでのバスサイクルの
完了を示すバーストモードレディ信号ＢＲＤＹ＼，浮動
小数点演算のエラーを示すエラー信号ＦＥＲＲ＼，プロ
セッサの動作の基本となるクロック信号ＣＬＫ，プロセ
ッサをリセットするリセット信号ＲＥＳＥＴである。こ
こで、各信号名の後に付した「＼」はその信号がロウア
クティブであることを示す。なお、図３，図４におい
て、「ＣＰ ＴＨＲＨＯＬ」とあるのは、信号変換用基
板４０との接続端子（スルーホール）に接続されている
ことを示す。

【００１８】図４は、高速処理装置１００のクロック逓
倍回路３ａとタイミング制御回路３ｂとの回路図であ
る。実施例では、クロック周波数Ｈ１を２０ＭＨｚ、ク
ロック周波数Ｈ２を３０ＭＨｚとしたものについて説明
する。従って、クロック周波数Ｈ１のクロック信号は、
１周期が５０ｎｓ、ハイレベルが２５ｎｓ、ローレベル
が２５ｎｓのものである。

【００１９】高速処理装置１００のクロック逓倍回路３
ａは、ＩＣ３およびＩＣ４により構成されている。ＩＣ
４は、ディジタルデレイラインを収納したものであり、
各入力ポートＩにクロック信号ＣＬＫを入力する。

【００２０】ＩＣ４は、クロック信号ＣＬＫが入力ポー
トＩに入力すると、各出力ポートＤ０ないしＤ４に、予
め定められた所定の時間だけ位相の遅れた信号を出力す
る。ＩＣ４から出力される信号の位相差を、クロック信
号ＣＬＫからの遅れ時間として表わすと、出力ポートＤ
０ないしＤ４からの信号は、５ｎｓ，１０ｎｓ，１５ｎ
ｓ，２０ｎｓ，２５ｎｓの遅れをもつ。

【００２１】こうして得られた各信号は、クロック信号
ＣＬＫと同じ波形で、クロック信号ＣＬＫから５ｎｓ，
１０ｎｓ，１５ｎｓ，２０ｎｓ，２５ｎｓ遅れた信号と
なる。これらのクロック信号ＤＣＬＫＡないしＤＣＬＫ
Ｅは、ＩＣ３の各入力端子に入力される。

【００２２】ＩＣ２，ＩＣ３は、Ｄ型フリップフロップ
を備えたプログラマブルロジックアレイ（ＰＬＡ）であ
り、複数の入力信号に対して、ＡＮＤ−ＯＲ論理によ
り、所望の出力を生成する。本実施例では、クロック信
号ＣＬＫを分周して、半分の周波数のクロック信号ＣＬ
Ｋ０５を作成するのと共に、ＩＣ４により作成されたク
ロック信号ＤＣＬＫＡないしＤＣＬＫＥを用いてクロッ
ク信号ＣＬＫ１５を作成する。ＩＣ２，ＩＣ３が実現し
ている等価回路を、図５に示す。

【００２３】まずクロック逓倍回路３ａの構成について
説明する。図５（ａ）に示すように、クロック信号ＣＬ
Ｋ０５は、クロック信号ＣＬＫにより動作するＤ型フリ
ップフロップの出力を反転してデータＤに入力する回路
により生成されている。一方、クロック信号ＣＬＫ１５
は、クロック信号ＣＬＫ，ＤＣＬＫＢ，ＤＣＬＫＤおよ
びＣＬＫ０５により作成される。各クロック信号の波形
を図６に示す。図５（ａ）に示すラッチ回路やＡＮＤゲ
ートおよびＯＲゲートでの遅れ時間が全くないものとす
ると、得られるクロック信号は図６のクロック信号ＣＬ
Ｋ１５Ｔとなる。しかし、各ゲートには微少な遅れ時間
が存在し、特にＤ型フリップフロップでは遅れ時間が大
きいことから、得られるクロック信号ＣＬＫ０５は、図
中破線で示した波形となり、クロック信号ＣＬＫ１５
は、図中最下段に示す波形となる。また、クロック信号
ＣＬＫ１５は、多少波形は不揃いであるが、マザーボー
ド側から得られるクロック信号ＣＬＫの２サイクルに対
して丁度３サイクルとなる周波数３０ＭＨｚのクロック
信号である。換言するならば、クロック信号ＣＬＫ１５
は、クロック信号ＣＬＫを丁度１．５逓倍した信号とな
っている。

【００２４】高速処理装置１００のタイミング制御回路
３ｂも、ＩＣ２およびＩＣ３により構成されており、Ｉ
Ｃ２およびＩＣ３により実現される等価回路を論理ゲー
トの組合わせにより示したのが、図５（ｂ）および図５
（ｃ）である。タイミング制御回路３ｂでは、クロック
信号ＣＬＫで動作するマザーボード側とクロック信号Ｃ
ＬＫを１．５逓倍したクロック信号ＣＬＫ１５で動作す
るＣＰＵ３とのやり取りの同期を取るため、ＣＰＵ３側
からマザーボード側へのアドレスストローブ信号ＡＤＳ
２＼、ＣＰＵ３へノンバーストモードでのバスサイクル
が完了したことを知らせるレディ信号ＲＤＹ２＼および
バーストモードでバスサイクルが完了したことを知らせ
るバーストレディ信号ＢＲＤＹ２＼を生成している。

【００２５】アドレスストローブ信号ＡＤＳ２＼は、Ｃ
ＰＵ３がマザーボードのＲＯＭ４，ＲＡＭ５等にアクセ
スする場合のアドレスバス上のデータの取り込みのタイ
ミングをマザーボード側に知らせる信号である。ＣＰＵ
３から出力される制御信号ＡＤＳ＼は、図７に示すよう
に、高速のクロック信号ＣＬＫ１５に同期して出力され
る。一方、マザーボード側のＲＯＭ４，ＲＡＭ５は、ク
ロック信号ＣＬＫに同期して動作しており、アドレスス
トローブの信号がロウアクティブとなって最初のクロッ
ク信号ＣＬＫの立ち上がりでアドレスバス上の信号が確
立しているとみなしてアクセスされるアドレスを決定す
る。従って、ＣＰＵ３のアドレス制御信号ＡＤＳ＼をそ
のままマザーボードに出力したのでは、両者の同期を取
ることができない。

【００２６】そこで、タイミング制御回路３ｂでは、図
５（ｂ）に示す論理回路により、ＣＰＵ３から出力され
るアドレス制御信号ＡＤＳ＼を基にして、アドレススト
ローブ信号ＡＤＳ２＼を生成し、クロック信号ＣＬＫで
動作するマザーボード上のＲＯＭ４，ＲＡＭ５などの回
路へ出力する。ＣＰＵ３のクロック信号ＣＬＫ１５とマ
ザーボード上のクロック信号ＣＬＫとは、クロック信号
ＣＬＫの２周期毎に同じ位相関係を取るから、クロック
信号ＣＬＫ１５に着目すれば、３周期の各々について、
タイミングの異なるアドレスストローブ信号ＡＤＳ２＼
を生成すれば足りることになる。

【００２７】図５（ｂ）に示すように、アドレスストロ
ーブ信号ＡＤＳ２＼は、クロック信号ＣＬＫ，ＣＬＫ０
５，ＣＬＫ１５，アドレス制御信号ＡＤＳ＼，リセット
信号ＲＥＳＥＴ，バスホールドアクノレッジ信号ＨＬＤ
Ａから作成される。なお、バスホールドアクノレッジ信
号ＨＬＤＡを用いてアドレスストローブ信号ＡＤＳ２＼
の最終段のゲートをインヒビット可能としているのは、
ＣＰＵ３が他のバスマスタからの要求を受けて、バスの
占有権を引き渡したとき、ＣＰＵ３のアドレスポート等
と同様、アドレスストローブ信号ＡＤＳ２＼もハイイン
ピーダンス状態とするためである。この点を除き、図５
（ｂ）に示す回路は、アドレス制御信号ＡＤＳ＼とアド
レスストローブ信号ＡＤＳ２＼とクロック信号ＣＬＫ，
ＣＬＫ１５との関係から展開したものなので、回路の説
明は、以下の各信号のタイミングの説明で代える。

【００２８】クロック信号ＣＬＫとＣＬＫ１５との関係
を明確にするため、図６最下欄に示すように、最初のク
ロック信号ＣＬＫがディレイラインＩＣ４に入力してか
ら順に得られるクロック信号ＣＬＫ１５の周期を、周期
、周期、周期と呼ぶことにする。クロック信号１
５の周期，，が完了すると、クロック信号ＣＬＫ
は２周期を完了する。従って、周期，，における
クロック信号ＣＬＫとの位相関係は、それぞれ異なる
が、異なる３つのパターン以外の関係は存在しない。そ
こで、各パターン毎に説明する。

【００２９】図示の関係上、まず周期でバスサイクル
が開始する場合を説明する。周期では、ＣＰＵ３から
見れば、アドレスはタイミングＣ５１で確定している。
しかし、このアドレス制御信号ＡＤＳ＼をそのままマザ
ーボード側に出力したのでは、ＲＯＭ４，ＲＡＭ５など
はクロック信号ＣＬＫの最初の立ち上がりのタイミング
Ｃ１でアドレスを読み取ることになり、このタイミング
ではまだアドレスの確立は保証されていない。そこで、
図５（ｂ）に示す回路により、図７（ａ）および（ｂ）
に示すように、マザーボード側へのアドレスストローブ
信号ＡＤＳ＼の開始をクロック信号ＣＬＫの最初の立ち
上がりＣ１の直後とし、アドレスストローブ信号ＡＤＳ
２＼の終了を、クロック信号ＣＬＫの次の立ち上がりＣ
２まで引き延ばしている。

【００３０】このため、立ち上がりＣ５１から立ち上が
りＣ２までの時間Ｔ１だけ待ち時間が必要となり、その
間、ＣＰＵ３はアドレスポートからのアドレスの出力を
継続する。このため、バスサイクルの完了をＣＰＵ３に
通知するレディ信号ＲＤＹ＼も、レディ信号ＲＤＹ２＼
として調整されている。この様子を図８に示す。

【００３１】また、周期でバスサイクルが開始された
場合には、ＣＰＵ３はクロック信号ＣＬＫ１５の次の立
ち上がりＣ５２でアドレスを確立しているので、マザー
ボード側のＲＯＭ４，ＲＡＭ５などは、クロック信号Ｃ
ＬＫの次の立ち上がりＣ２でアドレスを読み取って差し
支えない。従って、図５（ｂ）に示す論理回路は、図７
（ｃ）に示すように、アドレスストローブ信号ＡＤＳ２
＼をアドレス制御信号ＡＤＳ＼の立ち下がりと同時にロ
ウアクティブとし、クロック信号ＣＬＫの次の立ち上が
りのタイミングＣ２の後まで延長している。この場合に
は、立ち上がりＣ５２から立ち上がりＣ２までの時間Ｔ
２が、待ち時間となる。

【００３２】さらに、周期でバスサイクルが開始され
た場合には、ＣＰＵ３はクロック信号ＣＬＫ１５の次の
立ち上がりであるＣ５３でアドレスを確立している。し
かし、マザーボード側がそのアドレスを読み取るのは、
クロック信号ＣＬＫの次の立ち上がりのタイミングＣ３
となる。従って、図５（ｂ）に示す論理回路は、図７
（ｄ）に示すように、アドレスストローブ信号ＡＤＳ２
＼をアドレス制御信号ＡＤＳ＼がロウアクティブになっ
た直後から開始し、クロック信号ＣＬＫの立ち上がりの
タイミングＣ３の後まで延長している。この場合には、
立ち上がりＣ５３から立ち上がりＣ３までの時間Ｔ３が
待ち時間となる。

【００３３】クロック信号ＣＬＫで動作するマザーボー
ド上のＲＯＭ４，ＲＡＭ５などの回路へ出力される制御
信号のタイミングは、クロック信号ＣＬＫ１５のクロッ
ク周波数Ｈ２がクロック信号ＣＬＫの周波数Ｈ１の１．
５倍であることから、以上説明した３つのパターン，
，に限られる。従って、両クロックの位相関係を見
て、バスサイクルの開始がいずれの周期で始まるかによ
り、アドレスストローブの信号を生成すれば、ＣＰＵ３
の出力ポートから出力されるアドレスやデータなどの信
号は、クロック信号ＣＬＫで動作するマザーボード上の
回路により確実に認識される。

【００３４】なお、以上説明したアドレスストローブの
出力に合わせて、ＣＰＵ３のバスサイクルを引き延ばす
必要がある。このため、バスサイクルの完了を示すレデ
ィ信号ＲＤＹ＼（バーストモードの場合にはバーストレ
ディ信号ＢＲＤＹ＼）も、図８に示すように、レディ信
号ＲＤＹ２＼，バーストレディ信号ＢＲＤＹ２＼に置き
換えられている。この変換を行なっている回路を、図５
（ｃ）に、論理回路により示す。レディ信号ＲＤＹ２
＼，ＢＲＤＹ２＼は、マザーボード側からのレディ信号
ＲＤＹ＼，ＢＲＤＹ＼と両クロック信号から生成され、
ＣＰＵ３の対応する端子に入力される。

【００３５】以上説明した本実施例の高速処理装置１０
０によれば、マザーボード側のクロック信号ＣＬＫを
１．５逓倍したクロック信号ＣＬＫ１５によりＣＰＵ３
を動作させることができるので、マザーボード側のクロ
ック周波数と高速処理装置１００側のＣＰＵ３の最大使
用周波数が整数倍の関係に納まらない場合でも、コンピ
ュータの処理の高速化を実現することができる。なお、
本実施例では、ＣＰＵ３に倍速ＣＰＵを用いているの
で、動作速度は、ＣＰＵ１の２０ＭＨｚに対して、実際
には、２０×１．５×２＝６０ＭＨｚ、即ち３倍となっ
ている。

【００３６】本実施例では、この他、３本のジャンパ線
Ｊ１，Ｊ２，Ｊ３を回路用基板５０上に備え、高速処理
装置１００を数値演算プロセッサ用のソケット２に装着
する場合でも、ＣＰＵ１に差し替えて装着する場合で
も、対応可能としている。高速処理装置１００をＣＰＵ
１に差し替えて装着する場合には、ジャンパ線Ｊ２，Ｊ
３に代えてジャンパ線Ｊ１を接続し、更に信号変換用基
板４０を外して、ＣＰＵ１のソケットに装着する。

【００３７】以上本発明の実施例について説明したが、
本発明はこうした実施例に何等限定されるものではな
く、例えばクロック信号を２．５倍など他の非整数倍の
周波数に逓倍する構成、タイミング制御回路３ｂをゲー
トアレイなどで実現した構成、クロック逓倍回路３ａを
ＰＬＬ回路などで実現した構成、高速処理装置上のＣＰ
Ｕを動作速度６０ＭＨｚの通常の（倍速ＣＰＵでない）
ＣＰＵとし、マザーボート上のＣＰＵの動作速度が４０
ＭＨｚである組合わせで用いる構成など、本発明の要旨
を逸脱しない範囲内において、種々なる態様で実施し得
ることは勿論である。

【００３８】

【発明の効果】以上説明したように本発明の高速処理装
置では、マザーボード側の第１のクロックに対して、高
速処理装置の第２のＣＰＵの最大動作速度ぎりぎりまで
の逓倍を行なうことができ、第１のクロックと第２のク
ロックとが整数倍の関係になっていなくとも、第１のＣ
ＰＵに代替して、処理の高速化を図ることができるとい
う優れた効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施例である高速処理装置１００を
装着したコンピュータの内部構成を示すブロック図であ
る。

【図２】高速処理装置１００の外形を示す正面図であ
る。

【図３】高速処理装置１００におけるＣＰＵ３周辺の回
路を示す回路図である。

【図４】同じくクロック逓倍回路３ａ，タイミング制御
回路３ｂの構成を示す回路図である。

【図５】同じくその等価回路を示す論理回路図である。

【図６】クロックを逓倍する回路の各部のタイミングを
示すタイミングチャートである。

【図７】アドレスストローブ信号を生成する回路の各部
のタイミングを示すタイミングチャートである。

【図８】同じくレディ信号のタイミングチャートであ
る。

【符号の説明】

１…ＣＰＵ ２…ソケット ３…ＣＰＵ ３ａ…クロック逓倍回路 ３ｂ…タイミング制御回路 ３ｃ…バス制御回路 ４…ＲＯＭ ５…ＲＡＭ ６…ＰＩＴ ８…ＲＴＣ １０…ＤＭＡＣ １１…ＳＩＯ １２…ＰＩＣ １５…マウスインタフェース １７…キーボード １８…キーボードインタフェース ２１…ＦＤＣ ２５…ＨＤＣ ２８…ＣＲＴ ２９…ＣＲＴＣ ３０…プリンタ ３１…プリンタインタフェース ３２…拡張用スロット ３３…バス ３５…クロック回路

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 マザーボード上の第１のＣＰＵに代替し
   て使用される第２のＣＰＵを搭載した高速処理装置であ
   って、 第１のＣＰＵに付与される第１のクロック信号を非整数
   倍に逓倍し、第２のクロックとして前記第２のＣＰＵに
   付与するクロック信号出力手段と、 該第１のクロックと第２のクロックの同期の組合わせの
   各々に対応して、前記第２のＣＰＵのアクセスのタイミ
   ング信号を生成するタイミング信号生成手段とを備えた
   高速処理装置。