JPH06195205A - 除算器及びデジタル信号処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は除算器及びデジタル信号処理装置に
関し、被処理信号のノイズ低減処理やそのフィルタ処理
に係わり、回路構成を工夫してトランジスタ設置数の削
減をし、その高速演算処理及び性能維持を図りつつ高集
積化を図ることを目的とする。 【構成】 除算器は被除数Ｘｉを除数Ｋ又はＫ＋αに基
づいて除算をする除算器において、除数Ｋ又はＫ＋αに
基づいて乗算定数Ａを出力する定数出力手段１１と、被
除数Ｋ又はＫ＋αに乗算定数Ａを乗算する乗算手段１２
から成り、該定数出力手段１１が、読出し専用メモリ又
はデコーダ回路から成ることを含み構成し、デジタル信
号処理装置は被処理信号ＳINと任意の整数Ｋとに基づい
てフィルタ処理をするフィルタ手段１９と、任意の整数
Ｋに「１」を加算する加算器２０と、フィルタ処理され
た被除数信号ＳXiを加算値Ｋ＋１に基づいて除算をする
除算手段２１とを具備し、該除算手段２１が本発明の除
算器から成ることを含み構成する。

Description

【発明の詳細な説明】

【０００１】〔目次〕 産業上の利用分野 従来の技術（図25） 発明が解決しようとする課題（図26） 課題を解決するための手段（図１〜４） 作用 実施例 （１）第１の実施例の説明（図５，６） （２）第２の実施例の説明（図７，８） （３）第３の実施例の説明（図９〜11） （４）第４の実施例の説明（図12） （５）第５の実施例の説明（図13，14） （６）第６の実施例の説明（図15） （７）第７の実施例の説明（図16〜21） （８）第８の実施例の説明（図22） （９）第９の実施例の説明（図23） （10）第10の実施例の説明（図24） 発明の効果

【０００２】

【産業上の利用分野】本発明は、除算器及びデジタル信
号処理装置に関するものであり、更に詳しく言えば、デ
ジタル信号処理をする除算器の構成及びその応用回路と
なるノイズ低減回路やデジタル可変フィルタの改善に関
するものである。

【０００３】近年、半導体集積回路（以下ＬＳＩとい
う）装置は計算機・通信・画像・医療分野等の産業全般
に渡り電子回路の核技術として、その役割が期待されて
いる。例えば、画像処理分野では映像信号の録画又は高
解像度の映像を再生する際に、ノイズを低減する回路や
該信号のフィルタ処理をするデジタル信号処理装置が使
用される。

【０００４】これらのデジタル信号処理装置によれば、
高速パイプライン方式を採用した除算器が利用され、そ
の高速演算処理が図られる。しかし、回路規模の増大が
余儀無くされ、その高集積化の妨げとなっている。ま
た、多種類のデジタルフィルタをＩＣチップ内に備えた
デジタル可変フィルタによれば、ディレイ回路や乗算回
路の回路規模が膨大となり、同様に高集積化の妨げとな
っている。

【０００５】そこで、被処理信号のノイズ低減処理やそ
のフィルタ処理に係わり、回路構成を工夫してトランジ
スタ設置数の削減をし、その高速演算処理及び性能向上
を図りつつ、その高集積化を図ることができる除算器や
その応用装置が望まれている。

【０００６】

【従来の技術】図25，26は、従来例に係る説明図であ
る。また、図25（ａ），（ｂ）は従来例に係るデジタル
信号処理装置の説明図であり、図26は、従来例に係る問
題点を説明をする除算器の構成図をそれぞれ示してい
る。

【０００７】例えば、録画／再生に先立ちＴＶ／ＶＴＲ
信号等の映像信号Ｓinのノイズを低減するノイズ低減回
路は、図25（ａ）において、１Ｈ（１水平期間）ディレ
ーライン１，乗算器２，加算器３及び除算器５から成
る。なお、ノイズ低減の原理は映像信号Ｓinの水平相関
性が強いのに対してノイズ成分の水平相関性が弱くなる
性質を利用するものである。また、任意の整数Ｋに対す
る各種係数値の一覧表を表１に示す。

【０００８】

【表１】

【０００９】当該回路の機能は，例えば、ＴＶ／ＶＴＲ
信号等の映像信号Ｓinが１Ｈディレーライン１により１
水平期間だけ遅延され、その遅延信号Ｓｄが乗算器２に
出力される。また、乗算器２では任意の係数Ｋ〔０≦Ｋ
≦ｎ〕と遅延信号Ｓｄとが乗算され、その乗算出力信号
Ｓｃが加算器３に出力される。一方、加算器３では当該
時刻の映像信号Ｓinが乗算出力信号Ｓｃに加算され、そ
の加算値Ｚｉが除算器５に出力される。また、加算器４
では任意の定数Ｋに＋１が加算され、その定数Ｋ＋１が
除算器５に出力される。これにより、除算器５では加算
値Ｚｉが定数Ｋ＋１により除算され、映像信号Ｓinのノ
イズが低減される。

【００１０】また、ＴＶ／ＶＴＲ信号や音声信号等のフ
ィルタ処理をするデジタル可変フィルタは、図25（ｂ）
において、入力レベル判定回路６，ｎ個のデジタルフィ
ルタａ〜ｎ及びセレクタ７から成る。

【００１１】当該フィルタの機能は、例えば、ＴＶ／Ｖ
ＴＲ信号等の映像信号Ｓinが入力レベル判定回路６によ
りレベル判定され、その結果、制御信号Ｓがセレクタ７
に出力される。一方、帯域周波数等のフィルタ特性が異
なるｎ個のデジタルフィルタａ〜ｎに映像信号Ｓinが入
力されると、例えば、デジタルフィルタａにより、ある
周波数帯の映像信号Ｓinが通過され、他のフィルタ特性
を有するデジタルフィルタｂにより、他の周波数帯の映
像信号Ｓinが通過され、それらがセレクタ７に出力され
る。これにより、セレクタ７では制御信号Ｓに基づいて
デジタルフィルタａ〜ｎを通過したｎ種類の映像信号Ｓ
out が選択出力される。

【００１２】

【発明が解決しようとする課題】ところで、従来例のノ
イズ低減回路によれば、図26に示すような高速パイプラ
イン方式を採用した除算器５が利用される。

【００１３】例えば、8 ビットの除算器５では図26にお
いて、Ｄレジスタ５Ａ，Ｎレジスタ５Ｂ，モードレジス
タ５Ｃ，５個の除算セルアレイ５Ｄ，５個のパイプライ
ンレジスタ５Ｅ，エラー検出回路５Ｆ，Ｑレジスタ５Ｇ
及びエラーレジスタ５Ｈ等から成る。また、各レジスタ
５Ａ，５Ｂ，５Ｃ，５Ｅ，５Ｇ及び５Ｈはフリップ・フ
ロップ回路等の集積回路により構成され、この除算器５
の場合では3120〔ｂｃ〕を要する。なお、１〔ｂｃ〕は
ＣＭＯＳスタンダードセル，Ａｕバージョンにおける換
算値であって、電界効果トランジスタ＝４個を基本セル
とする単位である。

【００１４】このため、高速演算処理を図るためには、
高速パイプライン方式を採用した除算器５を用いなくて
はならない。しかし、回路規模の増大が余儀無くされ、
当該除算器を応用したデジタル信号処理装置の高集積化
の妨げとなるという問題がある。なお、高速パイプライ
ン方式を採用しない除算器５を用いた場合には処理時間
の遅延が免れない。

【００１５】また、従来例のデジタル可変フィルタによ
れば、フィルタ特性が異なるｎ個のデジタルフィルタａ
〜ｎをＩＣチップ内に構成し、それぞれのデジタルフィ
ルタａ〜ｎを通過した映像信号Ｓinを選択する方法を採
用している。

【００１６】このため、ＴＶ／ＶＴＲ信号や音声信号等
のフィルタ処理に際し、更に、高忠実度のアナログ信号
を得るべく多種類のフィルタ特性が必要となった場合
に、ＩＣチップ内に構成すべき、デジタルフィルタ設置
数の増大を招く。

【００１７】これにより、多種類のデジタルフィルタを
構成するディレイ回路や乗算回路の回路規模が膨大とな
り、当該デジタル可変フィルタを応用したデジタル信号
処理装置の高集積化の妨げとなるという問題がある。

【００１８】本発明は、かかる従来例の問題点に鑑み創
作されたものであり、被処理信号のノイズ低減処理やそ
のフィルタ処理に係わり、回路構成を工夫してトランジ
スタ設置数の削減をし、その高速演算処理及び性能向上
を図りつつ、その高集積化を図ることが可能となる除算
器及びデジタル信号処理装置の提供を目的とする。

【００１９】

【課題を解決するための手段】図１（ａ）〜（ｃ）は、
本発明に係る除算器の原理図であり、図２〜４は、本発
明に係るデジタル信号処理装置の原理図（その１〜３）
をそれぞれ示している。

【００２０】本発明の第１の除算器は図１（ａ）に示す
ように、被除数Ｘｉを除数Ｋ又はＫ＋αに基づいて除算
をする除算器において、前記除数Ｋ又はＫ＋αに基づい
て乗算定数Ａを出力する定数出力手段１１と、前記被除
数Ｘｉに乗算定数Ａを乗算する乗算手段１２とを具備す
ることを特徴とする。

【００２１】また、本発明の第２の除算器は図１（ｂ）
に示すように、被除数Ｘｉを除数Ｋ又はＫ＋αに基づい
て除算をする除算器において、前記除数Ｋ又はＫ＋αに
基づいて乗算定数ｍ及び桁合わせ定数ｔを出力する定数
出力手段１３と、前記被除数Ｘｉに乗算定数ｍを乗算す
る乗算手段１４と、前記桁合わせ定数ｔに基づいて乗算
された被桁合わせ数Ｚｉの桁合わせをする桁合わせ手段
１５とを具備することを特徴とする。

【００２２】さらに、本発明の第３の除算器は図１
（ｃ）に示すように、被除数Ｘｉを除数Ｋ又はＫ＋αに
基づいて除算をする除算器において、前記除数Ｋ又はＫ
＋αに基づいて乗算定数ｗを出力する定数出力手段１６
と、前記被除数Ｘｉに乗算定数ｗを乗算する乗算手段１
７と、前記乗算された被桁合わせ数Ｚｉの桁合わせをす
る桁合わせ手段１８とを具備することを特徴とする。

【００２３】なお、本発明の第１〜第３の除算器におい
て、前記定数出力手段１１，１３，１６が、記憶回路又
は論理回路から成ることを特徴とする。また、本発明の
第１のデジタル信号処理装置は図２（ａ）に示すよう
に、被処理信号ＳINと任意の整数Ｋとに基づいてフィル
タ処理をするフィルタ手段１９と、前記任意の整数Ｋに
「１」を加算する加算器２０と、前記フィルタ処理され
た被除数信号ＳXiを加算値Ｋ＋１に基づいて除算をする
除算手段２１とを具備し、前記除算手段２１が、本発明
の第１〜第３の除算器から成ることを特徴とする。

【００２４】さらに、本発明の第２のデジタル信号処理
装置は図２（ｂ）に示すように、被処理信号ＳINと任意
の整数Ｋとに基づいてフィルタ処理をするフィルタ手段
２２と、前記フィルタ処理された被除数信号ＳXiを加算
値Ｋに基づいて除算をする除算手段２３とを具備し、前
記除算手段２３が、本発明の第１〜第３の除算器から成
ることを特徴とする。

【００２５】また、本発明の第３のデジタル信号処理装
置は図３（ａ）に示すように、被処理信号ＳINのレベル
判定をする入力レベル判定手段２４と、前記被処理信号
ＳINのレベル判定結果に基づいて任意の係数Ｋを生成す
る係数生成手段２５と、前記被処理信号ＳINと任意の整
数Ｋとを演算する演算手段２６と、前記被処理信号ＳIN
の演算値Ｚｉのフィルタ処理をするフィルタ手段２７と
を具備し、前記演算手段２６が、乗算回路，加算回路，
除算回路又は減算回路から成ることを特徴とする。

【００２６】さらに、本発明の第４のデジタル信号処理
装置は図３（ｂ）に示すように、被処理信号ＳINのフィ
ルタ処理をする第１のフィルタ手段２８と、前記フィル
タ処理に基づく任意の整数Ｋと被処理信号ＳINとを演算
する演算手段２９と、前記被処理信号ＳINの演算値Ｚｉ
のフィルタ処理をする第２のフィルタ手段３０とを具備
し、前記演算手段２９が、乗算回路，加算回路，除算回
路又は減算回路から成ることを特徴とする。

【００２７】また、本発明の第５のデジタル信号処理装
置は図４（ａ）に示すように、被処理信号ＳINのレベル
判定をする入力レベル判定手段３１と、前記被処理信号
ＳINのレベル判定結果に基づいて任意の係数Ｋを生成す
る係数生成手段３２と、前記被処理信号ＳINのフィルタ
処理をするフィルタ手段３３と、前記フィルタ処理され
た被処理信号ＳINに対しレベル判定結果に基づく任意の
整数Ｋを演算する演算手段３４とを具備し、前記演算手
段３４が、乗算回路，加算回路，除算回路又は減算回路
から成ることを特徴とする。

【００２８】さらに、本発明の第６のデジタル信号処理
装置は図４（ｂ）に示すように、被処理信号ＳINを任意
のフィルタ特性に基づいてフィルタ処理する第１のフィ
ルタ手段３５と、前記被処理信号ＳINを他のフィルタ特
性に基づいてフィルタ処理をする第２のフィルタ手段３
６と、前記フィルタ処理された２つの被処理信号ＳINを
演算する演算手段３７とを具備し、前記演算手段３７
が、乗算回路，加算回路，除算回路又は減算回路から成
ることを特徴とする。

【００２９】なお、本発明の第３，第５のデジタル信号
処理装置において、前記係数生成手段２５，３２が本発
明の第１〜第３の除算器から成ることを特徴とする。ま
た、本発明の第３〜第６のデジタル信号処理装置におい
て、前記演算手段２６，２９，３４，３７に係る除算回
路が本発明の第１〜第３の除算器から成ることを特徴と
し、上記目的を達成する。

【００３０】

【作 用】本発明の第１の除算器によれば、図１（ａ）
に示すように、定数出力手段１１及び乗算手段１２が具
備され、該定数出力手段１１が記憶回路又は論理回路か
ら成る。

【００３１】例えば、記憶回路から成る定数出力手段１
１にアドレスとして除数Ｋ又はＫ＋αが指定されると、
読出しデータとして乗算定数Ａが読み出され、それが定
数出力手段１１から乗算手段１２に出力される。また、
乗算手段１２では被除数Ｘｉに乗算定数Ａが乗算され
る。

【００３２】このため、被除数Ｘｉを除数Ｋ又はＫ＋α
に基づいて除算をする除算器と等価に機能させることが
できる。また、当該除算器の場合では従来例の約１／２
の基本セルに縮小することが可能となる。

【００３３】これにより、高速パイプライン方式を採用
しない除算器を構成することができ、高速演算機能を維
持しつつ、それを応用した図２（ａ），（ｂ）に示すよ
うなデジタル信号処理装置の高集積化を図ること、及
び、性能向上を図ることが可能となる。

【００３４】また、本発明の第２の除算器によれば、図
１（ｂ）に示すように、定数出力手段１３，乗算手段１
４及び桁合わせ手段１５が具備され、該定数出力手段１
３が記憶回路又は論理回路から成る。

【００３５】例えば、論理回路から成る定数出力手段１
３に除数Ｋ又はＫ＋αが入力されると、論理出力信号と
して乗算定数ｍ及び桁合わせ定数ｔが該出力手段１３か
ら乗算手段１４に出力される。また、乗算手段１４では
被除数Ｘｉに乗算定数ｍが乗算され、その乗算結果値と
なる被桁合わせ数Ｚｉが桁合わせ手段１５に出力され
る。

【００３６】このため、桁合わせ定数ｔに基づいて被桁
合わせ数Ｚｉが桁合わせ手段１５により桁合わせされ、
被除数Ｘｉを除数Ｋ又はＫ＋αに基づいて除算をする除
算器と等価に機能させることができる。また、当該除算
器の場合では第１の除算器と同様に従来例の約１／２の
基本セルに縮小することが可能となる。

【００３７】これにより、第１の除算器と同様に、高速
パイプライン方式を採用しない除算器を構成することが
でき、高速演算機能を維持しつつ、その高集積化を図る
ことが可能となる。

【００３８】さらに、本発明の第３の除算器によれば、
図１（ｃ）に示すように、定数出力手段１６，乗算手段
１７及び桁合わせ手段１８が具備され、該定数出力手段
１６が記憶回路又は論理回路から成る。

【００３９】例えば、記憶回路から成る定数出力手段１
６にアドレスとして除数Ｋ又はＫ＋αが指定されると、
読出しデータとして乗算定数ｗが該出力手段１６から乗
算手段１７に出力される。また、乗算手段１７では被除
数Ｘｉに乗算定数ｗが乗算され、その乗算結果値となる
被桁合わせ数Ｚｉが桁合わせ手段１８に出力される。

【００４０】このため、第２の除算器と異なり固定値に
基づいて被桁合わせ数Ｚｉが桁合わせ手段１５により桁
合わせされ、被除数Ｘｉを除数Ｋ又はＫ＋αに基づいて
除算をする除算器と等価に機能させることができる。ま
た、当該除算器の場合では第１の除算器と同様に従来例
の約１／２の基本セルに縮小することが可能となる。

【００４１】これにより、第１，第２の除算器と同様
に、高速パイプライン方式を採用しない除算器を構成す
ることができ、高速演算機能を維持しつつ、その高集積
化を図ることが可能となる。

【００４２】また、本発明の第１のデジタル信号処理装
置によれば、図２（ａ）に示すように、フィルタ手段１
９，加算器２０及び除算手段２１が具備され、該除算手
段２１が、本発明の第１〜第３の除算器から成る。

【００４３】例えば、被処理信号ＳINが任意の整数Ｋに
基づいてフィルタ手段１９によりフィルタ処理され、そ
のフィルタ出力信号ＳXiが本発明の第１，第２又は第３
の除算器から成る除算手段２１に出力される。一方、加
算器２０により任意の整数Ｋに「１」が加算され、その
加算値（定数）Ｋ＋１が除算手段２１に出力される。

【００４４】このため、除算手段２１によりフィルタ出
力信号ＳXiを被除数信号にして、加算値Ｋ＋１を除数信
号にして除算をすることにより、被処理信号ＳINのノイ
ズを低減する回路につき、従来例に比べてコンパクトに
構成することが可能となる。

【００４５】これにより、被処理信号ＳINのノイズ低減
回路に係わり、トランジスタ設置数が削減され、そのデ
ジタル信号処理装置の高集積化を図ることが可能とな
る。さらに、本発明の第２のデジタル信号処理装置によ
れば、図２（ｂ）に示すように、フィルタ手段２２及び
除算手段２３が具備され、該除算器２３が、本発明の第
１〜第３の除算器から成る。

【００４６】例えば、第１のデジタル信号処理装置と同
様に被処理信号ＳINが任意の整数Ｋに基づいてフィルタ
手段２２によりフィルタ処理され、そのフィルタ出力信
号ＳXiが本発明の第１，第２又は第３の除算器から成る
除算手段２３に出力される。

【００４７】このため、除算手段２３によりフィルタ出
力信号ＳXiを被除数信号にして、加算値Ｋを除数信号に
して除算をすることにより、被処理信号ＳINのノイズを
低減する回路につき、第１のデジタル信号処理装置に比
べて加算器２０が省略され、当該装置を更にコンパクト
に構成することが可能となる。

【００４８】これにより、被処理信号ＳINのノイズ低減
回路に係わり、第１のデジタル信号処理装置と同様に高
集積化を図ることが可能となる。また、本発明の第３の
デジタル信号処理装置によれば、図３（ａ）に示すよう
に、入力レベル判定手段２４，係数生成手段２５，演算
手段２６及びフィルタ手段２７が具備され、該演算手段
２６が、乗算回路，加算回路，除算回路又は減算回路か
ら成る。

【００４９】例えば、演算手段２６を乗算回路により構
成した場合であって、被処理信号ＳINが入力レベル判定
手段２４によりレベル判定されると、該被処理信号ＳIN
のレベル判定結果に基づいて任意の係数Ｋが係数生成手
段２５により生成され、その任意の係数Ｋが演算手段
（乗算回路）２６に出力される。一方、当該時刻の被処
理信号ＳINが演算手段２６に出力されると、被処理信号
ＳINと任意の整数Ｋとが該演算手段２６により乗算さ
れ、その乗算結果値（被処理信号ＳINの演算値）Ｚｉが
フィルタ手段２７によりフィルタ処理される。

【００５０】このため、レベル判定結果に基づいて可変
出力される任意の係数Ｋにより、当該装置のフィルタ特
性を見かけ上，可変フィルタ特性にすることが可能とな
る。このことから、ＴＶ／ＶＴＲ信号や音声信号等のフ
ィルタ処理に際し、更に、高忠実度のアナログ信号を得
るべく多種類のフィルタ特性の要求があった場合であっ
ても、従来例のように、フィルタ特性が異なるｎ個のデ
ジタルフィルタをＩＣチップ内に構成せずとも、また、
それぞれのデジタルフィルタを通過した映像信号Ｓinを
選択する方法を採用せずとも、デジタル可変フィルタを
構成することが可能となる。

【００５１】これにより、ＩＣチップ内に構成すべき、
デジタルフィルタの設置数が大幅に低減され、従来例に
比べて当該装置の高集積化を図ることが可能となる。な
お、演算手段２６に係る除算回路や係数生成手段２５を
構成する除算回路を本発明の第１〜第３の除算器により
構成することにより、一層デジタル可変フィルタ等の高
集積化を図ることが可能となる。

【００５２】さらに、本発明の第４のデジタル信号処理
装置によれば、図３（ｂ）に示すように、第１のフィル
タ手段２８，演算手段２９及び第２のフィルタ手段３０
が具備され、該演算手段２９が、乗算回路，加算回路，
除算回路又は減算回路から成る。

【００５３】例えば、演算手段２９を加算回路により構
成した場合であって、被処理信号ＳINが第１のフィルタ
手段２８によりフィルタ処理され、それに基づくフィル
タ出力信号ＳZiが演算手段（加算回路）２９に出力され
る。一方、当該時刻の被処理信号ＳINが演算手段２９に
出力されると、被処理信号ＳINとフィルタ出力信号ＳZi
とが該演算手段２９により加算され、その加算結果値
（被処理信号ＳINの演算値）Ｚｉが第２のフィルタ手段
３０によりフィルタ処理される。

【００５４】このため、第１のフィルタ手段２８から可
変出力されるフィルタ出力信号ＳZiに基づいて当該装置
のフィルタ特性を第３のデジタル信号処理装置と同様に
見かけ上，可変フィルタ特性にすることが可能となる。

【００５５】これにより、第３のデジタル信号処理装置
と同様に、従来例に比べて少ないトランジスタ数により
デジタル可変フィルタを構成することが可能となる。な
お、演算手段２９に係る除算回路を本発明の第１〜第３
の除算器により構成することにより、一層デジタル可変
フィルタの高集積化を図ることが可能となる。

【００５６】また、本発明の第５のデジタル信号処理装
置によれば、図４（ａ）に示すように、入力レベル判定
手段３１，係数生成手段３２，フィルタ手段３３及び演
算手段３４が具備され、該演算手段３４が、乗算回路，
加算回路，除算回路又は減算回路から成る。

【００５７】例えば、演算手段３４を除算回路により構
成した場合であって、被処理信号ＳINが入力レベル判定
手段３１によりレベル判定されると、該被処理信号ＳIN
のレベル判定結果に基づいて任意の係数Ｋが係数生成手
段３２により生成され、その任意の係数Ｋが演算手段
（除算回路）３４に出力される。一方、被処理信号ＳIN
がフィルタ手段２７によりフィルタ処理され、そのフィ
ルタ出力信号ＳZiが演算手段３４に出力される。

【００５８】このため、フィルタ手段３３から出力され
るフィルタ出力信号ＳZiを係数生成手段３２から可変出
力される任意の係数Ｋに基づいて演算手段３４により除
算することにより、当該装置のフィルタ特性を第３，第
４のデジタル信号処理装置と同様に見かけ上，可変フィ
ルタ特性にすることが可能となる。

【００５９】これにより、第３，第４のデジタル信号処
理装置と同様に、従来例に比べて少ないトランジスタ数
によりデジタル可変フィルタを構成することが可能とな
る。なお、係数生成手段３２や演算手段３４に係る除算
回路を本発明の第１〜第３の除算器により構成すること
により、一層デジタル可変フィルタの高集積化を図るこ
とが可能となる。

【００６０】さらに、本発明の第６のデジタル信号処理
装置によれば、図４（ｂ）に示すように、第１のフィル
タ手段３５，第２のフィルタ手段３６及び演算手段３７
が具備され、該演算手段３７が、乗算回路，加算回路，
除算回路又は減算回路から成る。

【００６１】例えば、演算手段２９を減算回路により構
成した場合であって、被処理信号ＳINが任意のフィルタ
特性に基づいて第１のフィルタ手段３５によりフィルタ
処理され、それに基づくフィルタ出力信号ＳZ1が演算手
段（減算回路）３４に出力される。一方、被処理信号Ｓ
INが他のフィルタ特性に基づいてフィルタ処理され、そ
れに基づくフィルタ出力信号ＳZ2が演算手段（減算回
路）３７に出力される。

【００６２】このため、第１のフィルタ手段３５から可
変出力されるフィルタ出力信号ＳZ1と第２のフィルタ手
段３６から可変出力されるフィルタ出力信号ＳZ2とに基
づいて演算手段３７により減算処理をすることにより、
当該装置のフィルタ特性を第３〜第５のデジタル信号処
理装置と同様に見かけ上，可変フィルタ特性にすること
が可能となる。

【００６３】これにより、第３〜第５のデジタル信号処
理装置と同様に、従来例に比べて少ないトランジスタ数
によりデジタル可変フィルタを構成することが可能とな
る。なお、演算手段３７に係る除算回路を本発明の第１
〜第３の除算器により構成することにより、一層デジタ
ル可変フィルタの高集積化を図ることが可能となる。

【００６４】

【実施例】次に図を参照しながら本発明の実施例につい
て説明をする。図５〜24は、本発明の各実施例に係る除
算器及びデジタル信号処理装置を説明する図である。

【００６５】（１）第１の実施例の説明 図５（ａ），（ｂ）は、本発明の第１の実施例に係るノ
イズ低減回路の構成図であり、図６（ａ）は、そのＲＯ
Ｍメモリ内容の説明図をそれぞれ示している。

【００６６】例えば、録画／再生に先立ちＴＶ／ＶＴＲ
信号等の映像信号のノイズを低減するノイズ低減回路
は、図５（ａ）において、デジタルフィルタ回路９０，
単位ビット加算器２00及び除算回路21Ａから成る。

【００６７】すなわち、デジタルフィルタ回路９０はフ
ィルタ手段１９の一実施例であり、被処理信号ＳINの一
例となる８ビットのデジタル映像信号と任意の整数Ｋと
に基づいてフィルタ処理をするものである。例えば、デ
ジタルフィルタ回路９０は１Ｈ（１水平期間）ディレー
ライン19Ａ，乗算器19Ｂ及び加算器19Ｃから成る。

【００６８】単位ビット加算器２00は加算器２０の一実
施例であり、任意の整数Ｋに「＋１」を加算して、その
加算結果値Ｋ＋１を除算回路21Ａに出力するものであ
る。ここで、256 （２⁸ ＝256 ）階調の映像信号ＳINを
取り扱うものとすれば、任意の整数Ｋについては、０≦
Ｋ≦１５を設定する。

【００６９】また、除算回路21Ａは除算手段２１の一実
施例であり、フィルタ処理された映像信号ＳINを被除数
信号ＳXiとして、その除数Ｘｉを加算値Ｋ＋１に基づい
て除算をするものである。例えば、除算回路21Ａは本発
明の第１の除算器を構成する読出し専用メモリ（以下Ｒ
ＯＭという）２11及び乗算器２12から成る。

【００７０】すなわち、ＲＯＭ２11は定数出力手段１１
の一実施例であり、除数Ｋ＋１（α＝１の場合）に基づ
いて乗算定数Ａ＝Ａ_K を出力するものである。なお、図
６（ａ）は、ＲＯＭ２11のメモリ内容であり、例えば、
加算値Ｋ＋１のアドレスに対して読出データＡ_K ＝１／
（１＋Ｋ）＝1.000 ，0.500 …0.0625となるメモリテー
ブルを示している。また、ＲＯＭ２11の他の記憶回路と
して、記憶保持動作可能な記憶素子を代用しても良い。

【００７１】また、乗算器２12は乗算手段１２の一例で
あり、被除数Ｘｉに乗算定数Ａ_K を乗算するものであ
る。例えば、乗算器２12は図18に示すような半加算器Ｈ
Ａや全加算器ＦＡから構成をする。

【００７２】このようにして、本発明の第１の実施例に
係るノイズ低減回路によれば、図５（ａ）に示すように
デジタルフィルタ回路９０，単位ビット加算器２00及び
除算回路21Ａが具備され、該除算回路21ＡがＲＯＭ２11
及び乗算器２12を主構成とする本発明の第１の除算器か
ら成る。

【００７３】例えば、映像信号ＳINが任意の整数Ｋに基
づいてデジタルフィルタ回路９０によりフィルタ処理さ
れ、そのフィルタ出力信号ＳXiが本発明に係る除算回路
21Ａに出力される。一方、単位ビット加算器２00により
任意の整数Ｋに「１」が加算され、その加算値（定数）
Ｋ＋１が除算回路21Ａに出力される。

【００７４】このため、除算回路21Ａによりフィルタ出
力信号ＳXiを被除数信号にして、また、加算値Ｋ＋１を
除数信号にして除算をすることにより、映像信号ＳINの
ノイズを低減する回路につき、従来例に比べてコンパク
トに構成することが可能となる。ここで、除算回路21Ａ
では、例えば、ＲＯＭ２11にアドレスとして加算値Ｋ＋
１が指定されると、読出しデータとして乗算定数Ａ_K が
読み出され、それがＲＯＭ２11から乗算器２12に出力さ
れる。また、乗算器２12では被除数Ｘｉに乗算定数Ａ_K
が乗算される。

【００７５】このため、除算回路21Ａを被除数Ｘｉを除
数Ｋ＋１に基づいて除算をする除算器と等価に機能させ
ることができる。また、当該除算回路21Ａの場合では従
来例の約１／２の基本セル＝1468〔ｂｃ〕に縮小するこ
とが可能となる。これは、ＣＭＯＳスタンダードセル，
Ａｕバージョンにおける換算値であって、８ビット×10
24ワードのＲＯＭ２11の場合、その基本セルが630 〔ｂ
ｃ〕，１１ビット×８ビットの乗算器２12の場合、その
基本セルが838 〔ｂｃ〕となり、従来例のパイプライン
方式の除算器の場合の基本セル＝3120〔ｂｃ〕に比べて
半分になる。

【００７６】これにより、映像信号ＳINのノイズ低減回
路に係わり、高速パイプライン方式を採用しない除算回
路21Ａではトランジスタ設置数が削減され、そのデジタ
ル信号処理装置の高集積化を図ることが可能となる。

【００７７】なお、図５（ｂ）は、本発明の第１の実施
例に係るノイズ低減回路の他の構成例である。例えば、
除算回路21Ｂはデコーダ回路（論理回路）２13及び乗算
器２14から成り、デコーダ回路２13に加算値Ｋ＋１が供
給されると、デコードデータとして乗算定数Ａ_K が解読
され、それがデコーダ回路２13から乗算器２14に出力さ
れる。また、乗算器２14では被除数Ｘｉに乗算定数Ａ_K
が乗算される。

【００７８】このため、除算回路21Ｂを被除数Ｘｉを除
数Ｋ＋１に基づいて除算をする除算器と等価に機能させ
ることができる。また、当該除算回路21Ｂの場合では従
来例の約１／２の基本セル＝1338〔ｂｃ〕に縮小するこ
とが可能となる。これは、ＣＭＯＳスタンダードセル，
Ａｕバージョンにおける換算値であって、デコーダ回路
（Ｋ＝１５の場合）２13の場合、その基本セルが350 〜
500 〔ｂｃ〕となり、１１ビット×８ビットの乗算器２
14の場合、その基本セルが838 〔ｂｃ〕となって従来例
のパイプライン方式の除算器に比べて約半分になる。

【００７９】これにより、性能向上を図りつつデジタル
信号処理装置の高集積化を図ることが可能となる。 （２）第２の実施例の説明 図７（ａ），（ｂ）は、本発明の第２の実施例に係るノ
イズ低減回路の構成図であり、図８はその桁合わせ回路
の構成図である。なお、図６（ｂ）は、本発明の第２の
実施例に係るＲＯＭメモリ内容の説明図をそれぞれ示し
ている。

【００８０】また、第１の実施例と異なるのは第２の実
施例では、加算値Ｋ＋１のアドレスに対して先のＡ_K ＝
１／（１＋Ｋ）の近似値としてＢ_K ＝ｍ／２^t を演算す
るために、除算回路22Ａや22ＢのＲＯＭ２21，デコーダ
回路２24が乗算定数ｍや桁合わせ定数ｔを出力するもの
である。

【００８１】例えば、映像信号ＳINのノイズを低減する
ノイズ低減回路は、図７（ａ）において、１Ｈディレー
ライン19Ａ，乗算器19Ｂ，加算器19Ｃ，単位ビット加算
器２00及び除算回路22Ａから成る。

【００８２】すなわち、除算回路22Ａは除算手段２１の
他の一実施例であり、フィルタ処理された映像信号ＳIN
を被除数信号ＳXiとして、その除数Ｘｉを加算値Ｋ＋１
に基づいて除算をするものである。例えば、除算回路22
Ｂは本発明の第２の除算器を構成するＲＯＭ２21，乗算
器２22及び桁合わせ回路２23から成る。

【００８３】ＲＯＭ２21は定数出力手段１３の一実施例
であり、除数Ｋ＋１（α＝１の場合）に基づいて乗算定
数ｍ及び桁合わせ定数ｔを出力するものである。なお、
図６（ｂ）は、ＲＯＭ２21のメモリ内容であり、例え
ば、加算値Ｋ＋１のアドレスに対して先のＡ_K ＝１／
（１＋Ｋ）の近似値としてＢ_K ＝ｍ／２^t を演算するた
めの読出データｍ＝１，１，８５，１，１３，２１…１
７，１を格納したメモリテーブルを示している。

【００８４】また、乗算器２25は乗算手段１４の一例で
あり、被除数Ｘｉに乗算定数ｍを乗算するものである。
例えば、乗算器２25は図18に示すような半加算器ＨＡや
全加算器ＦＡから構成をする。

【００８５】桁合わせ回路２23は桁合わせ手段１５の一
例であり、乗算された被桁合わせ数Ｚｉを桁合わせ定数
ｔに基づいて桁合わせをするものである。例えば、桁合
わせ回路２23は図８に示すような９つの１８入力ＮＡＮ
Ｄ回路Ｎ１〜Ｎ９から成る。その１つの機能は、乗算さ
れた９つの被桁合わせ数Ｚ０〜Ｚ８と９つの桁合わせ定
数ｔ０〜ｔ８の１８入力ＮＡＮＤ論理演算をし、そのｔ
桁分の桁合わせをするものである。なお、その他の構
成，同じ名称，同じ記号については第１の実施例と同様
であるため、その説明を省略する。

【００８６】このようにして、本発明の第２の実施例に
係るノイズ低減回路によれば、図７（ａ）に示すように
１Ｈディレーライン19Ａ，乗算器19Ｂ，加算器19Ｃ，単
位ビット加算器２00及び除算回路22Ａが具備され、該除
算回路22ＡがＲＯＭ２21，乗算器２22及び桁合わせ回路
２23を主構成とする本発明の第２の除算器から成る。

【００８７】例えば、映像信号ＳINが任意の整数Ｋに基
づいてフィルタ処理され、そのフィルタ出力信号ＳXiが
本発明に係る除算回路22Ａに出力される。一方、単位ビ
ット加算器２00により任意の整数Ｋに「１」が加算さ
れ、その加算値（定数）Ｋ＋１が除算回路22Ａに出力さ
れる。

【００８８】このため、除算回路22Ａによりフィルタ出
力信号ＳXiを被除数信号にして、また、加算値Ｋ＋１を
除数信号にして除算をすることにより、映像信号ＳINの
ノイズを低減する回路につき、第１の実施例と同様に、
コンパクトに構成することが可能となる。ここで、除算
回路22Ａでは、例えば、ＲＯＭ２21にアドレスとして加
算値Ｋ＋１が指定されると、読出しデータとして乗算定
数ｍ及び桁合わせ定数ｔが読み出され、それがＲＯＭ２
21から乗算器２22に出力される。また、乗算器２22では
被除数Ｘｉに乗算定数ｍが乗算され、その乗算結果値と
なる被桁合わせ数Ｚｉが桁合わせ回路２23に出力され
る。

【００８９】このため、第１の実施例と同様に、除算回
路22Ａを被除数Ｘｉを除数Ｋ＋１に基づいて除算をする
除算器と等価に機能させることができる。また、当該除
算回路22Ａの場合も従来例の約１／２の基本セルに縮小
することが可能となる。

【００９０】これにより、映像信号ＳINのノイズ低減回
路に係わり、高速パイプライン方式を採用しない除算回
路22Ａではトランジスタ設置数が削減され、そのデジタ
ル信号処理装置の高集積化を図ることが可能となる。

【００９１】なお、図７（ｂ）は、本発明の第２の実施
例に係るノイズ低減回路の他の構成例である。例えば、
除算回路22Ｂはデコーダ回路２24，乗算器２25及び桁合
わせ回路２26から成り、デコーダ回路２24に加算値Ｋ＋
１が供給されると、デコードデータとして乗算定数ｍと
桁合わせ定数ｔとが解読され、それらがデコーダ回路２
24から乗算器２25及び桁合わせ回路２26に出力される。
また、乗算器２25では被除数Ｘｉに乗算定数ｍが乗算さ
れ、その乗算結果値となる被桁合わせ数Ｚｉが桁合わせ
回路２26に出力される。

【００９２】これにより、除算回路22Ｂを被除数Ｘｉを
除数Ｋ＋１に基づいて除算をする除算器と等価に機能さ
せることができ、デジタル信号処理装置の高集積化を図
ることが可能となる。

【００９３】（３）第３の実施例の説明 図９（ａ），（ｂ）は、本発明の第３の実施例に係るノ
イズ低減回路の構成図であり、図10は、その桁合わせ回
路の構成図である。また、図11（ａ）は、本発明の第３
の実施例に係るＲＯＭメモリ内容の説明図をそれぞれ示
している。

【００９４】なお、第１，第２の実施例と異なるのは第
３の実施例では、任意の整数Ｋ＋１の値に対して、先の
近似値，Ｂ_K ＝ｍ／２^t の分母の２^t を一律に統一した
Ｃ_K＝ｗ／２⁸ （先の表１参照）を用いる構成である。

【００９５】例えば、映像信号ＳINのノイズを低減する
ノイズ低減回路は、図７（ａ）において、１Ｈディレー
ライン19Ａ，乗算器19Ｂ，加算器19Ｃ，単位ビット加算
器２00及び除算回路23Ａから成る。

【００９６】すなわち、除算回路23Ａは除算手段２１の
他の一実施例であり、フィルタ処理された映像信号ＳIN
を被除数信号ＳXiとして、その除数Ｘｉを加算値Ｋ＋１
に基づいて除算をするものである。例えば、除算回路23
Ｂは本発明の第３の除算器を構成するＲＯＭ２31，乗算
器２32及び桁合わせ回路２33から成る。

【００９７】ＲＯＭ２31は定数出力手段１６の一実施例
であり、除数Ｋ＋１（α＝１の場合）に基づいて乗算定
数ｗを出力するものである。なお、図11（ａ）は、ＲＯ
Ｍ２31のメモリ内容であり、例えば、加算値Ｋ＋１のア
ドレスに対して先のＢ_K ＝ｍ／２^t の近似値として分母
の２^t を一律に統一したＣ_K ＝ｗ／２⁸ を演算するため
の読出データｗ＝256 ，128 ，８５，６４，５２，４２
…１７，１６を格納したメモリテーブルを示している。

【００９８】また、乗算器２25は乗算手段１７の一例で
あり、被除数Ｘｉに乗算定数ｍを乗算するものである。
例えば、乗算器２32は図18に示すような半加算器ＨＡや
全加算器ＦＡから構成をする。

【００９９】桁合わせ回路２33は桁合わせ手段１８の一
例であり、乗算された被桁合わせ数Ｚｉを固定値＝８に
基づいて桁合わせをするものである。例えば、桁合わせ
回路２33は図10に示すような８つの半加算器ＨＡから成
る。その機能は、乗算された９つの被桁合わせ数Ｘｉ×
ｍ＝Ｚ８〜Ｚ16の半加算をし、その８桁の桁合わせをす
るものである。なお、その他の構成，同じ名称，同じ記
号については第１，第２の実施例と同様であるため、そ
の説明を省略する。

【０１００】このようにして、本発明の第３の実施例に
係るノイズ低減回路によれば、図９（ａ）に示すように
１Ｈディレーライン19Ａ，乗算器19Ｂ，加算器19Ｃ，単
位ビット加算器２00及び除算回路23Ａが具備され、該除
算回路23ＡがＲＯＭ２31，乗算器２32及び桁合わせ回路
２33を主構成とする本発明の第３の除算器から成る。

【０１０１】例えば、映像信号ＳINが任意の整数Ｋに基
づいてフィルタ処理され、そのフィルタ出力信号ＳXiが
本発明に係る除算回路23Ａに出力される。一方、単位ビ
ット加算器２00により任意の整数Ｋに「１」が加算さ
れ、その加算値（定数）Ｋ＋１が除算回路23Ａに出力さ
れる。

【０１０２】このため、除算回路23Ａによりフィルタ出
力信号ＳXiを被除数信号にして、また、加算値Ｋ＋１を
除数信号にして除算をすることにより、映像信号ＳINの
ノイズを低減する回路につき、第１，第２の実施例と同
様に、コンパクトに構成することが可能となる。ここ
で、除算回路23Ａでは、例えば、ＲＯＭ２31にアドレス
として加算値Ｋ＋１が指定されると、読出しデータとし
て乗算定数ｗが読み出され、それがＲＯＭ２31から乗算
器２32に出力される。また、乗算器２32では被除数Ｘｉ
に乗算定数ｍが乗算され、その乗算結果値となる被桁合
わせ数Ｚｉが桁合わせ回路２33に出力される。

【０１０３】このため、第１, 第２の実施例と同様に、
除算回路23Ａを被除数Ｘｉを除数Ｋ＋１に基づいて除算
をする除算器と等価に機能させることができる。また、
当該除算回路23Ａの場合も従来例の約１／２の基本セル
に縮小することが可能となる。

【０１０４】これにより、映像信号ＳINのノイズ低減回
路に係わり、高速パイプライン方式を採用しない除算回
路23Ａではトランジスタ設置数が削減され、そのデジタ
ル信号処理装置の高集積化を図ることが可能となる。

【０１０５】なお、図９（ｂ）は、本発明の第３の実施
例に係るノイズ低減回路の他の構成例である。例えば、
除算回路23Ｂはデコーダ回路２34，乗算器２35及び桁合
わせ回路２36から成り、デコーダ回路２34に加算値Ｋ＋
１が供給されると、デコードデータとして乗算定数ｗが
解読され、それらがデコーダ回路２34から乗算器２35に
出力される。また、乗算器２35では被除数Ｘｉに乗算定
数ｗが乗算され、その乗算結果値となる被桁合わせ数Ｚ
ｉが桁合わせ回路２36に出力される。

【０１０６】これにより、除算回路23Ｂを被除数Ｘｉを
除数Ｋ＋１に基づいて除算をする除算器と等価に機能さ
せることができ、デジタル信号処理装置の高集積化を図
ることが可能となる。

【０１０７】（４）第４の実施例の説明 図12（ａ），（ｂ）は本発明の第４の実施例に係るノイ
ズ低減回路の構成図であり、図11（ｂ）は、そのＲＯＭ
メモリ内容の説明図をそれぞれ示している。

【０１０８】なお、第１の実施例と異なるのは第４の実
施例では、単位ビット加算器２00がが取り外され、ＲＯ
Ｍ２41やデコード回路２43が任意の整数Ｋに基づいて乗
算定数Ａ_K を出力するものである。

【０１０９】例えば、映像信号ＳINのノイズを低減する
ノイズ低減回路は、図12（ａ）において、１Ｈディレー
ライン19Ａ，乗算器19Ｂ，加算器19Ｃ及び除算回路24Ａ
から成る。

【０１１０】すなわち、１Ｈディレーライン19Ａ，乗算
器19Ｂ，加算器19Ｃはフィルタ手段２２の一実施例であ
り、第１〜第３の実施例と同様に、８ビットのデジタル
映像信号と任意の整数Ｋとに基づいてフィルタ処理をす
るものである。

【０１１１】また、除算回路24Ａは除算手段２３の一実
施例であり、フィルタ処理された映像信号ＳINを被除数
信号ＳXiとして、その除数Ｘｉを加算値Ｋ＋１に基づい
て除算をするものである。例えば、除算回路24Ａは本発
明の第１の除算器を構成するＲＯＭ２41及び乗算器２42
から成る。

【０１１２】すなわち、ＲＯＭ２41は定数出力手段１１
の他の一実施例であり、除数Ｋに基づいて乗算定数Ａ＝
Ａ_K を出力するものである。なお、図11（ｂ）は、ＲＯ
Ｍ２41のメモリ内容であり、例えば、任意の整数Ｋのア
ドレスに対して読出データＡ _K ＝１／（１＋Ｋ）＝1.00
0 ，0.500 …0.0625となるメモリテーブルを示してい
る。なお、その他の構成，同じ名称，同じ記号について
は第１の実施例と同様であるため、その説明を省略す
る。

【０１１３】このようにして、本発明の第４の実施例に
係るノイズ低減回路によれば、図12（ａ）に示すように
１Ｈディレーライン19Ａ，乗算器19Ｂ，加算器19Ｃ及び
除算回路24Ａが具備され、該除算回路24ＡがＲＯＭ２41
及び乗算器２42を主構成とする本発明の第１の除算器か
ら成る。

【０１１４】例えば、映像信号ＳINが任意の整数Ｋに基
づいて１Ｈディレーライン19Ａ，乗算器19Ｂ及び加算器
19Ｃによりフィルタ処理され、そのフィルタ出力信号Ｓ
Xiが本発明に係る除算回路24Ａに出力される。一方、任
意の整数Ｋが除算回路24Ａに出力される。

【０１１５】このため、除算回路24Ａによりフィルタ出
力信号ＳXiを被除数信号にして、また、任意の整数Ｋを
除数信号にして除算をすることにより、映像信号ＳINの
ノイズを低減する回路につき、第１の実施例に比べて単
位ビット加算器２00が省略され、当該装置を更にコンパ
クトに構成することが可能となる。ここで、除算回路24
Ａでは、例えば、ＲＯＭ２41にアドレスとして任意の整
数Ｋが指定されると、読出しデータとして乗算定数Ａ_K
が読み出され、それがＲＯＭ２41から乗算器２42に出力
される。また、乗算器２42では被除数Ｘｉに乗算定数Ａ
_K が乗算される。

【０１１６】このため、除算回路24Ａを被除数Ｘｉを除
数Ｋに基づいて除算をする除算器と等価に機能させるこ
とができる。また、当該除算回路24Ａの場合も、従来例
の約１／２の基本セルに縮小することが可能となる。

【０１１７】これにより、映像信号ＳINのノイズ低減回
路に係わり、高速パイプライン方式を採用しない除算回
路24Ａではトランジスタ設置数が削減され、そのデジタ
ル信号処理装置の高集積化を図ることが可能となる。

【０１１８】なお、図12（ｂ）は、本発明の第４の実施
例に係るノイズ低減回路の他の構成例である。例えば、
除算回路24Ｂはデコーダ回路２43及び乗算器２44から成
り、デコーダ回路２43に任意の整数Ｋが供給されると、
デコードデータとして乗算定数Ａ_K が解読され、それが
デコーダ回路２43から乗算器２44に出力される。また、
乗算器２44では被除数Ｘｉに乗算定数Ａ_K が乗算され
る。

【０１１９】これにより、除算回路24Ｂを被除数Ｘｉを
除数Ｋに基づいて除算をする除算器と等価に機能させる
ことができ、デジタル信号処理装置の高集積化を図るこ
とが可能となる。

【０１２０】（５）第５の実施例の説明 図13（ａ），（ｂ）は、本発明の第５の実施例に係るノ
イズ低減回路の構成図であり、図14（ａ）はそのＲＯＭ
メモリ内容の説明図をそれぞれ示している。

【０１２１】なお、第２の実施例と異なるのは第５の実
施例では、単位ビット加算器２00がが取り外され、ＲＯ
Ｍ２51やデコード回路２54が任意の整数Ｋに基づいて乗
算定数ｍや桁合わせ定数ｔを出力するものである。

【０１２２】例えば、映像信号ＳINのノイズを低減する
ノイズ低減回路は、図13（ａ）において、１Ｈディレー
ライン19Ａ，乗算器19Ｂ，加算器19Ｃ除算回路25Ａから
成る。

【０１２３】すなわち、除算回路25Ａは除算手段２３の
他の一実施例であり、フィルタ処理された映像信号ＳIN
を被除数信号ＳXiとして、その除数Ｘｉを任意の整数Ｋ
に基づいて除算をするものである。例えば、除算回路25
Ｂは本発明の第２の除算器を構成するＲＯＭ２51，乗算
器２52及び桁合わせ回路２53から成る。

【０１２４】ＲＯＭ２51は定数出力手段１３の他の一実
施例であり、任意の整数（除数）Ｋに基づいて乗算定数
ｍ及び桁合わせ定数ｔを出力するものである。なお、図
14（ｂ）は、ＲＯＭ２51のメモリ内容であり、例えば、
任意の整数Ｋのアドレスに対して先のＡ_K ＝１／（１＋
Ｋ）の近似値としてＢ_K ＝ｍ／２^t を演算するための読
出データｍ＝１，１，８５，１，１３，２１…１７，１
を格納したメモリテーブルを示している。なお、その他
の構成，同じ名称，同じ記号については第２の実施例と
同様であるため、その説明を省略する。

【０１２５】このようにして、本発明の第５の実施例に
係るノイズ低減回路によれば、図13（ａ）に示すように
１Ｈディレーライン19Ａ，乗算器19Ｂ，加算器19Ｃ及び
除算回路25Ａが具備され、該除算回路25ＡがＲＯＭ２5
1，乗算器２52及び桁合わせ回路２53を主構成とする本
発明の第２の除算器から成る。

【０１２６】例えば、映像信号ＳINが任意の整数Ｋに基
づいてフィルタ処理され、そのフィルタ出力信号ＳXiが
本発明に係る除算回路25Ａに出力される。一方、任意の
整数Ｋが除算回路25Ａに出力される。

【０１２７】このため、除算回路25Ａによりフィルタ出
力信号ＳXiを被除数信号にして、また、任意の整数Ｋを
除数信号にして除算をすることにより、映像信号ＳINの
ノイズを低減する回路につき、第２の実施例に比べて単
位ビット加算器２00が省略され、当該装置を更にコンパ
クトに構成することが可能となる。ここで、除算回路25
Ａでは、例えば、ＲＯＭ２51にアドレスとして任意の整
数Ｋが指定されると、読出しデータとして乗算定数ｍ及
び桁合わせ定数ｔが読み出され、それがＲＯＭ２51から
乗算器２52に出力される。また、乗算器２52では被除数
Ｘｉに乗算定数ｍが乗算され、その乗算結果値となる被
桁合わせ数Ｚｉが桁合わせ回路２53に出力される。

【０１２８】このことから第２の実施例と同様に、除算
回路25Ａを被除数Ｘｉを除数Ｋに基づいて除算をする除
算器と等価に機能させることができる。また、当該除算
回路25Ａの場合も従来例の約１／２の基本セルに縮小す
ることが可能となる。

【０１２９】これにより、映像信号ＳINのノイズ低減回
路に係わり、高速パイプライン方式を採用しない除算回
路25Ａではトランジスタ設置数が削減され、そのデジタ
ル信号処理装置の高集積化を図ることが可能となる。

【０１３０】なお、図13（ｂ）は、本発明の第５の実施
例に係るノイズ低減回路の他の構成例である。例えば、
除算回路25Ｂはデコーダ回路２54，乗算器２55及び桁合
わせ回路２56から成り、デコーダ回路２54に任意の整数
Ｋが供給されると、デコードデータとして乗算定数ｍと
桁合わせ定数ｔとが解読され、それらがデコーダ回路２
54から乗算器２55及び桁合わせ回路２56に出力される。
また、乗算器２55では被除数Ｘｉに乗算定数ｍが乗算さ
れ、その乗算結果値となる被桁合わせ数Ｚｉが桁合わせ
回路２56に出力される。

【０１３１】これにより、除算回路25Ｂを被除数Ｘｉを
除数Ｋ＋１に基づいて除算をする除算器と等価に機能さ
せることができ、デジタル信号処理装置の高集積化を図
ることが可能となる。

【０１３２】（６）第６の実施例の説明 図15（ａ），（ｂ）は、本発明の第６の実施例に係る除
算器の応用したノイズ低減回路の構成図であり、図14
（ｂ）はそのＲＯＭメモリ内容の説明図をそれぞれ示し
ている。

【０１３３】なお、第３の実施例と異なるのは第６の実
施例では、単位ビット加算器２00が取り外され、任意の
整数Ｋの値に対して、先の近似値，Ｂ_K ＝ｍ／２^t の分
母の２^t を一律に統一したＣ_K ＝ｗ／２⁸ （先の表１参
照）を用いる構成である。

【０１３４】例えば、映像信号ＳINのノイズを低減する
ノイズ低減回路は、図15（ａ）において、１Ｈディレー
ライン19Ａ，乗算器19Ｂ，加算器19Ｃ除算回路23Ａから
成る。

【０１３５】すなわち、除算回路26Ａは除算手段２１の
他の一実施例であり、フィルタ処理された映像信号ＳIN
を被除数信号ＳXiとして、その除数Ｘｉを任意の整数Ｋ
に基づいて除算をするものである。例えば、除算回路26
Ｂは本発明の第３の除算器を構成するＲＯＭ２61，乗算
器２62及び桁合わせ回路２63から成る。

【０１３６】ＲＯＭ２61は定数出力手段１６の他の一実
施例であり、任意の整数Ｋ（除数）に基づいて乗算定数
ｗを出力するものである。なお、図14（ｂ）は、ＲＯＭ
２61のメモリ内容であり、例えば、任意の整数Ｋのアド
レスに対して先のＢ_K ＝ｍ／２^t の近似値として分母の
２^t を一律に統一したＣ_K ＝ｗ／２⁸ を演算するための
読出データｗ＝256 ，128 ，８５，６４，５２，４２…
１７，１６を格納したメモリテーブルを示している。な
お、その他の構成，同じ名称，同じ記号については第３
の実施例と同様であるため、その説明を省略する。

【０１３７】このようにして、本発明の第６の実施例に
係るノイズ低減回路によれば、図９（ａ）に示すように
１Ｈディレーライン19Ａ，乗算器19Ｂ，加算器19Ｃ及び
除算回路26Ａが具備され、該除算回路26ＡがＲＯＭ２6
1，乗算器２62及び桁合わせ回路２63を主構成とする本
発明の第３の除算器から成る。

【０１３８】例えば、映像信号ＳINが任意の整数Ｋに基
づいてフィルタ処理され、そのフィルタ出力信号ＳXiが
本発明に係る除算回路26Ａに出力される。一方、任意の
整数Ｋが除算回路26Ａに出力される。

【０１３９】このため、除算回路26Ａによりフィルタ出
力信号ＳXiを被除数信号にして、また、任意の整数Ｋを
除数信号にして除算をすることにより、映像信号ＳINの
ノイズを低減する回路につき、第３の実施例に比べて、
単位ビット加算器２00が省略され、当該装置を更にコン
パクトに構成することが可能となる。ここで、除算回路
26Ａでは、例えば、ＲＯＭ２61にアドレスとして任意の
整数Ｋが指定されると、読出しデータとして乗算定数ｗ
が読み出され、それがＲＯＭ２61から乗算器２62に出力
される。また、乗算器２62では被除数Ｘｉに乗算定数ｍ
が乗算され、その乗算結果値となる被桁合わせ数Ｚｉが
桁合わせ回路２63に出力される。

【０１４０】このことから、第３の実施例と同様に、除
算回路26Ａを被除数Ｘｉを除数Ｋに基づいて除算をする
除算器と等価に機能させることができる。また、当該除
算回路26Ａの場合も従来例の約１／２の基本セルに縮小
することが可能となる。

【０１４１】これにより、映像信号ＳINのノイズ低減回
路に係わり、高速パイプライン方式を採用しない除算回
路26Ａではトランジスタ設置数が削減され、そのデジタ
ル信号処理装置の高集積化を図ることが可能となる。

【０１４２】なお、図15（ｂ）は、本発明の第６の実施
例に係るノイズ低減回路の他の構成例である。例えば、
除算回路26Ｂはデコーダ回路２64，乗算器２65及び桁合
わせ回路２66から成り、デコーダ回路２64に任意の整数
Ｋが供給されると、デコードデータとして乗算定数ｗが
解読され、それらがデコーダ回路２64から乗算器２65に
出力される。また、乗算器２65では被除数Ｘｉに乗算定
数ｗが乗算され、その乗算結果値となる被桁合わせ数Ｚ
ｉが桁合わせ回路２66に出力される。

【０１４３】これにより、除算回路26Ｂを被除数Ｘｉを
除数Ｋに基づいて除算をする除算器と等価に機能させる
ことができ、デジタル信号処理装置の高集積化を図るこ
とが可能となる。

【０１４４】（７）第７の実施例の説明 図16（ａ）〜（ｃ）は、本発明の第７の実施例に係るデ
ジタル可変フィルタの構成図であり、図17は、本発明の
第７〜第10の実施例に係る入力レベル判定回路の構成図
である。また、図18（ａ），（ｂ）は、本発明の第７〜
第10の実施例に係る乗算回路の説明図であり、図19
（ａ），（ｂ）は、本発明の第７〜第10の実施例に係る
ＤＦＦ，全加算及び半加算回路の構成図である。なお、
図20は、本発明の各実施例に係るデジタルフィルタの構
成図であり、図21（ａ）〜（ｃ）は、本発明の第７の実
施例に係るデジタル可変フィルタの他の構成図をそれぞ
れ示している。

【０１４５】なお、第１〜第６の実施例と異なるのは第
７の実施例以下では、映像信号ＳINの可変フィルタ処理
をするものである。例えば、ＴＶ／ＶＴＲ信号や音声信
号等のフィルタ処理をするデジタル可変フィルタは、図
16（ａ）において、入力レベル判定回路７１，係数生成
回路７２，乗算回路７３及びデジタルフィルタ７４から
成る。

【０１４６】すなわち、入力レベル判定回路７１は入力
レベル判定手段２４の一実施例であり、映像信号ＳINの
レベル判定をするものである。例えば、入力レベル判定
回路７１は、図16（ｂ）において、遅延素子71Ａ及び減
算回路71Ｂから成る。具体的な回路例としては、図17に
示すように、８ビットの映像信号ＳIN（Ｉ１〜Ｉ８）の
入力レベルを基準クロックＣＫに基づいて判定する入力
レベル判定回路７１の場合、８つのＤ型フリップ・フロ
ップ（以下ＤＦＦという）回路から成る遅延素子71Ａ
と、８つのインバータＩＮ及び８つの１ビット全加算器
から成る。なお、図19（ａ）にＤＦＦ回路の回路例を示
し、図19（ｂ）に１ビット全加算器の回路例を示す。

【０１４７】係数生成回路７２は係数生成手段２５の一
実施例であり、映像信号ＳINのレベル判定結果ｘｉと定
数ｋとに基づいて任意の係数Ｋを生成するものである。
係数生成回路７２は図16（ｃ）において、除算回路72Ａ
から成り、例えば、本発明の第１〜第３の除算器から成
る。

【０１４８】乗算回路７３は演算手段２６の一実施例で
あり、映像信号ＳINと任意の整数Ｋとを乗算するもので
ある。例えば、図18（ａ）に示すように、８ビット（Ａ
０〜Ａ７）×４ビット（Ｍ０〜Ｍ３）を乗算する乗算回
路７３の場合には、図18（ｂ）に示すように、２１個の
全加算器ＦＡ及び７個の半加算器ＨＡから成る。なお、
図19（ｃ）に半加算器の回路例を示す。

【０１４９】また、図21（ａ）〜（ｃ）に示すように、
演算手段２６に係わり乗算回路７３に代えて加算回路７
５，除算回路７６又は減算回路７７により構成しても良
い。この場合、除算回路７６には、本発明の第１〜第３
の除算器を用いる。なお、従来例のような高速パイプラ
イン方式の除算器を用いても良い。

【０１５０】デジタルフィルタ７４はフィルタ手段２７
の一実施例であり、映像信号ＳINの乗算値Ｚｉのフィル
タ処理をするものである。例えば、デジタルフィルタ７
４は、図20に示すように、多ビットの映像信号ＳINを遅
延するｎ個の遅延素子74Ａと、その映像信号ＳINや遅延
値をｋｘ倍するｎ＋１個の乗算回路74Ｂと、ｋｘ倍に乗
算された演算値を加算する加算回路74Ｃと、加算された
演算値を除算する除算回路75Ｄから成る。

【０１５１】このようにして、本発明の第７の実施例に
係るデジタル可変フィルタによれば、図16（ａ）に示す
ように、入力レベル判定回路７１，係数生成回路７２，
乗算回路７３及びデジタルフィルタ７４が具備される。

【０１５２】例えば、映像信号ＳINが入力レベル判定回
路７１によりレベル判定されると、該映像信号ＳINのレ
ベル判定結果に基づいて任意の係数Ｋが係数生成回路７
２により生成され、その任意の係数Ｋが乗算回路７３に
出力される。一方、当該時刻の映像信号ＳINが乗算回路
７３に出力されると、映像信号ＳINと任意の整数Ｋとが
該乗算回路７３により乗算され、その乗算結果値（映像
信号ＳINの演算値）Ｚｉがデジタルフィルタ７４により
フィルタ処理される。

【０１５３】このため、レベル判定結果に基づいて可変
出力される任意の係数Ｋにより、当該フィルタの特性を
見かけ上，あたかも、数種類のデジタルフィルタが存在
しているように見せかける可変フィルタ特性にすること
が可能となる。このことから、ＴＶ／ＶＴＲ信号や音声
信号等のフィルタ処理に際し、更に、高忠実度のアナロ
グ信号を得るべく多種類のフィルタ特性の要求があった
場合であっても、従来例のように、フィルタ特性が異な
るｎ個のデジタルフィルタをＩＣチップ内に構成せずと
も、また、それぞれのデジタルフィルタを通過した映像
信号ＳINを選択する方法を採用せずとも、デジタル可変
フィルタを構成することが可能となる。

【０１５４】これにより、ＩＣチップ内に構成すべき、
デジタルフィルタの設置数が大幅に低減され、従来例に
比べて多種類のデジタルフィルタを構成するディレイ回
路や乗算回路の縮小化が図られ、当該デジタル可変フィ
ルタを応用したデジタル信号処理装置の高集積化を図る
ことが可能となる。なお、図21（ａ）〜（ｃ）に示すよ
うに、演算手段２６に係わり乗算回路７３に代えて加算
回路７５，除算回路７６又は減算回路７７により構成し
た場合にも、同様な効果が得られ、係数生成回路７２を
構成する除算回路等を本発明の第１〜第３の除算器によ
り構成することにより、一層デジタル可変フィルタの高
集積化を図ることが可能となる。

【０１５５】（８）第８の実施例の説明 図22（ａ）〜（ｄ）は、本発明の第８の実施例に係るデ
ジタル可変フィルタの構成図をそれぞれ示している。

【０１５６】なお、第７の実施例と異なるのは第８の実
施例では、入力レベル判定回路７１及び係数生成回路７
２に代えてデジタルフィルタ８１が設けられるものであ
る。例えば、ＴＶ／ＶＴＲ信号や音声信号等のフィルタ
処理をするデジタル可変フィルタは、図22（ａ）におい
て、デジタルフィルタ８１，加算回路８２及びデジタル
フィルタ８３から成る。

【０１５７】すなわち、デジタルフィルタ８１は第１の
フィルタ手段２８の一実施例であり、映像信号ＳINのフ
ィルタ処理をするものである。例えば、デジタルフィル
タ８１は第７の実施例と同様に、図20に示すような多ビ
ットの映像信号ＳINを遅延するｎ個の遅延素子74Ａと、
その映像信号ＳINや遅延値をｋｘ倍するｎ＋１個の乗算
回路74Ｂと、ｋｘ倍に乗算された演算値を加算する加算
回路74Ｃと、加算された演算値を除算する除算回路75Ｄ
から成る。ここで、除算回路75Ｄが本発明の第１〜第３
の除算器から構成される。

【０１５８】また、加算回路８２は演算手段２９の一実
施例であり、フィルタ出力信号ＳZiと映像信号ＳINとを
加算するものである。デジタルフィルタ８３は第２のフ
ィルタ手段３０の一実施例であり、映像信号ＳINの演算
（加算）値Ｚｉのフィルタ処理をするものである。例え
ば、デジタルフィルタ８３はデジタルフィルタ８１と同
様に、図20に示すような遅延素子74Ａ，ｎ＋１個の乗算
回路74Ｂ，加算回路74Ｃ及び除算回路75Ｄから成る。こ
こで、除算回路75Ｄが本発明の第１〜第３の除算器から
構成される。

【０１５９】このようにして、本発明の第８の実施例に
係るデジタル可変フィルタによれば、図22（ａ）に示す
ように、デジタルフィルタ８１，加算回路８２及びデジ
タルフィルタ８３が具備される。

【０１６０】例えば、映像信号ＳINがデジタルフィルタ
８１によりフィルタ処理され、それに基づくフィルタ出
力信号ＳZiが加算回路８２に出力される。一方、当該時
刻の映像信号ＳINが加算回路８２に出力されると、映像
信号ＳINとフィルタ出力信号ＳZiとが該加算回路８２に
より加算され、その加算値Ｚｉがデジタルフィルタ８３
によりフィルタ処理される。

【０１６１】このため、デジタルフィルタ８１から可変
出力されるフィルタ出力信号ＳZiに基づいて当該回路の
フィルタ特性を第７の実施例と同様に見かけ上，あたか
も、数種類のデジタルフィルタが存在しているように見
せかける可変フィルタ特性にすることが可能となる。

【０１６２】これにより、第７の実施例と同様に、従来
例に比べて少ないトランジスタ数によりデジタル可変フ
ィルタを構成することが可能となる。なお、図22（ｂ）
〜（ｄ）に示すように加算回路８２に代えて乗算回路８
４，除算回路８５又は減算回路８６により構成した場合
にも、同様な効果が得られ、この除算回路８５を本発明
の第１〜第３の除算器により構成することにより、一層
デジタル可変フィルタの高集積化を図ることが可能とな
る。

【０１６３】（９）第９の実施例の説明 図23（ａ）〜（ｄ）は、本発明の第９の実施例に係るデ
ジタル可変フィルタの構成図をそれぞれ示している。

【０１６４】なお、第７の実施例と異なるのは第９の実
施例では、デジタルフィルタ９３を除算回路９４の前段
に設けたものである。例えば、ＴＶ／ＶＴＲ信号や音声
信号等のフィルタ処理をするデジタル可変フィルタは、
図23（ａ）において、入力レベル判定回路９１，係数生
成回路９２，デジタルフィルタ９３及び除算回路９４か
ら成る。

【０１６５】すなわち、入力レベル判定回路９１は入力
レベル判定手段３１の一実施例であり、映像信号ＳINの
レベル判定をするものである。なお、入力レベル判定回
路９１の内部構成は、第７の実施例と同様である。

【０１６６】係数生成回路９２は係数生成手段３２の一
実施例であり、映像信号ＳINのレベル判定結果ｘｉと定
数ｋとに基づいて任意の係数Ｋを生成するものである。
なお、係数生成回路９２が第７の実施例と同様に、本発
明の第１〜第３の除算器から成る。

【０１６７】デジタルフィルタ９３はフィルタ手段３３
の一実施例であり、映像信号ＳINのフィルタ処理をし、
そのフィルタ出力信号ＳZiを乗算回路９４に出力するも
のである。なお、デジタルフィルタ９３は、第７の実施
例と同様に、図20に示すようにｎ個の遅延素子74Ａ，ｎ
＋１個の乗算回路74Ｂ，加算回路74Ｃ及び除算回路75Ｄ
から成る。ここで、除算回路75Ｄが本発明の第１〜第３
の除算器から構成される。

【０１６８】除算回路９４は演算手段３４の一実施例で
あり、フィルタ出力信号ＳZiに対しレベル判定結果に基
づく任意の整数Ｋを乗算するものである。なお、除算回
路９４は、図５，７，９（ａ），（ｂ）に示すようなＲ
ＯＭ，デコーダ回路や桁合わせ回路等から成る本発明の
第１〜第３の除算器により構成する。また、除算回路９
４には、従来例のような高速パイプライン方式の除算器
を用いても良い。

【０１６９】このようにして、本発明の第９の実施例に
係るデジタル可変フィルタによれば、図23（ａ）に示す
ように、入力レベル判定回路９１，係数生成回路９２，
デジタルフィルタ９３及び除算回路９４が具備される。

【０１７０】例えば、映像信号ＳINが入力レベル判定回
路９１によりレベル判定されると、該映像信号ＳINのレ
ベル判定結果に基づいて任意の係数Ｋが係数生成回路９
２により生成され、その任意の係数Ｋが除算回路９４に
出力される。一方、映像信号ＳINがデジタルフィルタ９
３によりフィルタ処理され、そのフィルタ出力信号ＳZi
が乗算回路９４に出力される。

【０１７１】このため、デジタルフィルタ９３から出力
されるフィルタ出力信号ＳZiを係数生成回路９２から可
変出力される任意の係数Ｋに基づいて除算回路９４によ
り除算することにより、当該装置のフィルタ特性を第
７，第８の実施例と同様に見かけ上，あたかも、数種類
のデジタルフィルタが存在しているように見せかける可
変フィルタ特性にすることが可能となる。

【０１７２】これにより、第７，第８の実施例と同様
に、従来例に比べて少ないトランジスタ数によりデジタ
ル可変フィルタを構成することが可能となる。なお、図
23（ｂ）〜（ｄ）に示すように除算回路９４に代えて乗
算回路９５，加算回路９６又は減算回路９７により構成
した場合にも、同様な効果が得られ、この係数生成回路
９２や除算回路９４を本発明の第１〜第３の除算回路に
より構成することにより、一層デジタル可変フィルタの
高集積化を図ることが可能となる。

【０１７３】（10）第10の実施例の説明 図24（ａ）〜（ｄ）は、本発明の第10の実施例に係るデ
ジタル可変フィルタの構成図をそれぞれ示している。

【０１７４】なお、第８，第９の実施例と異なるのは第
10の実施例では、先の入力レベル判定回路９１及び係数
生成回路９２に代えてデジタルフィルタ101 が設けられ
るものである。例えば、ＴＶ／ＶＴＲ信号や音声信号等
のフィルタ処理をするデジタル可変フィルタは、図24
（ａ）において、デジタルフィルタ101 ，102 及び減算
回路103 から成る。

【０１７５】すなわち、デジタルフィルタ101 は第１の
フィルタ手段３５の一実施例であり、任意のフィルタ特
性に基づいて映像信号ＳINのフィルタ処理をし、そのフ
ィルタ出力信号ＳZ1を減算回路103 にするものである。
例えば、デジタルフィルタ101 は第７の実施例と同様
に、図20に示すように、ｎ個の遅延素子74Ａ，ｎ＋１個
の乗算回路74Ｂ，加算回路74Ｃ及び除算回路75Ｄから成
る。ここで、除算回路75Ｄが本発明の第１〜第３の除算
器から構成される。

【０１７６】デジタルフィルタ102 は第２のフィルタ手
段３６の一実施例であり、他のフィルタ特性に基づいて
映像信号ＳINのフィルタ処理をし、そのフィルタ出力信
号ＳZ2を減算回路103 にするものである。例えば、デジ
タルフィルタ102 はデジタルフィルタ101 と同様に、図
20に示すような遅延素子74Ａ, ｎ＋１個の乗算回路74
Ｂ, 加算回路74Ｃ及び除算回路75Ｄから成る。ここで、
除算回路75Ｄが本発明の第１〜第３の除算器から構成さ
れる。また、減算回路103 は演算手段３７の一実施例で
あり、フィルタ出力信号ＳZiと映像信号ＳINとを減算す
るものである。なお、図21（ｂ）〜（ｃ）に示すよう
に、演算手段３７に係わり減算回路103 に代えて乗算回
路104 ，加算回路105 又は除算回路106 により構成して
も良い。この場合、除算回路106 には、本発明の第１〜
第３の除算器を用いる。

【０１７７】このようにして、本発明の第10の実施例に
係るデジタル可変フィルタによれば、図４（ｂ）に示す
ように、デジタルフィルタ101 ，102 及び減算回路103
が具備される。

【０１７８】例えば、映像信号ＳINが任意のフィルタ特
性に基づいてデジタルフィルタ101によりフィルタ処理
され、それに基づくフィルタ出力信号ＳZ1が減算回路10
3 に出力される。一方、映像信号ＳINが他のフィルタ特
性に基づいてフィルタ処理され、それに基づくフィルタ
出力信号ＳZ2が減算回路103 に出力される。

【０１７９】このため、デジタルフィルタ101 から可変
出力されるフィルタ出力信号ＳZ1とデジタルフィルタ10
2 から可変出力されるフィルタ出力信号ＳZ2とに基づい
て減算回路103 により減算処理をすることにより、当該
フィルタの特性を第７〜第９の実施例と同様に見かけ
上，あたかも、数種類のデジタルフィルタが存在してい
るように見せかける可変フィルタ特性にすることが可能
となる。

【０１８０】これにより、第７〜第９の実施例と同様
に、従来例に比べて少ないトランジスタ数によりデジタ
ル可変フィルタを構成することが可能となる。なお、図
24（ｂ）〜（ｄ）に示すように、減算回路103 に代えて
乗算回路104 ，加算回路105 又は除算回路106 により構
成した場合にも、同様な効果が得られ、この除算回路10
6 を本発明の第１〜第３の除算器により構成することに
より、一層デジタル可変フィルタの高集積化を図ること
が可能となる。

【０１８１】

【発明の効果】以上説明したように本発明の除算器によ
れば、定数出力手段及び乗算手段が具備され、該定数出
力手段が記憶回路又は論理回路から成る。

【０１８２】このため、定数出力手段に除数が供給され
ると乗算定数が出力され、これに基づいて、被除数に乗
算定数が乗算される。このことから、被除数を除数に基
づいて除算をする除算器と等価に機能させることができ
る。

【０１８３】また、本発明の他の除算器によれば定数出
力手段，乗算手段及び桁合わせ手段が具備され、該定数
出力手段が記憶回路又は論理回路から成る。このため、
定数出力手段に除数が供給されると、乗算定数及び桁合
わせ定数が出力され、これに基づいて被除数に乗算定数
が乗算され、その桁合わせ定数に基づいて、又は、固定
値に基づいて被桁合わせ数が桁合わせ手段により桁合わ
せされ、被除数を除数に基づいて除算をする除算器と等
価に機能させることができる。このことから、高速パイ
プライン方式を採用しない除算器を構成することがで
き、当該除算器を従来例の約１／２の基本セルに縮小す
ることが可能となる。

【０１８４】また、本発明のデジタル信号処理装置によ
れば、フィルタ手段，加算器及び除算手段が具備され、
該除算手段が本発明の除算器から成る。このため、除算
手段によりフィルタ出力信号を被除数信号にして、加算
値を除数信号にして除算をすることにより、被処理信号
のノイズを低減する回路につき、従来例に比べてコンパ
クトに構成することが可能となる。なお、加算器を省略
することで、更にコンパクト化が図られる。これによ
り、トランジスタ設置数が削減され、そのデジタル信号
処理装置の高集積化を図ることが可能となる。

【０１８５】また、本発明の他のデジタル信号処理装置
によれば、入力レベル判定手段，係数生成手段，演算手
段及びフィルタ手段が具備され、該演算手段が、乗算回
路，加算回路，除算回路又は減算回路から成る。

【０１８６】このため、レベル判定結果に基づいて可変
出力される任意の係数により、当該装置のフィルタ特性
を見かけ上，可変フィルタ特性にすることが可能とな
る。また、フィルタ手段を演算手段の前段に設けた場合
にも、フィルタ手段から出力されるフィルタ出力信号を
係数生成手段から可変出力される任意の係数に基づいて
演算手段により演算することにより、当該装置のフィル
タ特性を見かけ上，可変フィルタ特性にすることが可能
となる。

【０１８７】さらに、本発明の他のデジタル信号処理装
置によれば、第１のフィルタ手段，演算手段及び第２の
フィルタ手段が具備され、該演算手段が、乗算回路，加
算回路，除算回路又は減算回路から成る。

【０１８８】このため、第１のフィルタ手段から可変出
力されるフィルタ出力信号に基づいて当該装置のフィル
タ特性を見かけ上，可変フィルタ特性にすることが可能
となる。また、第１のフィルタ手段を演算手段の前段に
設けた場合にも、第１のフィルタ手段から可変出力され
るフィルタ出力信号と第２のフィルタ手段から可変出力
されるフィルタ出力信号とに基づいて演算処理をするこ
とにより、当該装置のフィルタ特性を見かけ上，可変フ
ィルタ特性にすることが可能となる。

【０１８９】このことから、ＴＶ／ＶＴＲ信号や音声信
号等のフィルタ処理に際し、更に、高忠実度のアナログ
信号を得るべく多種類のフィルタ特性の要求があった場
合に、従来例のようにフィルタ特性が異なるｎ個のデジ
タルフィルタをＩＣチップ内に構成せずとも、また、そ
れぞれのデジタルフィルタを通過した映像信号を選択す
る方法を採用せずとも、デジタル可変フィルタを構成す
ることが可能となる。

【０１９０】これにより、従来例に比べて少ないトラン
ジスタ数によりノイズ低減回路やデジタル可変フィルタ
等のデジタル信号処理装置を構成することでき、ＩＣチ
ップ内に構成すべき、デジタルフィルタ等の設置数の大
幅な削減化に寄与するところが大きい。

【図面の簡単な説明】

【図１】本発明に係る除算器の原理図である。

【図２】本発明に係るデジタル信号処理装置の原理図
（その１）である。

【図３】本発明に係るデジタル信号処理装置の原理図
（その２）である。

【図４】本発明に係るデジタル信号処理装置の原理図
（その３）である。

【図５】本発明の第１の実施例に係るノイズ低減回路の
構成図である。

【図６】本発明の第１，第２の実施例に係るＲＯＭメモ
リ内容の説明図である。

【図７】本発明の第２の実施例に係るノイズ低減回路の
構成図である。

【図８】本発明の第２の実施例に係る桁合わせ回路の構
成図である。

【図９】本発明の第３の実施例に係るノイズ低減回路の
構成図である。

【図10】本発明の第３の実施例に係る桁合わせ回路の構
成図である。

【図11】本発明の第３，第４の実施例に係るＲＯＭメモ
リ内容の説明図である。

【図12】本発明の第４の実施例に係るノイズ低減回路の
構成図である。

【図13】本発明の第５の実施例に係るノイズ低減回路の
構成図である。

【図14】本発明の第５，第６の実施例に係るＲＯＭメモ
リ内容の説明図である。

【図15】本発明の第６の実施例に係るノイズ低減回路の
構成図である。

【図16】本発明の第７の実施例に係るデジタル可変フィ
ルタの構成図である。

【図17】本発明の第７〜第10の実施例に係る入力レベル
判定回路の構成図である。

【図18】本発明の第７〜第10の実施例に係る乗算回路の
説明図である。

【図19】本発明の第７〜第10の実施例に係るＤＦＦ，全
加算及び半加算回路の構成図である。

【図20】本発明の各実施例に係るデジタルフィルタの構
成図である。

【図21】本発明の第７の実施例に係るデジタル可変フィ
ルタの他の構成図である。

【図22】本発明の第８の実施例に係るデジタル可変フィ
ルタの構成図である。

【図23】本発明の第９の実施例に係るデジタル可変フィ
ルタの構成図である。

【図24】本発明の第10の実施例に係るデジタル可変フィ
ルタの構成図である。

【図25】従来例に係るデジタル信号処理装置の説明図で
ある。

【図26】従来例に係る問題点を説明する除算器の構成図
である。

【符号の説明】

１１，１３，１６…定数出力手段、 １２，１４，１７…乗算手段、 １５，１８…桁合わせ手段、 １９，２２，２７，３３…フィルタ手段、 ２０…加算器、 ２１…除算手段、 ２４，３１…入力レベル判定手段、 ２５，３２…係数生成手段、 ２６，２９，３４，３７…演算手段、 ２８，３５…第１のフィルタ手段、 ３０，３６…第２のフィルタ手段、 Ｘｉ…被除数、 Ｋ又はＫ＋α…除数（又は任意の整数，加算値）、 Ａ，ｍ，ｗ…乗算定数、 ｔ…桁合わせ定数、 Ｚｉ…乗算値、 ＳIN…被処理信号、 Ｋ…任意の整数、 ＳXi…被除数信号、 ＳZi，ＳZ1，ＳZ2…フィルタ出力信号。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 馬場 浩志 鹿児島県薩摩郡入来町副田5950番地 株式 会社九州富士通エレクトロニクス内 (72)発明者 原 耕一 鹿児島県薩摩郡入来町副田5950番地 株式 会社九州富士通エレクトロニクス内

Claims (12)

【特許請求の範囲】
1. 【請求項１】 被除数（Ｘｉ）を除数（Ｋ又はＫ＋α）
   に基づいて除算をする除算器において、前記除数（Ｋ又
   はＫ＋α）に基づいて乗算定数（Ａ）を出力する定数出
   力手段（１１）と、前記被除数（Ｘｉ）に乗算定数
   （Ａ）を乗算する乗算手段（１２）とを具備することを
   特徴とする除算器。
2. 【請求項２】 被除数（Ｘｉ）を除数（Ｋ又はＫ＋α）
   に基づいて除算をする除算器において、前記除数（Ｋ又
   はＫ＋α）に基づいて乗算定数（ｍ）及び桁合わせ定数
   （ｔ）を出力する定数出力手段（１３）と、前記被除数
   （Ｘｉ）に乗算定数（ｍ）を乗算する乗算手段（１４）
   と、前記桁合わせ定数（ｔ）に基づいて乗算された被桁
   合わせ数（Ｚｉ）の桁合わせをする桁合わせ手段（１
   ５）とを具備することを特徴とする除算器。
3. 【請求項３】 被除数（Ｘｉ）を除数（Ｋ又はＫ＋α）
   に基づいて除算をする除算器において、前記除数（Ｋ又
   はＫ＋α）に基づいて乗算定数（ｗ）を出力する定数出
   力手段（１６）と、前記被除数（Ｘｉ）に乗算定数
   （ｗ）を乗算する乗算手段（１７）と、前記乗算された
   被桁合わせ数（Ｚｉ）の桁合わせをする桁合わせ手段
   （１８）とを具備することを特徴とする除算器。
4. 【請求項４】 請求項１〜請求項３記載の除算器におい
   て、前記定数出力手段（１１，１３，１６）が、記憶回
   路又は論理回路から成ることを特徴とする除算器。
5. 【請求項５】 被処理信号（ＳIN）と任意の整数（Ｋ）
   とに基づいてフィルタ処理をするフィルタ手段（１９）
   と、前記任意の整数（Ｋ）に「１」を加算する加算器
   （２０）と、前記フィルタ処理された被除数信号（ＳX
   i）を加算値（Ｋ＋１）に基づいて除算をする除算手段
   （２１）とを具備し、前記除算手段（２１）が、請求項
   １〜４記載の除算器から成ることを特徴とするデジタル
   信号処理装置。
6. 【請求項６】 被処理信号（ＳIN）と任意の整数（Ｋ）
   とに基づいてフィルタ処理をするフィルタ手段（２２）
   と、前記フィルタ処理された被除数信号（ＳXi）を加算
   値（Ｋ）に基づいて除算をする除算手段（２３）とを具
   備し、前記除算手段（２３）が、請求項１〜４記載の除
   算器から成ることを特徴とするデジタル信号処理装置。
7. 【請求項７】 被処理信号（ＳIN）のレベル判定をする
   入力レベル判定手段（２４）と、前記被処理信号（ＳI
   N）のレベル判定結果に基づいて任意の係数（Ｋ）を生
   成する係数生成手段（２５）と、前記被処理信号（ＳI
   N）と任意の整数（Ｋ）とを演算する演算手段（２６）
   と、前記被処理信号（ＳIN）の演算値（Ｚｉ）のフィル
   タ処理をするフィルタ手段（２７）とを具備し、前記演
   算手段（２６）が、乗算回路，加算回路，除算回路又は
   減算回路から成ることを特徴とするデジタル信号処理装
   置。
8. 【請求項８】 被処理信号（ＳIN）のフィルタ処理をす
   る第１のフィルタ手段（２８）と、前記フィルタ処理に
   基づく任意の整数（Ｋ）と被処理信号（ＳIN）とを演算
   する演算手段（２９）と、前記被処理信号（ＳIN）の演
   算値（Ｚｉ）のフィルタ処理をする第２のフィルタ手段
   （３０）とを具備し、前記演算手段（２９）が、乗算回
   路，加算回路，除算回路又は減算回路から成ることを特
   徴とするデジタル信号処理装置。
9. 【請求項９】 被処理信号（ＳIN）のレベル判定をする
   入力レベル判定手段（３１）と、前記被処理信号（ＳI
   N）のレベル判定結果に基づいて任意の係数（Ｋ）を生
   成する係数生成手段（３２）と、前記被処理信号（ＳI
   N）のフィルタ処理をするフィルタ手段（３３）と、前
   記フィルタ処理された被処理信号（ＳIN）に対しレベル
   判定結果に基づく任意の整数（Ｋ）を演算する演算手段
   （３４）とを具備し、前記演算手段（３４）が、乗算回
   路，加算回路，除算回路又は減算回路から成ることを特
   徴とするデジタル信号処理装置。
10. 【請求項10】 被処理信号（ＳIN）を任意のフィルタ特
    性に基づいてフィルタ処理する第１のフィルタ手段（３
    ５）と、前記被処理信号（ＳIN）を他のフィルタ特性に
    基づいてフィルタ処理をする第２のフィルタ手段（３
    ６）と、前記フィルタ処理された２つの被処理信号（Ｓ
    IN）を演算する演算手段（３７）とを具備し、前記演算
    手段（３７）が、乗算回路，加算回路，除算回路又は減
    算回路から成ることを特徴とするデジタル信号処理装
    置。
11. 【請求項11】 請求項７及び９記載のデジタル信号処理
    装置において、前記係数生成手段（２５，３２）が請求
    項１〜４記載の除算器から成ることを特徴とするデジタ
    ル信号処理装置。
12. 【請求項12】 請求項７〜10記載のデジタル信号処理装
    置において、前記演算手段（２６，２９，３４，３７）
    に係る除算回路が請求項１〜４記載の除算器から成るこ
    とを特徴とするデジタル信号処理装置。