JPH0619438A - メモリ制御装置 - Google Patents
メモリ制御装置Info
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- JPH0619438A JPH0619438A JP17845292A JP17845292A JPH0619438A JP H0619438 A JPH0619438 A JP H0619438A JP 17845292 A JP17845292 A JP 17845292A JP 17845292 A JP17845292 A JP 17845292A JP H0619438 A JPH0619438 A JP H0619438A
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- Japan
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- memories
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Abstract
(57)【要約】
【目的】本発明の目的は特に表示処理用の複数のワーク
メモリを独立かつ並列に制御するメモリ制御装置におい
て、機能的互換を損なうことなく、ワークメモリ数の増
減を容易に実現することにある。 【構成】表示処理用の複数のメモリを独立かつ並列に制
御するメモリ制御装置において、フラグレジスタ６のス
テータス情報に基づいて、描画データ書込み回路３、イ
メージデータ読出し／転送回路４、ワークメモリ消去回
路５のそれぞれは、切換え回路２により制御されて、対
応するワークメモリＭ１−Ｍ３に対して書込み、読出
し、消去の各動作を実行することになる。
メモリを独立かつ並列に制御するメモリ制御装置におい
て、機能的互換を損なうことなく、ワークメモリ数の増
減を容易に実現することにある。 【構成】表示処理用の複数のメモリを独立かつ並列に制
御するメモリ制御装置において、フラグレジスタ６のス
テータス情報に基づいて、描画データ書込み回路３、イ
メージデータ読出し／転送回路４、ワークメモリ消去回
路５のそれぞれは、切換え回路２により制御されて、対
応するワークメモリＭ１−Ｍ３に対して書込み、読出
し、消去の各動作を実行することになる。
Description
【０００１】
【産業上の利用分野】本発明は、特に文字または図形等
のイメージデータを生成するためのワークメモリの動作
制御を行なうメモリ制御装置に関する。
のイメージデータを生成するためのワークメモリの動作
制御を行なうメモリ制御装置に関する。
【０００２】
【従来の技術】従来、パーソナルコンピュータやワード
プロセッサ等のデータ処理装置では、文字や図形を表示
するために、文字または図形に対応するイメージデータ
（ビットパターンデータ）を展開し生成するためのワー
クメモリ（バッファメモリ）が設けられている。
プロセッサ等のデータ処理装置では、文字や図形を表示
するために、文字または図形に対応するイメージデータ
（ビットパターンデータ）を展開し生成するためのワー
クメモリ（バッファメモリ）が設けられている。
【０００３】イメージデータの表示処理では、ワークメ
モリにより生成されたイメージデータを表示メモリ（Ｖ
ＲＡＭ）に展開し、この表示メモリからのデータに基づ
いてディスプレイの画面に文字等が表示される。表示メ
モリは画面の解像度と表示サイズにより記憶容量が決定
されている．
モリにより生成されたイメージデータを表示メモリ（Ｖ
ＲＡＭ）に展開し、この表示メモリからのデータに基づ
いてディスプレイの画面に文字等が表示される。表示メ
モリは画面の解像度と表示サイズにより記憶容量が決定
されている．
【０００４】イメージデータの表示処理に使用されるワ
ークメモリは、他の処理に使用されるワークメモリと比
較して、２次元データを扱うために大容量の記憶量が必
要である。さらに、表示処理の高速化のために、高速ア
クセスのメモリが要求される。
ークメモリは、他の処理に使用されるワークメモリと比
較して、２次元データを扱うために大容量の記憶量が必
要である。さらに、表示処理の高速化のために、高速ア
クセスのメモリが要求される。
【０００５】このような大容量および高速化の要求を満
足するために、複数のワークメモリを使用して独立かつ
並列にアクセスする方式がある。例えば、ワークメモリ
Ａ，Ｂを用意して、ワークメモリＡに書込み動作中に、
ワークメモリＢからの読出し動作を行なう方式である。
足するために、複数のワークメモリを使用して独立かつ
並列にアクセスする方式がある。例えば、ワークメモリ
Ａ，Ｂを用意して、ワークメモリＡに書込み動作中に、
ワークメモリＢからの読出し動作を行なう方式である。
【０００６】このような並列メモリ制御方式において、
予め用意した複数のワークメモリをバスにより接続して
システムを構成した場合に、従来ではワークメモリ数の
増減を図ることは困難であった。例えばワークメモリ数
を減少させるには、物理的なメモリ空間やバス幅を縮小
するため、描画エリア，画像の階調・色・解像度等が減
少することになる。このため、ワークメモリの個数の増
減により、システムの機能的互換が失われることにな
る。
予め用意した複数のワークメモリをバスにより接続して
システムを構成した場合に、従来ではワークメモリ数の
増減を図ることは困難であった。例えばワークメモリ数
を減少させるには、物理的なメモリ空間やバス幅を縮小
するため、描画エリア，画像の階調・色・解像度等が減
少することになる。このため、ワークメモリの個数の増
減により、システムの機能的互換が失われることにな
る。
【０００７】機能互換を維持すると共に、ワークメモリ
数を減少させるには、メモリ制御回路を構成するＩＣ論
理回路の変更を必要とするが、ハードウエアであるＩＣ
論理回路を変更するのは容易ではない。また、ソフトウ
エアの変更により対処する場合でも、システムが大規模
であれば、プログラムの変更は容易ではない。
数を減少させるには、メモリ制御回路を構成するＩＣ論
理回路の変更を必要とするが、ハードウエアであるＩＣ
論理回路を変更するのは容易ではない。また、ソフトウ
エアの変更により対処する場合でも、システムが大規模
であれば、プログラムの変更は容易ではない。
【０００８】
【発明が解決しようとする課題】複数のワークメモリを
使用した並列メモリ制御方式により、表示処理に必要な
イメージデータを生成する場合に、機能互換を維持する
と共に、ワークメモリ数の増減を図ることは、実際上は
不可能であった。
使用した並列メモリ制御方式により、表示処理に必要な
イメージデータを生成する場合に、機能互換を維持する
と共に、ワークメモリ数の増減を図ることは、実際上は
不可能であった。
【０００９】本発明の目的は、特に表示処理用の複数の
ワークメモリを独立かつ並列に制御するメモリ制御装置
において、機能的互換を損なうことなく、ワークメモリ
数の増減を容易に実現することにある。
ワークメモリを独立かつ並列に制御するメモリ制御装置
において、機能的互換を損なうことなく、ワークメモリ
数の増減を容易に実現することにある。
【００１０】
【課題を解決するための手段】本発明は、特に表示処理
用の複数のメモリを独立かつ並列に制御するメモリ制御
装置において、各メモリのメモリのそれぞれとデータ交
換を行なうためのデータバス手段、各メモリの書込み、
読出しのステータス情報を保持するステータスレジスタ
手段および各メモリに対して書込み動作および読出し動
作をそれぞれ独立かつ並列に実行するメモリ処理手段を
備えた装置である。
用の複数のメモリを独立かつ並列に制御するメモリ制御
装置において、各メモリのメモリのそれぞれとデータ交
換を行なうためのデータバス手段、各メモリの書込み、
読出しのステータス情報を保持するステータスレジスタ
手段および各メモリに対して書込み動作および読出し動
作をそれぞれ独立かつ並列に実行するメモリ処理手段を
備えた装置である。
【００１１】
【作用】本発明では、メモリ処理手段はステータスレジ
スタ手段に保持された書き込み、読出し、消去のステー
タス情報に基づいて、各メモリに対して書込み動作およ
び読出し動作をそれぞれ独立かつ並列に実行する。
スタ手段に保持された書き込み、読出し、消去のステー
タス情報に基づいて、各メモリに対して書込み動作およ
び読出し動作をそれぞれ独立かつ並列に実行する。
【００１２】
【実施例】以下図面を参照して本発明の実施例を説明す
る。
る。
【００１３】図１は同実施例に係わるメモリ制御装置の
要部を示すブロック図である。本装置は、集積回路から
なるメモリ制御回路１、制御対象である複数のワークメ
モリＭ１−Ｍ３およびジャンパスイッチ８を有する。ワ
ークメモリＭ１−Ｍ３は、それぞれ独立した表示処理用
メモリであり、例えばアウトライン・フォント等のイメ
ージデータを生成するためのバッファメモリである。ワ
ークメモリＭ１−Ｍ３はデータバス９ａ〜９ｃにより、
メモリ制御回路１に着脱自在に接続される。ワークメモ
リＭ１−Ｍ３は高速アクセスのＳＲＡＭ（スタティック
ＲＡＭ）からなる。
要部を示すブロック図である。本装置は、集積回路から
なるメモリ制御回路１、制御対象である複数のワークメ
モリＭ１−Ｍ３およびジャンパスイッチ８を有する。ワ
ークメモリＭ１−Ｍ３は、それぞれ独立した表示処理用
メモリであり、例えばアウトライン・フォント等のイメ
ージデータを生成するためのバッファメモリである。ワ
ークメモリＭ１−Ｍ３はデータバス９ａ〜９ｃにより、
メモリ制御回路１に着脱自在に接続される。ワークメモ
リＭ１−Ｍ３は高速アクセスのＳＲＡＭ（スタティック
ＲＡＭ）からなる。
【００１４】メモリ制御回路１は、切換え回路２、描画
データ書込み回路３、イメージデータ読出し／転送回路
４、ワークメモリ消去回路５、フラグレジスタ６および
ワークメモリ初期化シーケンサ７を有する。切換え回路
２は、書込み動作、読出し動作および消去動作の処理を
実行する各回路３〜５が、ワークメモリＭ１−Ｍ３のそ
れぞれをアクセスするための切換え動作を実行する。切
換え回路２は、具体的には高速動作のセレクタをマトリ
クス構成した回路からなる。
データ書込み回路３、イメージデータ読出し／転送回路
４、ワークメモリ消去回路５、フラグレジスタ６および
ワークメモリ初期化シーケンサ７を有する。切換え回路
２は、書込み動作、読出し動作および消去動作の処理を
実行する各回路３〜５が、ワークメモリＭ１−Ｍ３のそ
れぞれをアクセスするための切換え動作を実行する。切
換え回路２は、具体的には高速動作のセレクタをマトリ
クス構成した回路からなる。
【００１５】描画データ書込み回路３は、ワークメモリ
Ｍ１−Ｍ３に対してイメージデータ（ドットデータ）を
描画するための書込み動作を実行する回路である。実際
には、描画データ書込み回路３はリード・モディファイ
・ライト動作（読出し直後に変更のための書込みを行な
う動作）を実行する。イメージデータ読出し／転送回路
４は、ワークメモリＭ１−Ｍ３からイメージデータを読
出し、図示しない表示コントローラに転送するための回
路である。イメージデータ読出し／転送回路４は、例え
ばアウトライン・フォントのイメージデータに対して塗
潰し処理を実行する機能を有する。ワークメモリ消去回
路５は、初期時またはイメージデータの読出し動作の終
了後に、ワークメモリＭ１−Ｍ３の記憶データを消去
（０クリア）する回路である。ワークメモリ消去回路５
は、オーバーライトを実行して、記憶データを消去する
回路でもよい。
Ｍ１−Ｍ３に対してイメージデータ（ドットデータ）を
描画するための書込み動作を実行する回路である。実際
には、描画データ書込み回路３はリード・モディファイ
・ライト動作（読出し直後に変更のための書込みを行な
う動作）を実行する。イメージデータ読出し／転送回路
４は、ワークメモリＭ１−Ｍ３からイメージデータを読
出し、図示しない表示コントローラに転送するための回
路である。イメージデータ読出し／転送回路４は、例え
ばアウトライン・フォントのイメージデータに対して塗
潰し処理を実行する機能を有する。ワークメモリ消去回
路５は、初期時またはイメージデータの読出し動作の終
了後に、ワークメモリＭ１−Ｍ３の記憶データを消去
（０クリア）する回路である。ワークメモリ消去回路５
は、オーバーライトを実行して、記憶データを消去する
回路でもよい。
【００１６】フラグレジスタ６は、ワークメモリＭ１−
Ｍ３のそれぞれに対応するレジスタ群からなり、各メモ
リＭ１−Ｍ３の書込み、読出し、消去、メモリ使用禁止
のステータス情報を保持する。具体的には、各フラグレ
ジスタ６は、図３（Ａ）に示すように、ステータス情報
を保持するステータスレジスタ６ａおよび描画エリアの
サイズを設定するＸ方向サイズレジスタ６ｂ，Ｙ方向サ
イズレジスタ６ｃからなる。
Ｍ３のそれぞれに対応するレジスタ群からなり、各メモ
リＭ１−Ｍ３の書込み、読出し、消去、メモリ使用禁止
のステータス情報を保持する。具体的には、各フラグレ
ジスタ６は、図３（Ａ）に示すように、ステータス情報
を保持するステータスレジスタ６ａおよび描画エリアの
サイズを設定するＸ方向サイズレジスタ６ｂ，Ｙ方向サ
イズレジスタ６ｃからなる。
【００１７】ワークメモリ初期化シーケンサ７は、ジャ
ンパスイッチ８の設定情報（接続／非接続の指定情報）
に基づいて、電源投入直後の初期時にワークメモリＭ１
−Ｍ３のステータスを設定するための回路である。即
ち、ワークメモリ初期化シーケンサ７は、ワークメモリ
Ｍ１−Ｍ３が非接続状態であれば、そのメモリ対応する
フラグレジスタ６の使用禁止のステータス情報をそのま
ま維持し、接続状態であればステータス情報を消去のス
テータス情報（消去待ち）に書換える。ジャンパスイッ
チ８は、ワークメモリＭ１−Ｍ３のそれぞれに対応する
接続／非接続の設定用スイッチ８ａ，８ｂ，８ｃからな
る。次に、同実施例の動作を説明する。
ンパスイッチ８の設定情報（接続／非接続の指定情報）
に基づいて、電源投入直後の初期時にワークメモリＭ１
−Ｍ３のステータスを設定するための回路である。即
ち、ワークメモリ初期化シーケンサ７は、ワークメモリ
Ｍ１−Ｍ３が非接続状態であれば、そのメモリ対応する
フラグレジスタ６の使用禁止のステータス情報をそのま
ま維持し、接続状態であればステータス情報を消去のス
テータス情報（消去待ち）に書換える。ジャンパスイッ
チ８は、ワークメモリＭ１−Ｍ３のそれぞれに対応する
接続／非接続の設定用スイッチ８ａ，８ｂ，８ｃからな
る。次に、同実施例の動作を説明する。
【００１８】まず、フラグレジスタ６では、ワークメモ
リＭ１−Ｍ３に対応する各ステータスレジスタ６ａは、
図３（Ｂ）の状態遷移図に示すように、メモリ使用禁
止、消去待ち、読出し待ち、書込み待ちの各ステータス
情報を保持する。初期時には、ステータスレジスタ６ａ
はメモリ使用禁止のステータス情報がセットされてい
る。また、Ｘ方向サイズレジスタ６ｂおよびＹ方向サイ
ズレジスタ６ｃには、各メモリＭ１−Ｍ３の最大限のサ
イズ情報が設定されている。
リＭ１−Ｍ３に対応する各ステータスレジスタ６ａは、
図３（Ｂ）の状態遷移図に示すように、メモリ使用禁
止、消去待ち、読出し待ち、書込み待ちの各ステータス
情報を保持する。初期時には、ステータスレジスタ６ａ
はメモリ使用禁止のステータス情報がセットされてい
る。また、Ｘ方向サイズレジスタ６ｂおよびＹ方向サイ
ズレジスタ６ｃには、各メモリＭ１−Ｍ３の最大限のサ
イズ情報が設定されている。
【００１９】電源投入直後の初期時に、ワークメモリ初
期化シーケンサ７はジャンパスイッチ８の各スイッチ８
ａ，８ｂ，８ｃの設定状態に基づいて、ワークメモリＭ
１−Ｍ３の接続／非接続の状態を検出する。非接続の状
態であれば、ワークメモリ初期化シーケンサ７はメモリ
の使用禁止のステータス情報をそのまま維持する（状態
Ｓ１）。一方、接続の状態であれば、ワークメモリ初期
化シーケンサ７は消去のステータス情報（消去待ち）に
書換える（状態Ｓ２）。
期化シーケンサ７はジャンパスイッチ８の各スイッチ８
ａ，８ｂ，８ｃの設定状態に基づいて、ワークメモリＭ
１−Ｍ３の接続／非接続の状態を検出する。非接続の状
態であれば、ワークメモリ初期化シーケンサ７はメモリ
の使用禁止のステータス情報をそのまま維持する（状態
Ｓ１）。一方、接続の状態であれば、ワークメモリ初期
化シーケンサ７は消去のステータス情報（消去待ち）に
書換える（状態Ｓ２）。
【００２０】ワークメモリ消去回路５は、ステータスレ
ジスタ６ａのステータス情報から消去待ちを認識する
と、該当するワークメモリＭ１−Ｍ３の記憶データを消
去（０クリア）する。これにより、ワークメモリＭ１−
Ｍ３の初期化が完了することになる。
ジスタ６ａのステータス情報から消去待ちを認識する
と、該当するワークメモリＭ１−Ｍ３の記憶データを消
去（０クリア）する。これにより、ワークメモリＭ１−
Ｍ３の初期化が完了することになる。
【００２１】ステータスレジスタ６ａは、初期化が終了
すると、ワークメモリ消去回路５により書込みのステー
タス情報がセットされる（状態Ｓ３）。描画データ書込
み回路３は、ステータスレジスタ６ａのステータス情報
から書込み待ちを認識すると、該当するワークメモリＭ
１−Ｍ３に対してイメージデータの書込み動作を実行す
る。即ち、描画データ書込み回路３は、例えばアウトラ
イン・フォントの輪郭（ドットデータ）を描画する処理
を実行する。このとき、描画データ書込み回路３は、Ｘ
方向サイズレジスタ６ｂおよびＹ方向サイズレジスタ６
ｃに対して、Ｘ方向およびＹ方向の描画サイズを書込
む。
すると、ワークメモリ消去回路５により書込みのステー
タス情報がセットされる（状態Ｓ３）。描画データ書込
み回路３は、ステータスレジスタ６ａのステータス情報
から書込み待ちを認識すると、該当するワークメモリＭ
１−Ｍ３に対してイメージデータの書込み動作を実行す
る。即ち、描画データ書込み回路３は、例えばアウトラ
イン・フォントの輪郭（ドットデータ）を描画する処理
を実行する。このとき、描画データ書込み回路３は、Ｘ
方向サイズレジスタ６ｂおよびＹ方向サイズレジスタ６
ｃに対して、Ｘ方向およびＹ方向の描画サイズを書込
む。
【００２２】書込み動作が終了すると、ステータスレジ
スタ６ａは描画データ書込み回路３により、読出しのス
テータス情報がセットされる（状態Ｓ４）。イメージデ
ータ読出し／転送回路４は、ステータスレジスタ６ａの
ステータス情報から読出し待ちを認識すると、該当する
ワークメモリＭ１−Ｍ３からイメージデータを読出す。
このとき、イメージデータ読出し／転送回路４は、サイ
ズレジスタ６ｂ，６ｃにより指示される範囲のイメージ
データを読出し、塗潰し処理を実行しながら表示コント
ローラ（図示せず）に転送する。表示コントローラは、
転送されたイメージデータ（例えばアウトライン・フォ
ントデータ）をビデオメモリ（ＶＲＡＭ）に展開するこ
とになる。
スタ６ａは描画データ書込み回路３により、読出しのス
テータス情報がセットされる（状態Ｓ４）。イメージデ
ータ読出し／転送回路４は、ステータスレジスタ６ａの
ステータス情報から読出し待ちを認識すると、該当する
ワークメモリＭ１−Ｍ３からイメージデータを読出す。
このとき、イメージデータ読出し／転送回路４は、サイ
ズレジスタ６ｂ，６ｃにより指示される範囲のイメージ
データを読出し、塗潰し処理を実行しながら表示コント
ローラ（図示せず）に転送する。表示コントローラは、
転送されたイメージデータ（例えばアウトライン・フォ
ントデータ）をビデオメモリ（ＶＲＡＭ）に展開するこ
とになる。
【００２３】読出し動作が終了すると、ステータスレジ
スタ６ａはイメージデータ読出し／転送回路４により、
消去待ちのステータス情報がセットされる。ワークメモ
リ消去回路５は、消去待ちのステータス情報に応じて、
読出し動作が終了したワークメモリＭ１−Ｍ３を消去す
る。
スタ６ａはイメージデータ読出し／転送回路４により、
消去待ちのステータス情報がセットされる。ワークメモ
リ消去回路５は、消去待ちのステータス情報に応じて、
読出し動作が終了したワークメモリＭ１−Ｍ３を消去す
る。
【００２４】ここで、フラグレジスタ６のステータス情
報に基づいて、描画データ書込み回路３、イメージデー
タ読出し／転送回路４、ワークメモリ消去回路５のそれ
ぞれは、切換え回路２により制御されて、対応するワー
クメモリＭ１−Ｍ３に対して書込み、読出し、消去の各
動作を実行することになる。即ち、切換え回路２は、ス
テータス情報に基づいた書込み、読出し、消去の各動作
モードに応じて、ワークメモリＭ１−Ｍ３をアクセスす
るためのデータ、アドレスおよび制御信号を切換える動
作を実行する。
報に基づいて、描画データ書込み回路３、イメージデー
タ読出し／転送回路４、ワークメモリ消去回路５のそれ
ぞれは、切換え回路２により制御されて、対応するワー
クメモリＭ１−Ｍ３に対して書込み、読出し、消去の各
動作を実行することになる。即ち、切換え回路２は、ス
テータス情報に基づいた書込み、読出し、消去の各動作
モードに応じて、ワークメモリＭ１−Ｍ３をアクセスす
るためのデータ、アドレスおよび制御信号を切換える動
作を実行する。
【００２５】このようにして、メモリ制御回路１は、接
続されたワークメモリＭ１−Ｍ３に対して、図２（Ａ）
に示すように、書込み、読出し、消去の各動作を時分割
的に並列して実行する。したがって、ワークメモリＭ１
−Ｍ３はそれぞれ、独立して並列にイメージデータの書
込み処理、読出し処理および消去処理が行なわれること
になる。
続されたワークメモリＭ１−Ｍ３に対して、図２（Ａ）
に示すように、書込み、読出し、消去の各動作を時分割
的に並列して実行する。したがって、ワークメモリＭ１
−Ｍ３はそれぞれ、独立して並列にイメージデータの書
込み処理、読出し処理および消去処理が行なわれること
になる。
【００２６】ここで、例えばワークメモリＭ３が非接続
となり、ワークメモリ数が減少させた場合に、前記のよ
うに、ワークメモリ初期化シーケンサ７により、ワーク
メモリＭ３に対応するフラグレジスタ６にはメモリ使用
禁止のステータス情報がセットされることになる。した
がって、描画データ書込み回路３、イメージデータ読出
し／転送回路４、ワークメモリ消去回路５のそれぞれ
は、ワークメモリＭ３を除くワークメモリＭ１，Ｍ２に
対して書込み、読出し、消去の各動作を実行することに
なる。これにより、図２（Ｂ）に示すように、接続され
たワークメモリＭ１，Ｍ２のみが、独立して並列にイメ
ージデータの書込み処理、読出し処理および消去処理が
行なわれることになる。
となり、ワークメモリ数が減少させた場合に、前記のよ
うに、ワークメモリ初期化シーケンサ７により、ワーク
メモリＭ３に対応するフラグレジスタ６にはメモリ使用
禁止のステータス情報がセットされることになる。した
がって、描画データ書込み回路３、イメージデータ読出
し／転送回路４、ワークメモリ消去回路５のそれぞれ
は、ワークメモリＭ３を除くワークメモリＭ１，Ｍ２に
対して書込み、読出し、消去の各動作を実行することに
なる。これにより、図２（Ｂ）に示すように、接続され
たワークメモリＭ１，Ｍ２のみが、独立して並列にイメ
ージデータの書込み処理、読出し処理および消去処理が
行なわれることになる。
【００２７】
【発明の効果】以上詳述したように本発明によれば、特
に表示処理用の複数のワークメモリを独立かつ並列に制
御するメモリ制御装置において、物理的なメモリ空間や
バス幅を縮小するようなハードウエア的変更を行なうこ
となく、ワークメモリ数の増減を図ることができる。し
たがって、結果的に機能互換を損なうことなく、ワーク
メモリ数の増減を実現し、特に大容量かつ高速アクセス
の表示処理用のメモリシステムの構築を図ることが可能
となる。
に表示処理用の複数のワークメモリを独立かつ並列に制
御するメモリ制御装置において、物理的なメモリ空間や
バス幅を縮小するようなハードウエア的変更を行なうこ
となく、ワークメモリ数の増減を図ることができる。し
たがって、結果的に機能互換を損なうことなく、ワーク
メモリ数の増減を実現し、特に大容量かつ高速アクセス
の表示処理用のメモリシステムの構築を図ることが可能
となる。
【図１】本発明の実施例に係わるメモリ制御装置の構成
を示すブロック図。
を示すブロック図。
【図２】同実施例の動作を説明するための概念図。
【図３】同実施例に係わるフラグレジスタの構成を説明
するための概念図。
するための概念図。
１…メモリ制御回路、２…切換え回路、３…描画データ
書込み回路、４…イメージデータ読出し／転送回路、５
…ワークメモリ消去回路、６…フラグレジスタ、Ｍ１−
Ｍ３…ワークメモリ。
書込み回路、４…イメージデータ読出し／転送回路、５
…ワークメモリ消去回路、６…フラグレジスタ、Ｍ１−
Ｍ３…ワークメモリ。
Claims (2)
- 【請求項１】 複数のメモリのそれぞれとデータ交換を
行なうためのデータバス手段と、 前記各メモリの書き込み、読出しの各ステータス情報を
保持するステータスレジスタ手段と、 このステータスレジスタ手段に保持されたステータス情
報に基づいて前記各メモリに対して書込み動作および読
出し動作をそれぞれ独立かつ並列に実行するメモリ処理
手段とを具備したことを特徴とするメモリ制御装置。 - 【請求項２】 複数のメモリをそれぞれ着脱自在に接続
し、前記各メモリのそれぞれとデータ交換を行なうため
のデータバス手段と、 このデータバス手段に前記各メモリのそれぞれが接続さ
れているか否かを検出するための検出手段と、 前記各メモリの書き込み、読出しおよび前記検出手段に
よる検出結果の各ステータス情報を保持するステータス
レジスタ手段と、 このステータスレジスタ手段に保持されたステータス情
報に基づいて前記各メモリに対して書込み動作および読
出し動作をそれぞれ独立かつ並列に実行するメモリ処理
手段と前記ステータスレジスタ手段の前記検出結果に基
づいて前記各メモリと前記メモリ処理手段との切換え制
御を行なう切換え手段とを具備したことを特徴とするメ
モリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17845292A JPH0619438A (ja) | 1992-07-06 | 1992-07-06 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17845292A JPH0619438A (ja) | 1992-07-06 | 1992-07-06 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0619438A true JPH0619438A (ja) | 1994-01-28 |
Family
ID=16048767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17845292A Pending JPH0619438A (ja) | 1992-07-06 | 1992-07-06 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0619438A (ja) |
-
1992
- 1992-07-06 JP JP17845292A patent/JPH0619438A/ja active Pending
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