JPH06178552A - パワーデバイスの制御回路、レベルシフト回路及び半導体集積回路装置 - Google Patents
パワーデバイスの制御回路、レベルシフト回路及び半導体集積回路装置Info
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- JPH06178552A JPH06178552A JP4330448A JP33044892A JPH06178552A JP H06178552 A JPH06178552 A JP H06178552A JP 4330448 A JP4330448 A JP 4330448A JP 33044892 A JP33044892 A JP 33044892A JP H06178552 A JPH06178552 A JP H06178552A
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Abstract
(57)【要約】
【目的】 制御電圧の充電時間を考慮して制御入力信号
を設定する必要がなく、パワーデバイスを強制的にオフ
状態にした異常状態の原因を正確に認識することができ
るパワーデバイスの制御回路を得る。 【構成】 ＯＣ異常検出回路４は、過電流検出信号Ｓ
Ｏ′に基づき、過電流異常信号ＦＯＯＣを第１の外部出
力端子Ｐ３から出力する。ＵＶ異常検出回路３は、入力
信号ＶIN１及び制御電圧低下検出信号ＳＭに基づき、制
御電圧異常低下信号ＦＯＵＶを第２の外部出力端子Ｐ４
から出力するとともに、制御電圧異常低下信号ＦＯＵＶ
が異常を指示する場合、微小遅延時間経過後、ターンオ
ンパルスをＯＲゲートＧ２を介してレベルシフト回路Ｌ
ONに出力する。 【効果】 制御入力信号の制約がなくなるとともに、第
１及び第２の外部出力端子より得られる信号に基づき、
異常状態の原因を正確に認識することができる。
を設定する必要がなく、パワーデバイスを強制的にオフ
状態にした異常状態の原因を正確に認識することができ
るパワーデバイスの制御回路を得る。 【構成】 ＯＣ異常検出回路４は、過電流検出信号Ｓ
Ｏ′に基づき、過電流異常信号ＦＯＯＣを第１の外部出
力端子Ｐ３から出力する。ＵＶ異常検出回路３は、入力
信号ＶIN１及び制御電圧低下検出信号ＳＭに基づき、制
御電圧異常低下信号ＦＯＵＶを第２の外部出力端子Ｐ４
から出力するとともに、制御電圧異常低下信号ＦＯＵＶ
が異常を指示する場合、微小遅延時間経過後、ターンオ
ンパルスをＯＲゲートＧ２を介してレベルシフト回路Ｌ
ONに出力する。 【効果】 制御入力信号の制約がなくなるとともに、第
１及び第２の外部出力端子より得られる信号に基づき、
異常状態の原因を正確に認識することができる。
Description
【０００１】
【産業上の利用分野】この発明はＩＧＢＴ等のパワーデ
バイスの制御回路に関する。
バイスの制御回路に関する。
【０００２】
【従来の技術】図１７は、従来のハーフブリッジ接続構
成のパワーデバイスの制御回路の構成を示す回路構成図
である。同図に示すように、ＩＧＢＴ等のパワーデバイ
スであるトランジスタＱ１及びＱ２が主電源Ｐ−Ｎ間に
トーテムポール接続され、これらのトランジスタＱ１及
びＱ２それぞれにフライホイルダイオードＤ１及びＤ２
が逆並列に接続される。トランジスタＱ１のエミッタと
トランジスタＱ２のコレクタとの間の接続点Ｕには誘導
性負荷１が接続される。
成のパワーデバイスの制御回路の構成を示す回路構成図
である。同図に示すように、ＩＧＢＴ等のパワーデバイ
スであるトランジスタＱ１及びＱ２が主電源Ｐ−Ｎ間に
トーテムポール接続され、これらのトランジスタＱ１及
びＱ２それぞれにフライホイルダイオードＤ１及びＤ２
が逆並列に接続される。トランジスタＱ１のエミッタと
トランジスタＱ２のコレクタとの間の接続点Ｕには誘導
性負荷１が接続される。
【０００３】トランジスタＱ１及びトランジスタＱ２
は、それぞれ異なる制御電圧ＶＨ及びＶＬに基づき駆動
制御される。トランジスタＱ２のエミッタ電位（接地レ
ベル）を基準とした制御電圧ＶＬは、負電極が接地され
た電源ＶＬＳの正電極より供給される。
は、それぞれ異なる制御電圧ＶＨ及びＶＬに基づき駆動
制御される。トランジスタＱ２のエミッタ電位（接地レ
ベル）を基準とした制御電圧ＶＬは、負電極が接地され
た電源ＶＬＳの正電極より供給される。
【０００４】一方、トランジスタＱ１のエミッタ電位を
基準とした制御電圧ＶＨは、負電極がトランジスタＱ１
のエミッタに接続されたコンデンサＣＰの正電極より供
給される。コンデンサＣＰの正電極はダイオードＤＰの
カソードに接続され、負電極がトランジスタＱ１のエミ
ッタに接続される。つまり、制御電圧ＶＨとして、電源
ＶＬＳからダイオードＤＰを介してコンデンサＣＰに充
電された電荷を用いている。
基準とした制御電圧ＶＨは、負電極がトランジスタＱ１
のエミッタに接続されたコンデンサＣＰの正電極より供
給される。コンデンサＣＰの正電極はダイオードＤＰの
カソードに接続され、負電極がトランジスタＱ１のエミ
ッタに接続される。つまり、制御電圧ＶＨとして、電源
ＶＬＳからダイオードＤＰを介してコンデンサＣＰに充
電された電荷を用いている。
【０００５】ダイオードＤＰのアノードは電源ＶＬＳの
正電極に接続される。なお、図１７は勿論、他のすべて
の図面中において、「▽」はトランジスタＱ１のエミッ
タへの接続を意味する。
正電極に接続される。なお、図１７は勿論、他のすべて
の図面中において、「▽」はトランジスタＱ１のエミッ
タへの接続を意味する。
【０００６】このように、１つの電源ＶＬＳを用いて、
上側のトランジスタＱ１の駆動用の制御電圧ＶＨと、下
側のトランジスタＱ２の駆動用の制御電圧ＶＬを供給し
ている。
上側のトランジスタＱ１の駆動用の制御電圧ＶＨと、下
側のトランジスタＱ２の駆動用の制御電圧ＶＬを供給し
ている。
【０００７】入力信号ＶIN１はエッジトリガパルス発生
回路Ｐ１に取り込まれ、入力信号ＶIN２は制御回路２に
取り込まれる。入力信号ＶIN１及び入力信号ＶIN２は制
御電圧ＶＬに基づく信号である。
回路Ｐ１に取り込まれ、入力信号ＶIN２は制御回路２に
取り込まれる。入力信号ＶIN１及び入力信号ＶIN２は制
御電圧ＶＬに基づく信号である。
【０００８】エッジトリガパルス発生回路Ｐ１は、入力
信号ＶIN１に基づき、トランジスタＱ１をターンオンさ
せるタイミング（入力信号ＶIN１のＨレベル立ち上がり
タイミング等）でターンオンパルスをターンオン用のレ
ベルシフト回路ＬONに出力するとともに、トランジスタ
Ｑ１をターンオフさせるタイミング（入力信号ＶIN１の
Ｌレベル立ち下がりタイミング等）でターンオフパルス
をターンオフ用のレベルシフト回路ＬOFF に出力する。
信号ＶIN１に基づき、トランジスタＱ１をターンオンさ
せるタイミング（入力信号ＶIN１のＨレベル立ち上がり
タイミング等）でターンオンパルスをターンオン用のレ
ベルシフト回路ＬONに出力するとともに、トランジスタ
Ｑ１をターンオフさせるタイミング（入力信号ＶIN１の
Ｌレベル立ち下がりタイミング等）でターンオフパルス
をターンオフ用のレベルシフト回路ＬOFF に出力する。
【０００９】レベルシフト回路ＬONは、制御電圧ＶＬに
基づくターンオンパルスを、制御電圧ＶＨに基づく信号
にレベルシフトしてフリップフロップＦＦ１のセット入
力Ｓ１に出力する。同様にして、レベルシフト回路ＬOF
F は、制御電圧ＶＬに基づくターンオフパルスを、制御
電圧ＶＨに基づく信号にレベルシフトしてＯＲゲートＧ
１の第１入力に出力する。
基づくターンオンパルスを、制御電圧ＶＨに基づく信号
にレベルシフトしてフリップフロップＦＦ１のセット入
力Ｓ１に出力する。同様にして、レベルシフト回路ＬOF
F は、制御電圧ＶＬに基づくターンオフパルスを、制御
電圧ＶＨに基づく信号にレベルシフトしてＯＲゲートＧ
１の第１入力に出力する。
【００１０】制御電源電圧低下保護回路ＵＶ１は制御電
圧ＶＨをモニタし、制御電圧ＶＨが異常に低下するとＨ
レベル、それ以外はＬレベルとなる制御電圧低下検出信
号ＳＭをＯＲゲートＧ１の第２入力に出力する。
圧ＶＨをモニタし、制御電圧ＶＨが異常に低下するとＨ
レベル、それ以外はＬレベルとなる制御電圧低下検出信
号ＳＭをＯＲゲートＧ１の第２入力に出力する。
【００１１】電流センサＣＳ１は、トランジスタＱ１の
センス電極を流れる電流を電流−電圧変換して得られる
センス電圧ＶＳを、コンパレータで構成される過電流保
護回路ＯＣ１の正入力に出力する。過電流保護回路ＯＣ
１は負入力に基準電圧ＶＲを取り込み、その出力を過電
流検出信号ＳＯとしてＯＲゲートＧ１の第３入力に出力
する。
センス電極を流れる電流を電流−電圧変換して得られる
センス電圧ＶＳを、コンパレータで構成される過電流保
護回路ＯＣ１の正入力に出力する。過電流保護回路ＯＣ
１は負入力に基準電圧ＶＲを取り込み、その出力を過電
流検出信号ＳＯとしてＯＲゲートＧ１の第３入力に出力
する。
【００１２】フリップフロップＦＦ１はリセット入力Ｒ
１にＯＲゲートＧ１の出力を受け、そのＱ出力Ｑ１がド
ライバＤＲ１の入力に接続される。そして、ドライバＤ
Ｒ１の出力がトランジスタＱ１のゲートに印加される。
１にＯＲゲートＧ１の出力を受け、そのＱ出力Ｑ１がド
ライバＤＲ１の入力に接続される。そして、ドライバＤ
Ｒ１の出力がトランジスタＱ１のゲートに印加される。
【００１３】接続点Ｕにはさらに出力電圧検出回路ＶＭ
が接続され、出力電圧検出回路ＶＭは接続点Ｕの電圧Ｖ
Ｕをモニタし、電圧ＶＵの所定電位に対する比較結果の
大／小に基づき、“Ｈ”／“Ｌ”レベルの電位比較信号
ＳＣを異常状態検出回路ＦＳに出力する。
が接続され、出力電圧検出回路ＶＭは接続点Ｕの電圧Ｖ
Ｕをモニタし、電圧ＶＵの所定電位に対する比較結果の
大／小に基づき、“Ｈ”／“Ｌ”レベルの電位比較信号
ＳＣを異常状態検出回路ＦＳに出力する。
【００１４】異常状態検出回路ＦＳは、電位比較信号Ｓ
Ｃと入力信号ＶIN１とを受け、これらの信号に基づき、
トランジスタＱ１が異常状態であるか否かを示す異常状
態信号ＦＯを出力する。
Ｃと入力信号ＶIN１とを受け、これらの信号に基づき、
トランジスタＱ１が異常状態であるか否かを示す異常状
態信号ＦＯを出力する。
【００１５】制御回路２は入力信号ＶIN２に基づき、ト
ランジスタＱ２のオン，オフ等の駆動制御を行う。制御
回路２の内部構成及び動作は、本発明との関わりが希薄
であるため、説明を省略する。図１７において、点線で
囲んだ部分３１がパワーデバイス（トランジスタＱ１及
びＱ２）の制御回路となる。
ランジスタＱ２のオン，オフ等の駆動制御を行う。制御
回路２の内部構成及び動作は、本発明との関わりが希薄
であるため、説明を省略する。図１７において、点線で
囲んだ部分３１がパワーデバイス（トランジスタＱ１及
びＱ２）の制御回路となる。
【００１６】このような構成において、入力信号ＶIN１
がターンオンを指示すると、エッジトリガパルス発生回
路Ｐ１及びレベルシフト回路ＬONを介して、制御電圧Ｖ
Ｈレベルの“Ｈ”がフリップフロップＦＦ１のセット入
力Ｓ１に付与される。
がターンオンを指示すると、エッジトリガパルス発生回
路Ｐ１及びレベルシフト回路ＬONを介して、制御電圧Ｖ
Ｈレベルの“Ｈ”がフリップフロップＦＦ１のセット入
力Ｓ１に付与される。
【００１７】その結果、フリップフロップＦＦ１のＱ出
力Ｑ１が“Ｈ”となり、この“Ｈ”がドライバＤＲ１を
介してトランジスタＱ１のゲートに付与されることによ
り、トランジスタＱ１はオン状態となる。
力Ｑ１が“Ｈ”となり、この“Ｈ”がドライバＤＲ１を
介してトランジスタＱ１のゲートに付与されることによ
り、トランジスタＱ１はオン状態となる。
【００１８】一方、入力信号ＶIN１がターンオフを指示
すると、エッジトリガパルス発生回路Ｐ１及びレベルシ
フト回路ＬOFF を介して、制御電圧ＶＨレベルの“Ｈ”
が、ＯＲゲートＧ１を介してフリップフロップＦＦ１の
リセット入力Ｒ１に付与される。
すると、エッジトリガパルス発生回路Ｐ１及びレベルシ
フト回路ＬOFF を介して、制御電圧ＶＨレベルの“Ｈ”
が、ＯＲゲートＧ１を介してフリップフロップＦＦ１の
リセット入力Ｒ１に付与される。
【００１９】その結果、フリップフロップＦＦ１のＱ出
力Ｑ１が“Ｌ”となり、この“Ｌ”がドライバＤＲ１を
介してトランジスタＱ１のゲートに付与されることによ
り、トランジスタＱ１はオフ状態となる。
力Ｑ１が“Ｌ”となり、この“Ｌ”がドライバＤＲ１を
介してトランジスタＱ１のゲートに付与されることによ
り、トランジスタＱ１はオフ状態となる。
【００２０】また、トランジスタＱ１が過電流供給状態
となり、センス電圧ＶＳが基準電圧ＶＲを上回ると過電
流保護回路ＯＣ１の過電流検出信号ＳＯが“Ｈ”とな
り、その“Ｈ”がＯＲゲートＧ１を介してフリップフロ
ップＦＦ１のリセット入力Ｒ１に付与される。
となり、センス電圧ＶＳが基準電圧ＶＲを上回ると過電
流保護回路ＯＣ１の過電流検出信号ＳＯが“Ｈ”とな
り、その“Ｈ”がＯＲゲートＧ１を介してフリップフロ
ップＦＦ１のリセット入力Ｒ１に付与される。
【００２１】その結果、フリップフロップＦＦ１のＱ出
力Ｑ１が“Ｌ”となり、この“Ｌ”がドライバＤＲ１を
介してトランジスタＱ１のゲートに付与されることによ
り、トランジスタＱ１はオフ状態となり、トランジスタ
Ｑ１が過電流供給状態から解放される。
力Ｑ１が“Ｌ”となり、この“Ｌ”がドライバＤＲ１を
介してトランジスタＱ１のゲートに付与されることによ
り、トランジスタＱ１はオフ状態となり、トランジスタ
Ｑ１が過電流供給状態から解放される。
【００２２】また、制御電圧ＶＨが異常に低下すると、
制御電圧低下検出信号ＳＭがＨレベルとなり、その
“Ｈ”がＯＲゲートＧ１を介してフリップフロップＦＦ
１のリセット入力Ｒ１に付与される。
制御電圧低下検出信号ＳＭがＨレベルとなり、その
“Ｈ”がＯＲゲートＧ１を介してフリップフロップＦＦ
１のリセット入力Ｒ１に付与される。
【００２３】その結果、フリップフロップＦＦ１のＱ出
力Ｑ１が“Ｌ”となり、この“Ｌ”がドライバＤＲ１を
介してトランジスタＱ１のゲートに付与されることによ
り、トランジスタＱ１はオフ状態となり、コンデンサＣ
Ｐへの充電が再開され、制御電圧ＶＨが再び正常レベル
に復帰する。
力Ｑ１が“Ｌ”となり、この“Ｌ”がドライバＤＲ１を
介してトランジスタＱ１のゲートに付与されることによ
り、トランジスタＱ１はオフ状態となり、コンデンサＣ
Ｐへの充電が再開され、制御電圧ＶＨが再び正常レベル
に復帰する。
【００２４】トランジスタＱ１がオフ状態になると、接
続点Ｕの電圧ＶＵが低下する。そして、出力電圧検出回
路ＶＭの所定電位を下回ると、電位比較信号ＳＣが
“Ｌ”に変化する。このとき、異常状態検出回路ＦＳ
は、入力信号ＶIN１がオン状態を指示しておれば、トラ
ンジスタＱ１の過電流供給状態、あるいは制御電圧ＶＨ
の異常低下が原因で、トランジスタＱ１が強制的にオフ
状態にされたと以上状態であると判断し、異常状態を指
示する異常状態信号ＦＯを出力する。
続点Ｕの電圧ＶＵが低下する。そして、出力電圧検出回
路ＶＭの所定電位を下回ると、電位比較信号ＳＣが
“Ｌ”に変化する。このとき、異常状態検出回路ＦＳ
は、入力信号ＶIN１がオン状態を指示しておれば、トラ
ンジスタＱ１の過電流供給状態、あるいは制御電圧ＶＨ
の異常低下が原因で、トランジスタＱ１が強制的にオフ
状態にされたと以上状態であると判断し、異常状態を指
示する異常状態信号ＦＯを出力する。
【００２５】図１７で示したパワーデバイスの制御回路
による３相モーターの駆動例を図１８に示す。図１８に
示すように、パワーデバイスであるトランジスタＱ１，
Ｑ２が、トランジスタＱ３，Ｑ４が、トランジスタＱ
５，Ｑ６がそれぞれトーテムポール接続され、さらに電
源Ｐ−Ｎ間に３相ブリッジ接続される。トランジスタの
接続点Ｕ，Ｖ，Ｗのそれぞれには、モーターＭの入力端
が接続される。
による３相モーターの駆動例を図１８に示す。図１８に
示すように、パワーデバイスであるトランジスタＱ１，
Ｑ２が、トランジスタＱ３，Ｑ４が、トランジスタＱ
５，Ｑ６がそれぞれトーテムポール接続され、さらに電
源Ｐ−Ｎ間に３相ブリッジ接続される。トランジスタの
接続点Ｕ，Ｖ，Ｗのそれぞれには、モーターＭの入力端
が接続される。
【００２６】トランジスタＱ１〜Ｑ６には、それぞれフ
リーホイルダイオードＤ１〜Ｄ６が逆並列接続される。
トランジスタＱ１〜Ｑ６の各々のゲートには、ＩＧＢＴ
の駆動・保護等の制御を行う制御回路３１〜３３の出力
が与えられる。
リーホイルダイオードＤ１〜Ｄ６が逆並列接続される。
トランジスタＱ１〜Ｑ６の各々のゲートには、ＩＧＢＴ
の駆動・保護等の制御を行う制御回路３１〜３３の出力
が与えられる。
【００２７】制御回路３１〜３３はマイクロコンピュー
タ等で構成されるコントローラ４０からの制御信号Ｓ１
０〜Ｓ３０に基づき、トランジスタＱ１〜Ｑ６をオン・
オフしてモーターＭの動作制御を行う。
タ等で構成されるコントローラ４０からの制御信号Ｓ１
０〜Ｓ３０に基づき、トランジスタＱ１〜Ｑ６をオン・
オフしてモーターＭの動作制御を行う。
【００２８】図１８と図１７とを対応させると、図１８
のＱ１，Ｑ２，Ｄ１，Ｄ２及び制御回路３１はそのまま
図１７に対応し、図１８のモーターＭが図１７の誘導性
負荷１に対応し、図１８の制御信号Ｓ１０が入力信号Ｖ
IN１及び入力信号ＶIN２に対応する。そして、制御回路
３１〜３３部分は集積化されるのが一般的である。
のＱ１，Ｑ２，Ｄ１，Ｄ２及び制御回路３１はそのまま
図１７に対応し、図１８のモーターＭが図１７の誘導性
負荷１に対応し、図１８の制御信号Ｓ１０が入力信号Ｖ
IN１及び入力信号ＶIN２に対応する。そして、制御回路
３１〜３３部分は集積化されるのが一般的である。
【００２９】
【発明が解決しようとする課題】従来のハーフブリッジ
接続構成のパワーデバイスの制御回路は以上のように構
成され、接続点Ｕの電位ＶＵをモニタすることにより、
パワーデバイスの異常状態を検出していた。このため、
異常状態信号ＦＯが異常状態を指示した原因が、トラン
ジスタＱ１の過電流供給状態であるか、制御電圧ＶＨの
異常低下であるかを識別することはできないという問題
点があった。
接続構成のパワーデバイスの制御回路は以上のように構
成され、接続点Ｕの電位ＶＵをモニタすることにより、
パワーデバイスの異常状態を検出していた。このため、
異常状態信号ＦＯが異常状態を指示した原因が、トラン
ジスタＱ１の過電流供給状態であるか、制御電圧ＶＨの
異常低下であるかを識別することはできないという問題
点があった。
【００３０】また、トランジスタＱ１の制御電圧ＶＨは
コンデンサＣＰより供給されている。したがって、トラ
ンジスタＱ１がオン状態で、接続点Ｕの電圧ＶＵが高電
位状態の期間は、コンデンサＣＰは放電状態となり、時
間経過とともに制御電圧ＶＨは低下するという性質を有
する。
コンデンサＣＰより供給されている。したがって、トラ
ンジスタＱ１がオン状態で、接続点Ｕの電圧ＶＵが高電
位状態の期間は、コンデンサＣＰは放電状態となり、時
間経過とともに制御電圧ＶＨは低下するという性質を有
する。
【００３１】このため、トランジスタＱ１の定格電流容
量、トランジスタＱ１の最大オン時間には制限を設ける
必要性が生じ、この制限のため、制御電圧ＶＨが電位低
下を考慮して定期的にコンデンサＣＰが充電されるよう
に入力信号ＶIN１を設定しなければならないという問題
点があった。
量、トランジスタＱ１の最大オン時間には制限を設ける
必要性が生じ、この制限のため、制御電圧ＶＨが電位低
下を考慮して定期的にコンデンサＣＰが充電されるよう
に入力信号ＶIN１を設定しなければならないという問題
点があった。
【００３２】この発明は上記問題点を解決するためにな
されたもので、コンデンサで供給される制御電圧の充電
時間を考慮して制御入力信号を設定する必要がなく、パ
ワーデバイスを強制的にオフ状態にした異常状態の原因
を正確に認識することができるパワーデバイスの制御回
路を得ることを目的とする。
されたもので、コンデンサで供給される制御電圧の充電
時間を考慮して制御入力信号を設定する必要がなく、パ
ワーデバイスを強制的にオフ状態にした異常状態の原因
を正確に認識することができるパワーデバイスの制御回
路を得ることを目的とする。
【００３３】
【課題を解決するための手段】この発明にかかる請求項
１記載のパワーデバイスの制御回路は、主電源にトーテ
ムポール接続された第１のトランジスタと第２のトラン
ジスタとから構成され、前記第１及び第２のトランジス
タはそれぞれ異なるレベルの第１及び第２の制御電圧で
オン・オフ制御され、前記第１の制御電圧は、所定のコ
ンデンサの両電極の電位差で規定され、前記所定のコン
デンサは前記第１のトランジスタのオフ状態時に充電さ
れる、パワーデバイスに対する制御回路であって、第１
及び第２の外部入力端子と、第１及び第２の外部出力端
子と、前記第１の外部入力端子より得られる第１の制御
入力信号に基づき、前記第１の制御電圧で前記第１のト
ランジスタのオン，オフを制御する第１の制御回路と、
前記第２の外部入力端子より得られる第２の制御入力信
号に基づき、前記第２の制御電圧で前記第２のトランジ
スタのオン，オフを制御する第２の制御回路とを備え、
前記第１の制御回路は、オン信号／オフ信号に基づき、
前記第１のトランジスタをオン／オフさせる前記第１の
制御電圧を前記第１のトランジスタの制御電極に出力す
る駆動手段と、前記第１の制御入力信号がオン状態を指
示する時、活性状態のオン指示信号を出力し、前記第１
の制御入力信号がオフ状態を指示する時、活性状態のオ
フ指示信号を出力する指示信号発生手段と、前記オン指
示信号が活性状態の時、前記オン信号を前記駆動手段に
出力するオン状態制御手段と、前記オフ指示信号が活性
状態の時、前記オフ信号を前記駆動手段に出力する第１
のオフ状態制御手段と、前記第１のトランジスタを流れ
る電流量を検出し、該電流量が所定の電流量を上回ると
異常状態を指示する過電流検出信号を出力する過電流検
出手段と、前記過電流検出信号が異常状態を指示する
時、前記オフ信号を前記駆動手段に出力する第２のオフ
状態制御手段と、前記過電流検出信号の指示に基づき、
正常／異常を指示する過電流異常信号を前記第１の外部
出力端子に出力する過電流異常信号出力手段と、前記第
１の制御電圧を検出し、該第１の制御電圧が所定レベル
を下回ると、異常状態を指示する制御電圧低下検出信号
を出力する制御電源電圧低下検出手段と、前記制御電圧
低下検出信号が異常状態を指示する時、前記オフ信号を
前記駆動手段に出力する第３のオフ状態制御手段と、前
記制御電圧低下検出信号の指示に基づき、正常／異常を
指示する制御電圧異常低下信号を第２の外部出力端子に
出力するとともに、前記制御電圧低下検出信号が異常状
態を指示した時点から、前記所定のコンデンサへの十分
な充電が完了する時間以上の所定の遅延時間経過後に活
性状態の前記オン指示信号を出力する制御電圧低下信号
出力手段とを備えて構成される。
１記載のパワーデバイスの制御回路は、主電源にトーテ
ムポール接続された第１のトランジスタと第２のトラン
ジスタとから構成され、前記第１及び第２のトランジス
タはそれぞれ異なるレベルの第１及び第２の制御電圧で
オン・オフ制御され、前記第１の制御電圧は、所定のコ
ンデンサの両電極の電位差で規定され、前記所定のコン
デンサは前記第１のトランジスタのオフ状態時に充電さ
れる、パワーデバイスに対する制御回路であって、第１
及び第２の外部入力端子と、第１及び第２の外部出力端
子と、前記第１の外部入力端子より得られる第１の制御
入力信号に基づき、前記第１の制御電圧で前記第１のト
ランジスタのオン，オフを制御する第１の制御回路と、
前記第２の外部入力端子より得られる第２の制御入力信
号に基づき、前記第２の制御電圧で前記第２のトランジ
スタのオン，オフを制御する第２の制御回路とを備え、
前記第１の制御回路は、オン信号／オフ信号に基づき、
前記第１のトランジスタをオン／オフさせる前記第１の
制御電圧を前記第１のトランジスタの制御電極に出力す
る駆動手段と、前記第１の制御入力信号がオン状態を指
示する時、活性状態のオン指示信号を出力し、前記第１
の制御入力信号がオフ状態を指示する時、活性状態のオ
フ指示信号を出力する指示信号発生手段と、前記オン指
示信号が活性状態の時、前記オン信号を前記駆動手段に
出力するオン状態制御手段と、前記オフ指示信号が活性
状態の時、前記オフ信号を前記駆動手段に出力する第１
のオフ状態制御手段と、前記第１のトランジスタを流れ
る電流量を検出し、該電流量が所定の電流量を上回ると
異常状態を指示する過電流検出信号を出力する過電流検
出手段と、前記過電流検出信号が異常状態を指示する
時、前記オフ信号を前記駆動手段に出力する第２のオフ
状態制御手段と、前記過電流検出信号の指示に基づき、
正常／異常を指示する過電流異常信号を前記第１の外部
出力端子に出力する過電流異常信号出力手段と、前記第
１の制御電圧を検出し、該第１の制御電圧が所定レベル
を下回ると、異常状態を指示する制御電圧低下検出信号
を出力する制御電源電圧低下検出手段と、前記制御電圧
低下検出信号が異常状態を指示する時、前記オフ信号を
前記駆動手段に出力する第３のオフ状態制御手段と、前
記制御電圧低下検出信号の指示に基づき、正常／異常を
指示する制御電圧異常低下信号を第２の外部出力端子に
出力するとともに、前記制御電圧低下検出信号が異常状
態を指示した時点から、前記所定のコンデンサへの十分
な充電が完了する時間以上の所定の遅延時間経過後に活
性状態の前記オン指示信号を出力する制御電圧低下信号
出力手段とを備えて構成される。
【００３４】望ましくは、請求項２記載のパワーデバイ
スの制御回路のように、前記オン信号、前記オフ信号、
前記過電流検出信号及び前記制御電圧低下検出信号は前
記第１の制御電圧の信号レベルであり、前記オン指示信
号、前記オフ指示信号、前記過電流異常信号及び前記制
御電圧異常低下信号は前記第２の制御電圧の信号レベル
であり、前記オン状態制御手段は、前記第２の制御電圧
の信号レベルの前記オン指示信号を、前記第１の制御電
圧の信号レベルの前記オン信号にレベルシフトする第１
のレベルシフト手段を有し、前記オフ状態制御手段は、
前記第２の制御電圧の信号レベルの前記オフ指示信号
を、前記第１の制御電圧の信号レベルの前記オフ信号に
レベルシフトする第２のレベルシフト手段を有し、前記
過電流異常信号出力手段は、前記第１の制御電圧の信号
レベルの前記過電流検出信号を、前記第２の制御電圧の
信号レベルの前記過電流異常信号にレベルシフトする第
３のレベルシフト手段を有し、前記制御電圧低下信号出
力手段は、前記第１の制御電圧の信号レベルの前記制御
電圧低下検出信号を、前記第２の制御電圧の信号レベル
の前記制御電圧低下検出信号にレベルシフトする第４の
レベルシフト手段を有する。
スの制御回路のように、前記オン信号、前記オフ信号、
前記過電流検出信号及び前記制御電圧低下検出信号は前
記第１の制御電圧の信号レベルであり、前記オン指示信
号、前記オフ指示信号、前記過電流異常信号及び前記制
御電圧異常低下信号は前記第２の制御電圧の信号レベル
であり、前記オン状態制御手段は、前記第２の制御電圧
の信号レベルの前記オン指示信号を、前記第１の制御電
圧の信号レベルの前記オン信号にレベルシフトする第１
のレベルシフト手段を有し、前記オフ状態制御手段は、
前記第２の制御電圧の信号レベルの前記オフ指示信号
を、前記第１の制御電圧の信号レベルの前記オフ信号に
レベルシフトする第２のレベルシフト手段を有し、前記
過電流異常信号出力手段は、前記第１の制御電圧の信号
レベルの前記過電流検出信号を、前記第２の制御電圧の
信号レベルの前記過電流異常信号にレベルシフトする第
３のレベルシフト手段を有し、前記制御電圧低下信号出
力手段は、前記第１の制御電圧の信号レベルの前記制御
電圧低下検出信号を、前記第２の制御電圧の信号レベル
の前記制御電圧低下検出信号にレベルシフトする第４の
レベルシフト手段を有する。
【００３５】この発明の請求項３記載のパワーデバイス
の制御回路は、主電源にトーテムポール接続された第１
のトランジスタと第２のトランジスタとから構成され、
前記第１及び第２のトランジスタはそれぞれ異なるレベ
ルの第１及び第２の制御電圧でオン・オフ制御され、前
記第１の制御電圧は、所定のコンデンサの両電極の電位
差で規定され、前記所定のコンデンサは前記第１のトラ
ンジスタのオフ状態時に充電される、パワーデバイスに
対する制御回路であって、第１及び第２の外部入力端子
と、第１及び第２の外部出力端子と、前記第１の外部入
力端子より得られる第１の制御入力信号に基づき、前記
第１の制御電圧で前記第１のトランジスタのオン，オフ
を制御する第１の制御回路と、前記第２の外部入力端子
より得られる第２の制御入力信号に基づき、前記第２の
制御電圧で前記第２のトランジスタのオン，オフを制御
する第２の制御回路とを備え、前記第１の制御回路は、
オン信号／オフ信号に基づき、前記第１のトランジスタ
をオン／オフさせる前記第１の制御電圧を前記第１のト
ランジスタの制御電極に出力する駆動手段を備え、前記
駆動手段は前記オン信号と前記オフ信号を同時に得た場
合、前記オフ信号を優先し、前記第１の制御入力信号が
オン状態を指示する時、活性状態のオン指示信号を出力
し、前記第１の制御入力信号がオフ状態を指示する時、
活性状態のオフ指示信号を出力する指示信号発生手段
と、前記オン指示信号が活性状態の時、前記オン信号を
前記駆動手段に出力するオン状態制御手段と、前記オフ
指示信号が活性状態の時、前記オフ信号を前記駆動手段
に出力する第１のオフ状態制御手段と、前記第１のトラ
ンジスタを流れる電流量を検出し、該電流量が所定の電
流量を上回ると、過電流異常状態を指示する過電流検出
信号を出力する過電流検出手段と、過電流異常状態を指
示する前記過電流検出信号をトリガとして、前記オフ信
号を前記駆動手段に出力する第２のオフ状態制御手段と
をさらに備え、前記第２のオフ状態制御手段による前記
オフ信号の出力は、前記第１のオフ状態制御手段による
前記オフ信号の出力まで継続され、前記第１の制御電圧
を検出し、該第１の制御電圧が所定レベルを下回ると、
制御電圧低下異常状態を指示する制御電圧低下検出信号
を出力する制御電圧低下検出手段と、前記制御電圧低下
検出信号が制御電圧低下異常状態を指示する時、前記オ
フ信号を前記駆動手段に出力する第３のオフ状態制御手
段と、 前記第１のトランジスタの一方電極と前記第２
のトランジスタの他方電極との接続点より得られる出力
電圧を検出する出力電圧検出手段と、前記第１の制御入
力信号及び前記出力電圧に基づき、前記第１のトランジ
スタが強制的にオフ状態にされたと判断すると、異常状
態を指示する異常状態信号を出力するとともに、前記判
断時点から、前記所定のコンデンサへの十分な充電が完
了する時間以上の所定の遅延時間経過後に前記オン指示
信号を活性状態にする異常状態検出手段と、異常状態を
指示する前記異常状態信号を受けると、その時点から、
前記所定の遅延時間より長い所定の判定時間経過後にお
いて、前記異常状態状態信号が異常状態を指示する場合
に過電流異常状態を指示する過電流異常信号を前記第１
の外部出力端子に出力し、それ以外の場合に制御電圧低
下異常状態を指示する制御電圧異常低下信号を前記第２
の外部出力端子に出力する異常状態種別判定手段とをさ
らに備えて構成される。
の制御回路は、主電源にトーテムポール接続された第１
のトランジスタと第２のトランジスタとから構成され、
前記第１及び第２のトランジスタはそれぞれ異なるレベ
ルの第１及び第２の制御電圧でオン・オフ制御され、前
記第１の制御電圧は、所定のコンデンサの両電極の電位
差で規定され、前記所定のコンデンサは前記第１のトラ
ンジスタのオフ状態時に充電される、パワーデバイスに
対する制御回路であって、第１及び第２の外部入力端子
と、第１及び第２の外部出力端子と、前記第１の外部入
力端子より得られる第１の制御入力信号に基づき、前記
第１の制御電圧で前記第１のトランジスタのオン，オフ
を制御する第１の制御回路と、前記第２の外部入力端子
より得られる第２の制御入力信号に基づき、前記第２の
制御電圧で前記第２のトランジスタのオン，オフを制御
する第２の制御回路とを備え、前記第１の制御回路は、
オン信号／オフ信号に基づき、前記第１のトランジスタ
をオン／オフさせる前記第１の制御電圧を前記第１のト
ランジスタの制御電極に出力する駆動手段を備え、前記
駆動手段は前記オン信号と前記オフ信号を同時に得た場
合、前記オフ信号を優先し、前記第１の制御入力信号が
オン状態を指示する時、活性状態のオン指示信号を出力
し、前記第１の制御入力信号がオフ状態を指示する時、
活性状態のオフ指示信号を出力する指示信号発生手段
と、前記オン指示信号が活性状態の時、前記オン信号を
前記駆動手段に出力するオン状態制御手段と、前記オフ
指示信号が活性状態の時、前記オフ信号を前記駆動手段
に出力する第１のオフ状態制御手段と、前記第１のトラ
ンジスタを流れる電流量を検出し、該電流量が所定の電
流量を上回ると、過電流異常状態を指示する過電流検出
信号を出力する過電流検出手段と、過電流異常状態を指
示する前記過電流検出信号をトリガとして、前記オフ信
号を前記駆動手段に出力する第２のオフ状態制御手段と
をさらに備え、前記第２のオフ状態制御手段による前記
オフ信号の出力は、前記第１のオフ状態制御手段による
前記オフ信号の出力まで継続され、前記第１の制御電圧
を検出し、該第１の制御電圧が所定レベルを下回ると、
制御電圧低下異常状態を指示する制御電圧低下検出信号
を出力する制御電圧低下検出手段と、前記制御電圧低下
検出信号が制御電圧低下異常状態を指示する時、前記オ
フ信号を前記駆動手段に出力する第３のオフ状態制御手
段と、 前記第１のトランジスタの一方電極と前記第２
のトランジスタの他方電極との接続点より得られる出力
電圧を検出する出力電圧検出手段と、前記第１の制御入
力信号及び前記出力電圧に基づき、前記第１のトランジ
スタが強制的にオフ状態にされたと判断すると、異常状
態を指示する異常状態信号を出力するとともに、前記判
断時点から、前記所定のコンデンサへの十分な充電が完
了する時間以上の所定の遅延時間経過後に前記オン指示
信号を活性状態にする異常状態検出手段と、異常状態を
指示する前記異常状態信号を受けると、その時点から、
前記所定の遅延時間より長い所定の判定時間経過後にお
いて、前記異常状態状態信号が異常状態を指示する場合
に過電流異常状態を指示する過電流異常信号を前記第１
の外部出力端子に出力し、それ以外の場合に制御電圧低
下異常状態を指示する制御電圧異常低下信号を前記第２
の外部出力端子に出力する異常状態種別判定手段とをさ
らに備えて構成される。
【００３６】望ましくは、請求項４記載のパワーデバイ
スの制御回路のように、前記オン信号及び前記オフ信号
は第１の制御電圧の信号レベルであり、前記オン指示信
号、前記オフ指示信号は前記第２の制御電圧の信号レベ
ルであり、前記オン状態制御手段は、前記第２の制御電
圧の信号レベルの前記オン指示信号を、前記第１の制御
電圧の信号レベルの前記オン信号にレベルシフトする第
１のレベルシフト手段を有し、前記オフ状態制御手段
は、前記第２の制御電圧の信号レベルの前記オフ指示信
号を、前記第１の制御電圧の信号レベルの前記オフ信号
にレベルシフトする第２のレベルシフト手段を有する。
スの制御回路のように、前記オン信号及び前記オフ信号
は第１の制御電圧の信号レベルであり、前記オン指示信
号、前記オフ指示信号は前記第２の制御電圧の信号レベ
ルであり、前記オン状態制御手段は、前記第２の制御電
圧の信号レベルの前記オン指示信号を、前記第１の制御
電圧の信号レベルの前記オン信号にレベルシフトする第
１のレベルシフト手段を有し、前記オフ状態制御手段
は、前記第２の制御電圧の信号レベルの前記オフ指示信
号を、前記第１の制御電圧の信号レベルの前記オフ信号
にレベルシフトする第２のレベルシフト手段を有する。
【００３７】望ましくは、請求項５のパワーデバイスの
制御回路は、前記第１の制御回路は、 前記第１及び第
２の制御入力信号並びに前記出力電圧に基づき、前記接
続点を流れる電流方向を検出する電流方向検出手段をさ
らに備える。
制御回路は、前記第１の制御回路は、 前記第１及び第
２の制御入力信号並びに前記出力電圧に基づき、前記接
続点を流れる電流方向を検出する電流方向検出手段をさ
らに備える。
【００３８】この発明の請求項６記載のパワーデバイス
の制御回路は、主電源にトーテムポール接続された第１
のトランジスタと第２のトランジスタとから構成され、
前記第１及び第２のトランジスタはそれぞれ異なるレベ
ルの第１及び第２の制御電圧でオン・オフ制御され、前
記第１の制御電圧は、所定のコンデンサの両電極の電位
差で規定され、前記所定のコンデンサは前記第１のトラ
ンジスタのオフ状態時に充電される、パワーデバイスに
対する制御回路であって、第１及び第２の外部入力端子
と、第１及び第２の外部出力端子と、前記第１の外部入
力端子より得られる第１の制御入力信号に基づき、前記
第１の制御電圧で前記第１のトランジスタのオン，オフ
を制御する第１の制御回路と、前記第２の外部入力端子
より得られる第２の制御入力信号に基づき、前記第２の
制御電圧で前記第２のトランジスタのオン，オフを制御
する第２の制御回路とを備え、前記第１の制御回路は、
オン信号／オフ信号に基づき、前記第１のトランジスタ
をオン／オフさせる前記第１の制御電圧を前記第１のト
ランジスタの制御電極に出力する駆動手段を備え、前記
駆動手段は前記オン信号と前記オフ信号とを同時に得た
場合、前記オフ信号を優先し、前記第１の制御入力信号
がオン状態を指示する時、活性状態のオン指示信号を出
力し、前記第１の制御入力信号がオフ状態を指示する
時、活性状態のオフ指示信号を出力する指示信号発生手
段と、前記オン指示信号が活性状態の時、前記オン信号
を前記駆動手段に出力するオン状態制御手段と、前記オ
フ指示信号が活性状態の時、前記オフ信号を前記駆動手
段に出力する第１のオフ状態制御手段と、前記第１のト
ランジスタを流れる電流量を検出し、該電流量が所定の
電流量を上回ると、過電流異常状態を指示する過電流検
出信号を出力する過電流検出手段と、過電流異常状態を
指示する前記過電流検出信号をトリガとして、所定の継
続期間中、前記オフ信号を前記駆動手段に出力する第２
のオフ状態制御手段と、前記第１の制御電圧を検出し、
該第１の制御電圧が所定レベルを下回ると、制御電圧低
下異常状態を指示する制御電圧低下検出信号を出力する
制御電圧低下検出手段と、前記制御電圧低下検出信号が
制御電圧低下異常状態を指示する時、前記オフ信号を前
記駆動手段に出力する第３のオフ状態制御手段と、前記
第１のトランジスタの一方電極と前記第２のトランジス
タの他方電極との接続点より得られる出力電圧を検出す
る出力電圧検出手段と、前記第１の制御入力信号及び前
記出力電圧に基づき、前記第１のトランジスタが強制的
にオフ状態にされたと判断すると、異常状態を指示する
異常状態信号を出力するとともに、前記判断時点から、
前記所定の継続期間より短かく前記所定のコンデンサへ
の十分な充電が完了する時間以上の所定の遅延時間経過
後に活性状態のオン指示信号を出力する異常状態検出手
段と、異常状態を指示する前記異常状態信号を受ける
と、その時点から、前記所定の継続時間より短かく前記
所定の遅延時間より長い所定の判定時間経過後におい
て、前記異常状態状態信号が異常状態を指示する場合に
過電流異常状態を指示する過電流異常信号を前記第１の
外部出力端子に出力し、それ以外の場合に制御電圧低下
異常状態を指示する制御電圧異常低下信号を前記第２の
外部出力端子に出力する異常状態種別判定手段とをさら
に備えて構成される。
の制御回路は、主電源にトーテムポール接続された第１
のトランジスタと第２のトランジスタとから構成され、
前記第１及び第２のトランジスタはそれぞれ異なるレベ
ルの第１及び第２の制御電圧でオン・オフ制御され、前
記第１の制御電圧は、所定のコンデンサの両電極の電位
差で規定され、前記所定のコンデンサは前記第１のトラ
ンジスタのオフ状態時に充電される、パワーデバイスに
対する制御回路であって、第１及び第２の外部入力端子
と、第１及び第２の外部出力端子と、前記第１の外部入
力端子より得られる第１の制御入力信号に基づき、前記
第１の制御電圧で前記第１のトランジスタのオン，オフ
を制御する第１の制御回路と、前記第２の外部入力端子
より得られる第２の制御入力信号に基づき、前記第２の
制御電圧で前記第２のトランジスタのオン，オフを制御
する第２の制御回路とを備え、前記第１の制御回路は、
オン信号／オフ信号に基づき、前記第１のトランジスタ
をオン／オフさせる前記第１の制御電圧を前記第１のト
ランジスタの制御電極に出力する駆動手段を備え、前記
駆動手段は前記オン信号と前記オフ信号とを同時に得た
場合、前記オフ信号を優先し、前記第１の制御入力信号
がオン状態を指示する時、活性状態のオン指示信号を出
力し、前記第１の制御入力信号がオフ状態を指示する
時、活性状態のオフ指示信号を出力する指示信号発生手
段と、前記オン指示信号が活性状態の時、前記オン信号
を前記駆動手段に出力するオン状態制御手段と、前記オ
フ指示信号が活性状態の時、前記オフ信号を前記駆動手
段に出力する第１のオフ状態制御手段と、前記第１のト
ランジスタを流れる電流量を検出し、該電流量が所定の
電流量を上回ると、過電流異常状態を指示する過電流検
出信号を出力する過電流検出手段と、過電流異常状態を
指示する前記過電流検出信号をトリガとして、所定の継
続期間中、前記オフ信号を前記駆動手段に出力する第２
のオフ状態制御手段と、前記第１の制御電圧を検出し、
該第１の制御電圧が所定レベルを下回ると、制御電圧低
下異常状態を指示する制御電圧低下検出信号を出力する
制御電圧低下検出手段と、前記制御電圧低下検出信号が
制御電圧低下異常状態を指示する時、前記オフ信号を前
記駆動手段に出力する第３のオフ状態制御手段と、前記
第１のトランジスタの一方電極と前記第２のトランジス
タの他方電極との接続点より得られる出力電圧を検出す
る出力電圧検出手段と、前記第１の制御入力信号及び前
記出力電圧に基づき、前記第１のトランジスタが強制的
にオフ状態にされたと判断すると、異常状態を指示する
異常状態信号を出力するとともに、前記判断時点から、
前記所定の継続期間より短かく前記所定のコンデンサへ
の十分な充電が完了する時間以上の所定の遅延時間経過
後に活性状態のオン指示信号を出力する異常状態検出手
段と、異常状態を指示する前記異常状態信号を受ける
と、その時点から、前記所定の継続時間より短かく前記
所定の遅延時間より長い所定の判定時間経過後におい
て、前記異常状態状態信号が異常状態を指示する場合に
過電流異常状態を指示する過電流異常信号を前記第１の
外部出力端子に出力し、それ以外の場合に制御電圧低下
異常状態を指示する制御電圧異常低下信号を前記第２の
外部出力端子に出力する異常状態種別判定手段とをさら
に備えて構成される。
【００３９】この発明の請求項７記載のレベルシフト回
路は、第１の信号レベルの入力信号を、異なる信号レベ
ルの第２の信号レベルにレベルシフトし、前記第１の信
号レベルの第１の入力信号が付与される第１の入力端子
と、前記第１の信号レベルの第２の入力信号が付与され
る第２の入力端子と、第１及び第２の出力端子と、前記
第１及び第２の入力信号を受け、前記第１の入力信号が
活性状態のとき、活性状態が第１のパルス幅の前記第１
の信号レベルの内部信号を発生し、前記第２の入力信号
が活性状態のとき、活性状態が第２のパルス幅の前記内
部信号を発生する内部信号発生手段と、一方電極側が第
２の信号レベルに、他方電極側が前記第１の信号レベル
に電位設定されるとともに、前記内部信号を制御電極に
受け、前記内部信号が活性状態のとき、オン状態となる
トランジスタと、前記トランジスタのオン時間に基づく
検証時間を検出し、前記検証時間が前記第１のパルス幅
で規定される時間である場合、前記第１の入力信号の前
記第１の信号レベルを前記第２の信号レベルにレベルシ
フトした第１の出力信号を前記第１の出力端子に出力
し、前記検証時間が前記第２のパルス幅で規定される時
間である場合、前記第２の入力信号の前記第１の信号レ
ベルを前記第２の信号レベルにレベルシフトした第２の
出力信号を前記第２の出力端子に出力する出力信号識別
手段とを備えて構成される。
路は、第１の信号レベルの入力信号を、異なる信号レベ
ルの第２の信号レベルにレベルシフトし、前記第１の信
号レベルの第１の入力信号が付与される第１の入力端子
と、前記第１の信号レベルの第２の入力信号が付与され
る第２の入力端子と、第１及び第２の出力端子と、前記
第１及び第２の入力信号を受け、前記第１の入力信号が
活性状態のとき、活性状態が第１のパルス幅の前記第１
の信号レベルの内部信号を発生し、前記第２の入力信号
が活性状態のとき、活性状態が第２のパルス幅の前記内
部信号を発生する内部信号発生手段と、一方電極側が第
２の信号レベルに、他方電極側が前記第１の信号レベル
に電位設定されるとともに、前記内部信号を制御電極に
受け、前記内部信号が活性状態のとき、オン状態となる
トランジスタと、前記トランジスタのオン時間に基づく
検証時間を検出し、前記検証時間が前記第１のパルス幅
で規定される時間である場合、前記第１の入力信号の前
記第１の信号レベルを前記第２の信号レベルにレベルシ
フトした第１の出力信号を前記第１の出力端子に出力
し、前記検証時間が前記第２のパルス幅で規定される時
間である場合、前記第２の入力信号の前記第１の信号レ
ベルを前記第２の信号レベルにレベルシフトした第２の
出力信号を前記第２の出力端子に出力する出力信号識別
手段とを備えて構成される。
【００４０】望ましくは請求項８記載のレベルシフト回
路のように、前記出力信号識別手段は、前記トランジス
タの一方電極と直接接続され、前記トランジスタのオン
時に所定の電流が流れる抵抗成分と、前記抵抗成分を流
れる電流による電圧降下量に基づき、該電圧降下量が前
記トランジスタがオンした時の量である場合に活性状態
となり、他の場合は非活性状態となる電圧信号を出力す
る電圧信号出力手段とを備え、前記検証時間は、前記電
圧信号の活性状態期間である。
路のように、前記出力信号識別手段は、前記トランジス
タの一方電極と直接接続され、前記トランジスタのオン
時に所定の電流が流れる抵抗成分と、前記抵抗成分を流
れる電流による電圧降下量に基づき、該電圧降下量が前
記トランジスタがオンした時の量である場合に活性状態
となり、他の場合は非活性状態となる電圧信号を出力す
る電圧信号出力手段とを備え、前記検証時間は、前記電
圧信号の活性状態期間である。
【００４１】望ましくは請求項９記載のレベルシフト回
路のように、前記出力信号識別手段は、前記トランジス
タとカレントミラー回路を介して接続され、前記トラン
ジスタのオン時に流れる電極電流と同量の電流が流れる
抵抗成分と、前記抵抗成分を流れる電流による電圧降下
量に基づき、該電圧降下量が前記トランジスタがオンし
た時の量である場合に活性状態となり、他の場合は非活
性状態となる電圧信号を出力する電圧信号出力手段とを
備え、前記検証時間は、前記電圧信号の活性状態期間で
ある。
路のように、前記出力信号識別手段は、前記トランジス
タとカレントミラー回路を介して接続され、前記トラン
ジスタのオン時に流れる電極電流と同量の電流が流れる
抵抗成分と、前記抵抗成分を流れる電流による電圧降下
量に基づき、該電圧降下量が前記トランジスタがオンし
た時の量である場合に活性状態となり、他の場合は非活
性状態となる電圧信号を出力する電圧信号出力手段とを
備え、前記検証時間は、前記電圧信号の活性状態期間で
ある。
【００４２】この発明の請求項１０記載のレベルシフト
回路は、第１の信号レベルの入力信号を、異なる信号レ
ベルの第２の信号レベルにレベルシフトし、前記第１の
信号レベルの第１の入力信号が付与される第１の入力端
子と、前記第１の信号レベルの第２の入力信号が付与さ
れる第２の入力端子と、第１及び第２の出力端子と、前
記第１の入力信号を受け、前記第１の入力信号が活性状
態のとき、第１の電流量の入力電流を供給する第１の電
流供給手段と、前記第２の入力信号を受け、前記第２の
入力信号が活性状態のとき、前記第１の電流量と異なる
第２の電流量の前記入力電流を供給する第２の電流供給
手段と、前記入力電流を一方電極及び制御電極に受ける
第１のトランジスタと、一方電極側が第２の信号レベル
に、他方電極側が前記第１の信号レベルに電位設定され
るとともに、前記第１のトランジスタとカレントミラー
接続され、前記入力電流の電流量と同量の電極電流が流
れる第２のトランジスタと、前記電極電流の電流量に基
づく検証量を検出し、前記検証量が前記第１の電流量で
規定される量である場合、前記第１の入力信号の前記第
１の信号レベルを前記第２の信号レベルにレベルシフト
した第１の出力信号を前記第１の出力端子に出力し、前
記検証量が前記第２の電流量で規定される量である場
合、前記第２の入力信号の前記第１の信号レベルを前記
第２の信号レベルにレベルシフトして第２の出力信号を
前記第２の出力端子に出力する出力信号識別手段とを備
えて構成される。
回路は、第１の信号レベルの入力信号を、異なる信号レ
ベルの第２の信号レベルにレベルシフトし、前記第１の
信号レベルの第１の入力信号が付与される第１の入力端
子と、前記第１の信号レベルの第２の入力信号が付与さ
れる第２の入力端子と、第１及び第２の出力端子と、前
記第１の入力信号を受け、前記第１の入力信号が活性状
態のとき、第１の電流量の入力電流を供給する第１の電
流供給手段と、前記第２の入力信号を受け、前記第２の
入力信号が活性状態のとき、前記第１の電流量と異なる
第２の電流量の前記入力電流を供給する第２の電流供給
手段と、前記入力電流を一方電極及び制御電極に受ける
第１のトランジスタと、一方電極側が第２の信号レベル
に、他方電極側が前記第１の信号レベルに電位設定され
るとともに、前記第１のトランジスタとカレントミラー
接続され、前記入力電流の電流量と同量の電極電流が流
れる第２のトランジスタと、前記電極電流の電流量に基
づく検証量を検出し、前記検証量が前記第１の電流量で
規定される量である場合、前記第１の入力信号の前記第
１の信号レベルを前記第２の信号レベルにレベルシフト
した第１の出力信号を前記第１の出力端子に出力し、前
記検証量が前記第２の電流量で規定される量である場
合、前記第２の入力信号の前記第１の信号レベルを前記
第２の信号レベルにレベルシフトして第２の出力信号を
前記第２の出力端子に出力する出力信号識別手段とを備
えて構成される。
【００４３】望ましくは、請求項１１記載のレベルシフ
ト回路のように、前記出力信号識別手段は、前記第２の
トランジスタの一方電極に直接接続された抵抗成分と、
前記抵抗成分を流れる電極電流による電圧降下量に基づ
き電圧信号を出力する電圧信号出力手段とを備え、前記
検証量は、前記電圧信号の電圧レベルである。
ト回路のように、前記出力信号識別手段は、前記第２の
トランジスタの一方電極に直接接続された抵抗成分と、
前記抵抗成分を流れる電極電流による電圧降下量に基づ
き電圧信号を出力する電圧信号出力手段とを備え、前記
検証量は、前記電圧信号の電圧レベルである。
【００４４】望ましくは、請求項１２記載のレベルシフ
ト回路のように、前記出力信号識別手段は、前記第２の
トランジスタとカレントミラー回路を介して接続され、
前記第２のトランジスタの電極電流と同量の検出電流が
流れる抵抗成分と、前記抵抗成分を流れる電流による電
圧降下量に基づき電圧信号を出力する電圧信号出力手段
とを備え、前記検証量は、前記電圧信号の電圧レベルで
ある。
ト回路のように、前記出力信号識別手段は、前記第２の
トランジスタとカレントミラー回路を介して接続され、
前記第２のトランジスタの電極電流と同量の検出電流が
流れる抵抗成分と、前記抵抗成分を流れる電流による電
圧降下量に基づき電圧信号を出力する電圧信号出力手段
とを備え、前記検証量は、前記電圧信号の電圧レベルで
ある。
【００４５】この発明にかかる請求項１３記載の半導体
集積回路装置は、請求項１記載のパワーデバイスの制御
回路をモノリシック化した装置である。
集積回路装置は、請求項１記載のパワーデバイスの制御
回路をモノリシック化した装置である。
【００４６】この発明にかかる請求項１４記載の半導体
集積回路装置は、請求項１記載のパワーデバイスの制御
回路と、前記パワーデバイスの制御回路で制御される前
記パワーデバイスとをモノリシック化した装置である。
集積回路装置は、請求項１記載のパワーデバイスの制御
回路と、前記パワーデバイスの制御回路で制御される前
記パワーデバイスとをモノリシック化した装置である。
【００４７】この発明にかかる請求項１５記載の半導体
集積回路装置は、請求項３記載のパワーデバイスの制御
回路をモノリシック化した装置である。
集積回路装置は、請求項３記載のパワーデバイスの制御
回路をモノリシック化した装置である。
【００４８】この発明にかかる請求項１６記載の半導体
集積回路装置は、請求項３記載のパワーデバイスの制御
回路と、前記パワーデバイスの制御回路で制御される前
記パワーデバイスとをモノリシック化した装置である。
集積回路装置は、請求項３記載のパワーデバイスの制御
回路と、前記パワーデバイスの制御回路で制御される前
記パワーデバイスとをモノリシック化した装置である。
【００４９】この発明にかかる請求項１７記載の半導体
集積回路装置は、請求項６記載のパワーデバイスの制御
回路をモノリシック化した装置である。
集積回路装置は、請求項６記載のパワーデバイスの制御
回路をモノリシック化した装置である。
【００５０】この発明にかかる請求項１８記載の半導体
集積回路装置は、請求項５記載のパワーデバイスの制御
回路と、前記パワーデバイスの制御回路で制御される前
記パワーデバイスとをモノリシック化した装置である。
集積回路装置は、請求項５記載のパワーデバイスの制御
回路と、前記パワーデバイスの制御回路で制御される前
記パワーデバイスとをモノリシック化した装置である。
【００５１】
【作用】この発明の請求項１記載のパワーデバイスの制
御回路の制御電圧低下信号出力手段は、制御電圧低下検
出信号が異常状態を指示した時点から、所定のコンデン
サが十分に充電される時間以上の所定の遅延時間経過後
に活性状態のオン指示信号を出力することにより、第１
の制御電圧の異常低下の解消後、速やかに第１のトラン
ジスタの駆動を自動的に再開している。
御回路の制御電圧低下信号出力手段は、制御電圧低下検
出信号が異常状態を指示した時点から、所定のコンデン
サが十分に充電される時間以上の所定の遅延時間経過後
に活性状態のオン指示信号を出力することにより、第１
の制御電圧の異常低下の解消後、速やかに第１のトラン
ジスタの駆動を自動的に再開している。
【００５２】また、過電流異常信号出力手段は、過電流
検出信号の指示に基づき、正常／異常を指示する過電流
異常信号を第１の外部出力端子に出力し、制御電圧低下
信号出力手段は、制御電圧低下検出信号の指示に基づ
き、正常／異常を指示する制御電圧異常低下信号を第２
の外部出力端子に出力するため、過電流検出信号及び制
御電圧異常低下信号を第１及び第２の外部出力端子それ
ぞらから独立して取り込むことができる。
検出信号の指示に基づき、正常／異常を指示する過電流
異常信号を第１の外部出力端子に出力し、制御電圧低下
信号出力手段は、制御電圧低下検出信号の指示に基づ
き、正常／異常を指示する制御電圧異常低下信号を第２
の外部出力端子に出力するため、過電流検出信号及び制
御電圧異常低下信号を第１及び第２の外部出力端子それ
ぞらから独立して取り込むことができる。
【００５３】この発明の請求項３記載のパワーデバイス
の制御回路の異常状態検出手段は、第１の制御入力信号
及び出力電圧に基づき、第１のトランジスタが強制的に
オフ状態にされたと判断すると、異常状態を指示する異
常状態信号を出力するとともに、判断時点から、所定の
コンデンサへの十分な充電が完了する時間以上の所定の
遅延時間経過後所定の遅延時間経過後にオン指示信号を
活性状態にするため、第１の制御電圧の異常低下の解消
後、速やかに第１のトランジスタの駆動を自動的に再開
している。
の制御回路の異常状態検出手段は、第１の制御入力信号
及び出力電圧に基づき、第１のトランジスタが強制的に
オフ状態にされたと判断すると、異常状態を指示する異
常状態信号を出力するとともに、判断時点から、所定の
コンデンサへの十分な充電が完了する時間以上の所定の
遅延時間経過後所定の遅延時間経過後にオン指示信号を
活性状態にするため、第１の制御電圧の異常低下の解消
後、速やかに第１のトランジスタの駆動を自動的に再開
している。
【００５４】また、異常状態種別判定手段は、異常状態
を指示する異常状態信号を受けると、その時点から、所
定の遅延時間より長い所定の判定時間経過後において、
異常状態状態信号が異常状態を指示する場合に過電流異
常状態を指示する過電流異常信号を第１の外部出力端子
に出力し、それ以外の場合に制御電圧低下異常状態を指
示する制御電圧異常低下信号を第２の外部出力端子に出
力するため、過電流検出信号及び制御電圧異常低下信号
を第１及び第２の外部出力端子それぞらから独立して取
り込むことができる。
を指示する異常状態信号を受けると、その時点から、所
定の遅延時間より長い所定の判定時間経過後において、
異常状態状態信号が異常状態を指示する場合に過電流異
常状態を指示する過電流異常信号を第１の外部出力端子
に出力し、それ以外の場合に制御電圧低下異常状態を指
示する制御電圧異常低下信号を第２の外部出力端子に出
力するため、過電流検出信号及び制御電圧異常低下信号
を第１及び第２の外部出力端子それぞらから独立して取
り込むことができる。
【００５５】この発明の請求項６記載のパワーデバイス
の制御回路の異常状態検出手段は、第１の制御入力信号
及び出力電圧に基づき、第１のトランジスタが強制的に
オフ状態にされたと判断すると、異常状態を指示する異
常状態信号を出力するとともに、判断時点から、所定の
継続期間より短かく所定のコンデンサへの十分な充電が
完了する時間以上の所定の遅延時間経過後に活性状態の
オン指示信号を出力するため、第１の制御電圧の異常低
下の解消後、速やかに第１のトランジスタの駆動を自動
的に再開している。
の制御回路の異常状態検出手段は、第１の制御入力信号
及び出力電圧に基づき、第１のトランジスタが強制的に
オフ状態にされたと判断すると、異常状態を指示する異
常状態信号を出力するとともに、判断時点から、所定の
継続期間より短かく所定のコンデンサへの十分な充電が
完了する時間以上の所定の遅延時間経過後に活性状態の
オン指示信号を出力するため、第１の制御電圧の異常低
下の解消後、速やかに第１のトランジスタの駆動を自動
的に再開している。
【００５６】また、異常状態種別判定手段は、異常状態
を指示する異常状態信号を受けると、その時点から、所
定の継続時間より短かく所定の遅延時間より長い所定の
判定時間経過後において、異常状態状態信号が異常状態
を指示する場合に過電流異常状態を指示する過電流異常
信号を第１の外部出力端子に出力し、それ以外の場合に
制御電圧低下異常状態を指示する制御電圧異常低下信号
を第２の外部出力端子に出力するため、過電流検出信号
及び制御電圧異常低下信号を第１及び第２の外部出力端
子それぞらから独立して取り込むことができる。
を指示する異常状態信号を受けると、その時点から、所
定の継続時間より短かく所定の遅延時間より長い所定の
判定時間経過後において、異常状態状態信号が異常状態
を指示する場合に過電流異常状態を指示する過電流異常
信号を第１の外部出力端子に出力し、それ以外の場合に
制御電圧低下異常状態を指示する制御電圧異常低下信号
を第２の外部出力端子に出力するため、過電流検出信号
及び制御電圧異常低下信号を第１及び第２の外部出力端
子それぞらから独立して取り込むことができる。
【００５７】この発明の請求項７記載のレベルシフト回
路の出力信号識別手段は、一方電極側が第２の信号レベ
ルに、他方電極側が第１の信号レベルに電位設定された
トランジスタのオン時間に基づく検証時間を検出し、検
証時間が第１のパルス幅で規定される時間である場合、
第１の入力信号の第１の信号レベルを第２の信号レベル
にレベルシフトした第１の出力信号を第１の出力端子に
出力し、検証時間が第２のパルス幅で規定される時間で
ある場合、第２の入力信号の第１の信号レベルを第２の
信号レベルにレベルシフトした第２の出力信号を第２の
出力端子に出力することにより、一方電極側が第２の信
号レベルに、他方電極側が第１の信号レベルに電位設定
されたトランジスタを１個のみ用いて、第１及び第２の
入力信号からなる２つの入力信号を識別してレベルシフ
トした第１及び第２の出力信号からなる２つの出力信号
を出力することができる。
路の出力信号識別手段は、一方電極側が第２の信号レベ
ルに、他方電極側が第１の信号レベルに電位設定された
トランジスタのオン時間に基づく検証時間を検出し、検
証時間が第１のパルス幅で規定される時間である場合、
第１の入力信号の第１の信号レベルを第２の信号レベル
にレベルシフトした第１の出力信号を第１の出力端子に
出力し、検証時間が第２のパルス幅で規定される時間で
ある場合、第２の入力信号の第１の信号レベルを第２の
信号レベルにレベルシフトした第２の出力信号を第２の
出力端子に出力することにより、一方電極側が第２の信
号レベルに、他方電極側が第１の信号レベルに電位設定
されたトランジスタを１個のみ用いて、第１及び第２の
入力信号からなる２つの入力信号を識別してレベルシフ
トした第１及び第２の出力信号からなる２つの出力信号
を出力することができる。
【００５８】この発明の請求項１０記載のレベルシフト
回路の出力信号識別手段は、一方電極側が第２の信号レ
ベルに、他方電極側が第１の信号レベルに電位設定され
たトランジスタの電極電流の電流量に基づく検証量を検
出し、検証量が第１の電流量で規定される量である場
合、第１の入力信号の第１の信号レベルを第２の信号レ
ベルにレベルシフトした第１の出力信号を第１の出力端
子に出力し、検証量が第２の電流量で規定される量であ
る場合、第２の入力信号の第１の信号レベルを第２の信
号レベルにレベルシフトして第２の出力信号を第２の出
力端子に出力することにより、一方電極側が第２の信号
レベルに、他方電極側が第１の信号レベルに電位設定さ
れたトランジスタを１個のみ用いて、第１及び第２の入
力信号からなる２つの入力信号を識別してレベルシフト
した第１及び第２の出力信号からなる２つの出力信号を
出力することができる。
回路の出力信号識別手段は、一方電極側が第２の信号レ
ベルに、他方電極側が第１の信号レベルに電位設定され
たトランジスタの電極電流の電流量に基づく検証量を検
出し、検証量が第１の電流量で規定される量である場
合、第１の入力信号の第１の信号レベルを第２の信号レ
ベルにレベルシフトした第１の出力信号を第１の出力端
子に出力し、検証量が第２の電流量で規定される量であ
る場合、第２の入力信号の第１の信号レベルを第２の信
号レベルにレベルシフトして第２の出力信号を第２の出
力端子に出力することにより、一方電極側が第２の信号
レベルに、他方電極側が第１の信号レベルに電位設定さ
れたトランジスタを１個のみ用いて、第１及び第２の入
力信号からなる２つの入力信号を識別してレベルシフト
した第１及び第２の出力信号からなる２つの出力信号を
出力することができる。
【００５９】
【実施例】＜第１の実施例＞図１はこの発明の第１の実
施例であるのパワーデバイスの制御回路の構成を示す回
路構成図である。同図に示すように、ＩＧＢＴ等のパワ
ーデバイスであるトランジスタＱ１及びＱ２が主電源Ｐ
−Ｎ間にトーテムポール接続され、これらのトランジス
タＱ１及びＱ２それぞれにフライホイルダイオードＤ１
及びＤ２が逆並列に接続される。トランジスタＱ１のエ
ミッタとトランジスタＱ２のコレクタとの間の接続点Ｕ
には誘導性負荷１が接続される。
施例であるのパワーデバイスの制御回路の構成を示す回
路構成図である。同図に示すように、ＩＧＢＴ等のパワ
ーデバイスであるトランジスタＱ１及びＱ２が主電源Ｐ
−Ｎ間にトーテムポール接続され、これらのトランジス
タＱ１及びＱ２それぞれにフライホイルダイオードＤ１
及びＤ２が逆並列に接続される。トランジスタＱ１のエ
ミッタとトランジスタＱ２のコレクタとの間の接続点Ｕ
には誘導性負荷１が接続される。
【００６０】トランジスタＱ１及びトランジスタＱ２
は、それぞれ異なる制御電圧ＶＨ及びＶＬに基づき駆動
制御される。トランジスタＱ２のエミッタ電位（接地レ
ベル）を基準とした制御電圧ＶＬは、負電極が接地され
た電源ＶＬＳの正電極より供給される。
は、それぞれ異なる制御電圧ＶＨ及びＶＬに基づき駆動
制御される。トランジスタＱ２のエミッタ電位（接地レ
ベル）を基準とした制御電圧ＶＬは、負電極が接地され
た電源ＶＬＳの正電極より供給される。
【００６１】一方、トランジスタＱ１のエミッタ電位を
基準とした制御電圧ＶＨは、負電極がトランジスタＱ１
のエミッタに接続されたコンデンサＣＰの正電極より供
給される。コンデンサＣＰの正電極はダイオードＤＰの
カソードに接続され、負電極がトランジスタＱ１のエミ
ッタに接続される。つまり、制御電圧ＶＨとして、電源
ＶＬＳからダイオードＤＰを介してコンデンサＣＰに充
電された電荷を用いている。
基準とした制御電圧ＶＨは、負電極がトランジスタＱ１
のエミッタに接続されたコンデンサＣＰの正電極より供
給される。コンデンサＣＰの正電極はダイオードＤＰの
カソードに接続され、負電極がトランジスタＱ１のエミ
ッタに接続される。つまり、制御電圧ＶＨとして、電源
ＶＬＳからダイオードＤＰを介してコンデンサＣＰに充
電された電荷を用いている。
【００６２】ダイオードＤＰのアノードは電源ＶＬＳの
正電極に接続される。なお、図１は勿論、他のすべての
図面中において、「▽」はトランジスタＱ１のエミッタ
への接続を意味する。
正電極に接続される。なお、図１は勿論、他のすべての
図面中において、「▽」はトランジスタＱ１のエミッタ
への接続を意味する。
【００６３】このように、１つの電源ＶＬＳを用いて、
上側のトランジスタＱ１の駆動用の制御電圧ＶＨと、下
側のトランジスタＱ２の駆動用の制御電圧ＶＬを供給し
ている。
上側のトランジスタＱ１の駆動用の制御電圧ＶＨと、下
側のトランジスタＱ２の駆動用の制御電圧ＶＬを供給し
ている。
【００６４】第１の外部入力端子Ｐ１より得られる入力
信号ＶIN１はエッジトリガパルス発生回路Ｐ１に取り込
まれ、第２の外部入力端子Ｐ２より得られる入力信号Ｖ
IN２は制御回路２に取り込まれる。入力信号ＶIN１及び
入力信号ＶIN２は制御電圧ＶＬに基づく信号である。
信号ＶIN１はエッジトリガパルス発生回路Ｐ１に取り込
まれ、第２の外部入力端子Ｐ２より得られる入力信号Ｖ
IN２は制御回路２に取り込まれる。入力信号ＶIN１及び
入力信号ＶIN２は制御電圧ＶＬに基づく信号である。
【００６５】エッジトリガパルス発生回路Ｐ１は、入力
信号ＶIN１に基づき、トランジスタＱ１をターンオンさ
せるタイミング（入力信号ＶIN１のＨレベル立ち上がり
タイミング等）でターンオンパルスをＯＲゲートＧ２を
介してターンオン用のレベルシフト回路ＬONに出力する
とともに、トランジスタＱ１をターンオフさせるタイミ
ング（入力信号ＶIN１のＬレベル立ち下がりタイミング
等）でターンオフパルスをターンオフ用のレベルシフト
回路ＬOFF に出力する。
信号ＶIN１に基づき、トランジスタＱ１をターンオンさ
せるタイミング（入力信号ＶIN１のＨレベル立ち上がり
タイミング等）でターンオンパルスをＯＲゲートＧ２を
介してターンオン用のレベルシフト回路ＬONに出力する
とともに、トランジスタＱ１をターンオフさせるタイミ
ング（入力信号ＶIN１のＬレベル立ち下がりタイミング
等）でターンオフパルスをターンオフ用のレベルシフト
回路ＬOFF に出力する。
【００６６】レベルシフト回路ＬONは、制御電圧ＶＬに
基づくターンオンパルスを、制御電圧ＶＨに基づく信号
にレベルシフトしてフリップフロップＦＦ１のセット入
力Ｓ１に出力する。同様にして、レベルシフト回路ＬOF
F は、制御電圧ＶＬに基づくターンオフパルスを、制御
電圧ＶＨに基づく信号にレベルシフトしてＯＲゲートＧ
１の第１入力に出力する。
基づくターンオンパルスを、制御電圧ＶＨに基づく信号
にレベルシフトしてフリップフロップＦＦ１のセット入
力Ｓ１に出力する。同様にして、レベルシフト回路ＬOF
F は、制御電圧ＶＬに基づくターンオフパルスを、制御
電圧ＶＨに基づく信号にレベルシフトしてＯＲゲートＧ
１の第１入力に出力する。
【００６７】制御電源電圧低下保護回路ＵＶ１は制御電
圧ＶＨをモニタし、制御電圧ＶＨが異常に低下するとＨ
レベル、それ以外はＬレベルとなる制御電圧低下検出信
号ＳＭをＯＲゲートＧ１の第２入力に出力する。
圧ＶＨをモニタし、制御電圧ＶＨが異常に低下するとＨ
レベル、それ以外はＬレベルとなる制御電圧低下検出信
号ＳＭをＯＲゲートＧ１の第２入力に出力する。
【００６８】また、制御電源電圧低下保護回路ＵＶ１の
制御電圧低下検出信号ＳＭはレベルシフト回路ＬUVにも
出力される。レベルシフト回路ＬUVは制御電圧低下検出
信号ＳＭを制御電圧ＶＬに基づく制御電圧低下検出信号
ＳＭ′にレベルシフトしてＵＶ異常検出回路３に出力す
る。
制御電圧低下検出信号ＳＭはレベルシフト回路ＬUVにも
出力される。レベルシフト回路ＬUVは制御電圧低下検出
信号ＳＭを制御電圧ＶＬに基づく制御電圧低下検出信号
ＳＭ′にレベルシフトしてＵＶ異常検出回路３に出力す
る。
【００６９】ＵＶ異常検出回路３は、入力信号ＶIN１及
び制御電圧低下検出信号ＳＭ′を取り込み、入力信号Ｖ
IN１及び制御電圧低下検出信号ＳＭに基づき、異常／正
常を指示する制御電圧異常低下信号ＦＯＵＶを第２の外
部出力端子Ｐ４から出力する。
び制御電圧低下検出信号ＳＭ′を取り込み、入力信号Ｖ
IN１及び制御電圧低下検出信号ＳＭに基づき、異常／正
常を指示する制御電圧異常低下信号ＦＯＵＶを第２の外
部出力端子Ｐ４から出力する。
【００７０】ＵＶ異常検出回路３は、さらに制御電圧異
常低下信号ＦＯＵＶが異常を指示する場合、微小遅延時
間経過後、ターンオンパルスをＯＲゲートＧ２を介して
レベルシフト回路ＬONに出力する。
常低下信号ＦＯＵＶが異常を指示する場合、微小遅延時
間経過後、ターンオンパルスをＯＲゲートＧ２を介して
レベルシフト回路ＬONに出力する。
【００７１】電流センサＣＳ１は、トランジスタＱ１の
センス電極を流れる電流を電流−電圧変換して得られる
センス電圧ＶＳを、コンパレータで構成される過電流保
護回路ＯＣ１の正入力に出力する。
センス電極を流れる電流を電流−電圧変換して得られる
センス電圧ＶＳを、コンパレータで構成される過電流保
護回路ＯＣ１の正入力に出力する。
【００７２】過電流保護回路ＯＣ１は負入力に基準電圧
ＶＲを取り込み、その出力を過電流検出信号ＳＯとして
ＯＲゲートＧ１の第３入力に出力する。
ＶＲを取り込み、その出力を過電流検出信号ＳＯとして
ＯＲゲートＧ１の第３入力に出力する。
【００７３】また、過電流保護回路ＯＣ１の過電流検出
信号ＳＯはレベルシフト回路ＬOCにも出力される。レベ
ルシフト回路ＬOCは過電流検出信号ＳＯを制御電圧ＶＬ
に基づく過電流検出信号ＳＯ′にレベルシフトしてＯＣ
異常検出回路４に出力する。
信号ＳＯはレベルシフト回路ＬOCにも出力される。レベ
ルシフト回路ＬOCは過電流検出信号ＳＯを制御電圧ＶＬ
に基づく過電流検出信号ＳＯ′にレベルシフトしてＯＣ
異常検出回路４に出力する。
【００７４】ＯＣ異常検出回路４は、過電流検出信号Ｓ
Ｏ′の“Ｈ”／“Ｌ”に基づき、異常／正常を指示する
過電流異常信号ＦＯＯＣを第１の外部出力端子Ｐ３から
出力する。
Ｏ′の“Ｈ”／“Ｌ”に基づき、異常／正常を指示する
過電流異常信号ＦＯＯＣを第１の外部出力端子Ｐ３から
出力する。
【００７５】フリップフロップＦＦ１はリセット入力Ｒ
１にＯＲゲートＧ１の出力を受け、そのＱ出力Ｑ１がド
ライバＤＲ１の入力に接続される。そして、ドライバＤ
Ｒ１の出力がトランジスタＱ１のゲートに印加される。
１にＯＲゲートＧ１の出力を受け、そのＱ出力Ｑ１がド
ライバＤＲ１の入力に接続される。そして、ドライバＤ
Ｒ１の出力がトランジスタＱ１のゲートに印加される。
【００７６】制御回路２は、第２の外部入力端子Ｐ２よ
り得られる入力信号ＶIN２に基づき、トランジスタＱ２
のオン，オフ等の駆動制御を行う。制御回路２の内部構
成及び動作は、本発明との関わりが希薄であるため、説
明を省略する。図１において、点線で囲んだ部分５１が
パワーデバイス（トランジスタＱ１及びＱ２）の制御回
路となる。
り得られる入力信号ＶIN２に基づき、トランジスタＱ２
のオン，オフ等の駆動制御を行う。制御回路２の内部構
成及び動作は、本発明との関わりが希薄であるため、説
明を省略する。図１において、点線で囲んだ部分５１が
パワーデバイス（トランジスタＱ１及びＱ２）の制御回
路となる。
【００７７】図２は、第１の実施例のパワーデバイスの
制御回路の動作を示すタイミング図である。以下、図２
を参照しつつ第１の実施例の動作を説明する。
制御回路の動作を示すタイミング図である。以下、図２
を参照しつつ第１の実施例の動作を説明する。
【００７８】入力信号ＶIN１が“Ｈ”レベルに立ち上が
りターンオンを指示すると、エッジトリガパルス発生回
路Ｐ１及びレベルシフト回路ＬONを介してターンオンパ
ルスＳONが発生し、制御電圧ＶＨレベルの“Ｈ”がフリ
ップフロップＦＦ１のセット入力Ｓ１に付与されるた
め、トランジスタＱ１のゲート電圧ＶGEは“Ｈ”とな
り、トランジスタＱ１はオン状態となる。
りターンオンを指示すると、エッジトリガパルス発生回
路Ｐ１及びレベルシフト回路ＬONを介してターンオンパ
ルスＳONが発生し、制御電圧ＶＨレベルの“Ｈ”がフリ
ップフロップＦＦ１のセット入力Ｓ１に付与されるた
め、トランジスタＱ１のゲート電圧ＶGEは“Ｈ”とな
り、トランジスタＱ１はオン状態となる。
【００７９】一方、入力信号ＶIN１が“Ｌ”レベルに立
ち下がりターンオフを指示すると、エッジトリガパルス
発生回路Ｐ１及びレベルシフト回路ＬOFF を介してター
ンオフパルスＳOFF が発生し、制御電圧ＶＨレベルの
“Ｈ”がＯＲゲートＧ１を介してフリップフロップＦＦ
１のリセット入力Ｒ１に付与されるため、トランジスタ
Ｑ１のゲート電圧ＶGEは“Ｌ”レベルとなり、トランジ
スタＱ１はオフ状態となる。
ち下がりターンオフを指示すると、エッジトリガパルス
発生回路Ｐ１及びレベルシフト回路ＬOFF を介してター
ンオフパルスＳOFF が発生し、制御電圧ＶＨレベルの
“Ｈ”がＯＲゲートＧ１を介してフリップフロップＦＦ
１のリセット入力Ｒ１に付与されるため、トランジスタ
Ｑ１のゲート電圧ＶGEは“Ｌ”レベルとなり、トランジ
スタＱ１はオフ状態となる。
【００８０】時刻ｔ１時に、コンデンサＣＰの放電現象
により制御電圧ＶＨが異常に低下すると、制御電圧低下
検出信号ＳＭがＨレベルとなり、その“Ｈ”がＯＲゲー
トＧ１を介してフリップフロップＦＦ１のリセット入力
Ｒ１に付与されるため、トランジスタＱ１のゲート電圧
ＶGEが“Ｌ”レベルとなりトランジスタＱ１はオフ状態
となる。その結果、コンデンサＣＰへの充電が再開さ
れ、制御電圧ＶＨは速やかに正常レベルに復帰する。
により制御電圧ＶＨが異常に低下すると、制御電圧低下
検出信号ＳＭがＨレベルとなり、その“Ｈ”がＯＲゲー
トＧ１を介してフリップフロップＦＦ１のリセット入力
Ｒ１に付与されるため、トランジスタＱ１のゲート電圧
ＶGEが“Ｌ”レベルとなりトランジスタＱ１はオフ状態
となる。その結果、コンデンサＣＰへの充電が再開さ
れ、制御電圧ＶＨは速やかに正常レベルに復帰する。
【００８１】そして、ＵＶ異常検出回路３は、“Ｈ”の
制御電圧低下検出信号ＳＭ′を取り込むため、異常を指
示する“Ｌ”レベルの制御電圧異常低下信号ＦＯＵＶを
出力する。
制御電圧低下検出信号ＳＭ′を取り込むため、異常を指
示する“Ｌ”レベルの制御電圧異常低下信号ＦＯＵＶを
出力する。
【００８２】そして、時刻ｔ１から微小遅延時間Δｔ１
２経過後の時刻ｔ２において、入力信号ＶIN１がトラン
ジスタＱ１のオン状態を指示する（“Ｈ”）場合、ター
ンオンパルスをＯＲゲートＧ２を介してレベルシフト回
路ＬONに与え、レベルシフト回路ＬONからターンオンパ
ルスＳONを再び発生させることにより、速やかにトラン
ジスタＱ１をオン状態に戻す。この微小遅延時間Δｔ１
２は、トランジスタＱ１がオフすることにより開始され
るコンデンサＣＰへの充電（リフレッシュ）が完了し、
制御電圧ＶＨが正常レベルに復帰する時間に設定され
る。
２経過後の時刻ｔ２において、入力信号ＶIN１がトラン
ジスタＱ１のオン状態を指示する（“Ｈ”）場合、ター
ンオンパルスをＯＲゲートＧ２を介してレベルシフト回
路ＬONに与え、レベルシフト回路ＬONからターンオンパ
ルスＳONを再び発生させることにより、速やかにトラン
ジスタＱ１をオン状態に戻す。この微小遅延時間Δｔ１
２は、トランジスタＱ１がオフすることにより開始され
るコンデンサＣＰへの充電（リフレッシュ）が完了し、
制御電圧ＶＨが正常レベルに復帰する時間に設定され
る。
【００８３】時刻ｔ３時に、トランジスタＱ１を流れる
電流ＩC の過電流供給状態となり、センス電圧ＶＳが基
準電圧ＶＲを上回ると過電流保護回路ＯＣ１の過電流検
出信号ＳＯが“Ｈ”となり、その“Ｈ”がＯＲゲートＧ
１を介してフリップフロップＦＦ１のリセット入力Ｒ１
に付与される。その結果、トランジスタＱ１はオフ状態
となり、トランジスタＱ１が過電流供給状態から解放さ
れる。
電流ＩC の過電流供給状態となり、センス電圧ＶＳが基
準電圧ＶＲを上回ると過電流保護回路ＯＣ１の過電流検
出信号ＳＯが“Ｈ”となり、その“Ｈ”がＯＲゲートＧ
１を介してフリップフロップＦＦ１のリセット入力Ｒ１
に付与される。その結果、トランジスタＱ１はオフ状態
となり、トランジスタＱ１が過電流供給状態から解放さ
れる。
【００８４】そして、ＯＣ異常検出回路４が“Ｈ”の過
電流検出信号ＳＯ′に基づき、異常を指示する“Ｌ”の
過電流異常信号ＦＯＯＣを出力する。
電流検出信号ＳＯ′に基づき、異常を指示する“Ｌ”の
過電流異常信号ＦＯＯＣを出力する。
【００８５】このように、第１の実施例では、制御電圧
ＶＨの異常低下でトランジスタＱ１がオフ状態とされた
場合、コンデンサＣＰが充電され制御電圧ＶＨは正常レ
ベルに復帰した後に、トランジスタＱ１の駆動を速やか
に再開可能にしている。つまり、制御電圧ＶＨの異常低
下を検出すると自動的に制御電圧ＶＨの充電動作及びト
ランジスタＱ１の駆動再開動作が行われるため、制御電
圧ＶＨの異常低下を考慮して入力信号ＶIN１を設定する
必要はない。
ＶＨの異常低下でトランジスタＱ１がオフ状態とされた
場合、コンデンサＣＰが充電され制御電圧ＶＨは正常レ
ベルに復帰した後に、トランジスタＱ１の駆動を速やか
に再開可能にしている。つまり、制御電圧ＶＨの異常低
下を検出すると自動的に制御電圧ＶＨの充電動作及びト
ランジスタＱ１の駆動再開動作が行われるため、制御電
圧ＶＨの異常低下を考慮して入力信号ＶIN１を設定する
必要はない。
【００８６】また、ＵＶ異常検出回路３の制御電圧異常
低下信号ＦＯＵＶと、ＯＣ異常検出回路４の過電流異常
信号ＦＯＯＣとが別々に出力されるため、これらの信号
を検証することにより、トランジスタＱ１が強制的にオ
フ状態なった異常状態の原因が、過電流供給状態である
か制御電圧異常低下であるかを正確に識別することがで
きる。 ＜第２の実施例＞図３はこの発明の第２の実施例である
パワーデバイスの制御回路の構成を示す回路構成図であ
る。
低下信号ＦＯＵＶと、ＯＣ異常検出回路４の過電流異常
信号ＦＯＯＣとが別々に出力されるため、これらの信号
を検証することにより、トランジスタＱ１が強制的にオ
フ状態なった異常状態の原因が、過電流供給状態である
か制御電圧異常低下であるかを正確に識別することがで
きる。 ＜第２の実施例＞図３はこの発明の第２の実施例である
パワーデバイスの制御回路の構成を示す回路構成図であ
る。
【００８７】同図に示すように、ＩＧＢＴ等のパワーデ
バイスであるトランジスタＱ１及びＱ２が主電源Ｐ−Ｎ
間にトーテムポール接続され、これらのトランジスタＱ
１及びＱ２それぞれにフライホイルダイオードＤ１及び
Ｄ２が逆並列に接続される。トランジスタＱ１のエミッ
タとトランジスタＱ２のコレクタとの間の接続点Ｕには
誘導性負荷１が接続される。
バイスであるトランジスタＱ１及びＱ２が主電源Ｐ−Ｎ
間にトーテムポール接続され、これらのトランジスタＱ
１及びＱ２それぞれにフライホイルダイオードＤ１及び
Ｄ２が逆並列に接続される。トランジスタＱ１のエミッ
タとトランジスタＱ２のコレクタとの間の接続点Ｕには
誘導性負荷１が接続される。
【００８８】トランジスタＱ１及びトランジスタＱ２
は、第１の実施例同様、それぞれ異なる制御電圧ＶＨ及
びＶＬに基づき駆動制御される。
は、第１の実施例同様、それぞれ異なる制御電圧ＶＨ及
びＶＬに基づき駆動制御される。
【００８９】第１の外部入力端子Ｐ１より得られる入力
信号ＶIN１はエッジトリガパルス発生回路Ｐ１に取り込
まれ、第２の外部入力端子Ｐ２より得られる入力信号Ｖ
IN２は制御回路２に取り込まれる。入力信号ＶIN１及び
入力信号ＶIN２は制御電圧ＶＬに基づく信号である。
信号ＶIN１はエッジトリガパルス発生回路Ｐ１に取り込
まれ、第２の外部入力端子Ｐ２より得られる入力信号Ｖ
IN２は制御回路２に取り込まれる。入力信号ＶIN１及び
入力信号ＶIN２は制御電圧ＶＬに基づく信号である。
【００９０】エッジトリガパルス発生回路Ｐ１は、入力
信号ＶIN１に基づき、トランジスタＱ１をターンオンさ
せるタイミングでターンオンパルスをＯＲゲートＧ２を
介してターンオン用のレベルシフト回路ＬONに出力する
とともに、トランジスタＱ１をターンオフさせるタイミ
ングでターンオフパルスをターンオフ用のレベルシフト
回路ＬOFF に出力する。
信号ＶIN１に基づき、トランジスタＱ１をターンオンさ
せるタイミングでターンオンパルスをＯＲゲートＧ２を
介してターンオン用のレベルシフト回路ＬONに出力する
とともに、トランジスタＱ１をターンオフさせるタイミ
ングでターンオフパルスをターンオフ用のレベルシフト
回路ＬOFF に出力する。
【００９１】レベルシフト回路ＬONは、制御電圧ＶＬに
基づくターンオンパルスを、制御電圧ＶＨに基づく信号
にレベルシフトしてフリップフロップＦＦ１のセット入
力Ｓ１に出力する。同様にして、レベルシフト回路ＬOF
F は、制御電圧ＶＬに基づくターンオフパルスを、制御
電圧ＶＨに基づく信号にレベルシフトしてＯＲゲートＧ
１の第１入力に出力する。
基づくターンオンパルスを、制御電圧ＶＨに基づく信号
にレベルシフトしてフリップフロップＦＦ１のセット入
力Ｓ１に出力する。同様にして、レベルシフト回路ＬOF
F は、制御電圧ＶＬに基づくターンオフパルスを、制御
電圧ＶＨに基づく信号にレベルシフトしてＯＲゲートＧ
１の第１入力に出力する。
【００９２】制御電源電圧低下保護回路ＵＶ１は制御電
圧ＶＨをモニタし、制御電圧ＶＨが異常に低下するとＨ
レベル、それ以外はＬレベルとなる制御電圧低下検出信
号ＳＭをＯＲゲートＧ１の第２入力に出力する。
圧ＶＨをモニタし、制御電圧ＶＨが異常に低下するとＨ
レベル、それ以外はＬレベルとなる制御電圧低下検出信
号ＳＭをＯＲゲートＧ１の第２入力に出力する。
【００９３】電流センサＣＳ１は、トランジスタＱ１の
センス電極を流れる電流を電流−電圧変換して得られる
センス電圧ＶＳを、コンパレータで構成される過電流保
護回路ＯＣ１の正入力に出力する。過電流保護回路ＯＣ
１は負入力に基準電圧ＶＲを取り込み、その出力を過電
流検出信号ＳＯとしてフリップフロップＦＦ２のセット
入力Ｓ２に出力する。
センス電極を流れる電流を電流−電圧変換して得られる
センス電圧ＶＳを、コンパレータで構成される過電流保
護回路ＯＣ１の正入力に出力する。過電流保護回路ＯＣ
１は負入力に基準電圧ＶＲを取り込み、その出力を過電
流検出信号ＳＯとしてフリップフロップＦＦ２のセット
入力Ｓ２に出力する。
【００９４】フリップフロップＦＦ２は、そのリセット
入力Ｒ２にレベルシフト回路ＬOFFの出力を受け、その
Ｑ出力をＯＲゲートＧ１の第３入力に出力する。
入力Ｒ２にレベルシフト回路ＬOFFの出力を受け、その
Ｑ出力をＯＲゲートＧ１の第３入力に出力する。
【００９５】フリップフロップＦＦ１は、リセット入力
Ｒ１にＯＲゲートＧ１の出力を受け、そのＱ出力Ｑ１が
ドライバＤＲ１の入力に接続される。そして、ドライバ
ＤＲ１の出力がトランジスタＱ１のゲートに印加され
る。なお、フリップフロップＦＦ１はリセット優先動作
を行い、そのセット入力Ｓ１及びリセット入力が共に
“Ｈ”の場合、リセット動作を行いそのＱ出力Ｑ１を
“Ｌ”にする。
Ｒ１にＯＲゲートＧ１の出力を受け、そのＱ出力Ｑ１が
ドライバＤＲ１の入力に接続される。そして、ドライバ
ＤＲ１の出力がトランジスタＱ１のゲートに印加され
る。なお、フリップフロップＦＦ１はリセット優先動作
を行い、そのセット入力Ｓ１及びリセット入力が共に
“Ｈ”の場合、リセット動作を行いそのＱ出力Ｑ１を
“Ｌ”にする。
【００９６】接続点Ｕにはさらに出力電圧検出回路ＶＭ
が接続され、出力電圧検出回路ＶＭは接続点Ｕの電圧Ｖ
Ｕをモニタし、電圧ＶＵの所定電位に対する比較結果の
大／小に基づき、“Ｈ”／“Ｌ”レベルの電位比較信号
ＳＣを異常状態検出回路ＦＳ′に出力する。
が接続され、出力電圧検出回路ＶＭは接続点Ｕの電圧Ｖ
Ｕをモニタし、電圧ＶＵの所定電位に対する比較結果の
大／小に基づき、“Ｈ”／“Ｌ”レベルの電位比較信号
ＳＣを異常状態検出回路ＦＳ′に出力する。
【００９７】異常状態検出回路ＦＳ′は、電位比較信号
ＳＣと入力信号ＶIN１とを受け、これらの信号に基づ
き、トランジスタＱ１の異常状態／正常状態を“Ｌ”／
“Ｈ”で指示する異常状態信号ＦＯをＯＣ／ＵＶ異常状
態検出回路５に出力する。加えて、Ｈ”の異常状態信号
ＦＯの出力とほぼ同時にターンオンパルスをＯＲゲート
Ｇ２を介してレベルシフト回路ＬONに出力する。
ＳＣと入力信号ＶIN１とを受け、これらの信号に基づ
き、トランジスタＱ１の異常状態／正常状態を“Ｌ”／
“Ｈ”で指示する異常状態信号ＦＯをＯＣ／ＵＶ異常状
態検出回路５に出力する。加えて、Ｈ”の異常状態信号
ＦＯの出力とほぼ同時にターンオンパルスをＯＲゲート
Ｇ２を介してレベルシフト回路ＬONに出力する。
【００９８】ＯＣ／ＵＶ異常状態検出回路５は、異常状
態信号ＦＯを取り込み、“Ｈ”レベルの異常状態信号Ｆ
Ｏを受けると、所定時間経過後の異常状態信号ＦＯの信
号レベルを検証し、その“Ｈ”／“Ｌ”に基づき、
“Ｈ”の場合は過電流異常信号ＦＯＯＣを異常状態を指
示するレベル（“Ｈ”）に設定して第１の外部出力端子
Ｐ３から出力し、“Ｌ”の場合は制御電圧異常低下信号
ＦＯＵＶを異常状態を指示するレベル（“Ｈ”）に設定
して第２の外部出力端子Ｐ４から出力する。
態信号ＦＯを取り込み、“Ｈ”レベルの異常状態信号Ｆ
Ｏを受けると、所定時間経過後の異常状態信号ＦＯの信
号レベルを検証し、その“Ｈ”／“Ｌ”に基づき、
“Ｈ”の場合は過電流異常信号ＦＯＯＣを異常状態を指
示するレベル（“Ｈ”）に設定して第１の外部出力端子
Ｐ３から出力し、“Ｌ”の場合は制御電圧異常低下信号
ＦＯＵＶを異常状態を指示するレベル（“Ｈ”）に設定
して第２の外部出力端子Ｐ４から出力する。
【００９９】また、出力電圧検出回路ＶＭの電位比較信
号ＳＣは出力電流方向検出回路６にも付与される。出力
電流方向検出回路６は、さらに入力信号ＶIN１と制御回
路２への入力信号ＶIN２とを取り込み、電位比較信号Ｓ
Ｃ、入力信号ＶIN１及び入力信号ＶIN２に基づき、接続
点Ｕを流れる出力電流方向を指示する出力方向指示信号
ＩＭを出力する。
号ＳＣは出力電流方向検出回路６にも付与される。出力
電流方向検出回路６は、さらに入力信号ＶIN１と制御回
路２への入力信号ＶIN２とを取り込み、電位比較信号Ｓ
Ｃ、入力信号ＶIN１及び入力信号ＶIN２に基づき、接続
点Ｕを流れる出力電流方向を指示する出力方向指示信号
ＩＭを出力する。
【０１００】制御回路２は、第２の外部入力端子Ｐ２よ
り得られる入力信号ＶIN２に基づき、トランジスタＱ２
のオン，オフ等の駆動制御を行う。制御回路２の内部構
成及び動作は、本発明との関わりが希薄であるため、説
明を省略する。図３において、点線で囲んだ部分５２が
パワーデバイス（トランジスタＱ１及びＱ２）の制御回
路となる。
り得られる入力信号ＶIN２に基づき、トランジスタＱ２
のオン，オフ等の駆動制御を行う。制御回路２の内部構
成及び動作は、本発明との関わりが希薄であるため、説
明を省略する。図３において、点線で囲んだ部分５２が
パワーデバイス（トランジスタＱ１及びＱ２）の制御回
路となる。
【０１０１】図４は、第２の実施例のパワーデバイスの
制御回路の動作を示すタイミング図である。以下、図４
を参照しつつ第２の実施例の動作を説明する。
制御回路の動作を示すタイミング図である。以下、図４
を参照しつつ第２の実施例の動作を説明する。
【０１０２】入力信号ＶIN１が“Ｈ”レベルに立ち上が
りターンオンを指示すると、エッジトリガパルス発生回
路Ｐ１及びレベルシフト回路ＬONを介してターンオンパ
ルスＳONが発生し、制御電圧ＶＨレベルの“Ｈ”がフリ
ップフロップＦＦ１のセット入力Ｓ１に付与されるた
め、トランジスタＱ１のゲート電圧ＶGEは“Ｈ”となり
トランジスタＱ１はオン状態となる。
りターンオンを指示すると、エッジトリガパルス発生回
路Ｐ１及びレベルシフト回路ＬONを介してターンオンパ
ルスＳONが発生し、制御電圧ＶＨレベルの“Ｈ”がフリ
ップフロップＦＦ１のセット入力Ｓ１に付与されるた
め、トランジスタＱ１のゲート電圧ＶGEは“Ｈ”となり
トランジスタＱ１はオン状態となる。
【０１０３】一方、入力信号ＶIN１が“Ｌ”レベルに立
ち下がりターンオフを指示すると、エッジトリガパルス
発生回路Ｐ１及びレベルシフト回路ＬOFF を介してター
ンオフパルスＳOFF が発生し、制御電圧ＶＨレベルの
“Ｈ”が、ＯＲゲートＧ１を介してフリップフロップＦ
Ｆ１のリセット入力Ｒ１に付与されるため、トランジス
タＱ１のゲート電圧ＶGEが“Ｌ”となりトランジスタＱ
１はオフ状態となる。
ち下がりターンオフを指示すると、エッジトリガパルス
発生回路Ｐ１及びレベルシフト回路ＬOFF を介してター
ンオフパルスＳOFF が発生し、制御電圧ＶＨレベルの
“Ｈ”が、ＯＲゲートＧ１を介してフリップフロップＦ
Ｆ１のリセット入力Ｒ１に付与されるため、トランジス
タＱ１のゲート電圧ＶGEが“Ｌ”となりトランジスタＱ
１はオフ状態となる。
【０１０４】時刻ｔ４に、制御電圧ＶＨが異常に低下す
ると、制御電圧低下検出信号ＳＭがＨレベルとなり、そ
の“Ｈ”がＯＲゲートＧ１を介してフリップフロップＦ
Ｆ１のリセット入力Ｒ１に付与されるため、トランジス
タＱ１のゲート電圧ＶGEが“Ｌ”レベルとなりトランジ
スタＱ１はオフ状態となる。その結果、コンデンサＣＰ
への充電が再開され、制御電圧ＶＨは速やかに正常レベ
ルに復帰する。
ると、制御電圧低下検出信号ＳＭがＨレベルとなり、そ
の“Ｈ”がＯＲゲートＧ１を介してフリップフロップＦ
Ｆ１のリセット入力Ｒ１に付与されるため、トランジス
タＱ１のゲート電圧ＶGEが“Ｌ”レベルとなりトランジ
スタＱ１はオフ状態となる。その結果、コンデンサＣＰ
への充電が再開され、制御電圧ＶＨは速やかに正常レベ
ルに復帰する。
【０１０５】同時に、接続点Ｕの電位ＶＵが“Ｌ”に立
ち上がり、出力電圧検出回路ＶＭより異常状態を指示す
る電位比較信号ＳＣが異常状態検出回路ＦＳに出力され
る。その結果、異常状態検出回路ＦＳは異常状態を指示
する“Ｌ”レベルの異常状態信号ＦＯを出力するとも
に、ターンオンパルスＳONをＯＲゲートＧ２を介してレ
ベルシフト回路ＬONに与え、時刻ｔ４から微小遅延時間
Δｔ４５経過後の時刻ｔ５に、レベルシフト回路ＬONか
らターンオンパルスを再び発生させる。この微小遅延時
間Δｔ４５は、トランジスタＱ１がオフすることにより
開始されるコンデンサＣＰへの充電が完了（リフレッシ
ュ）し、制御電圧ＶＨが正常レベルに復帰する時間に設
定される。
ち上がり、出力電圧検出回路ＶＭより異常状態を指示す
る電位比較信号ＳＣが異常状態検出回路ＦＳに出力され
る。その結果、異常状態検出回路ＦＳは異常状態を指示
する“Ｌ”レベルの異常状態信号ＦＯを出力するとも
に、ターンオンパルスＳONをＯＲゲートＧ２を介してレ
ベルシフト回路ＬONに与え、時刻ｔ４から微小遅延時間
Δｔ４５経過後の時刻ｔ５に、レベルシフト回路ＬONか
らターンオンパルスを再び発生させる。この微小遅延時
間Δｔ４５は、トランジスタＱ１がオフすることにより
開始されるコンデンサＣＰへの充電が完了（リフレッシ
ュ）し、制御電圧ＶＨが正常レベルに復帰する時間に設
定される。
【０１０６】その結果、フリップフロップＦＦ１のセッ
ト入力に“Ｈ”が付与されるため、トランジスタＱ１の
ゲート電圧ＶGEが“Ｈ”となりトランジスタＱ１は速や
かにオン状態に復帰する。
ト入力に“Ｈ”が付与されるため、トランジスタＱ１の
ゲート電圧ＶGEが“Ｈ”となりトランジスタＱ１は速や
かにオン状態に復帰する。
【０１０７】そして、ＯＣ／ＵＶ異常状態検出回路５
は、時刻ｔ４から判定遅延時間ΔＴ１経過後の時刻ｔ６
における異常状態信号ＦＯの信号レベルを検証する。時
刻ｔ６では、トランジスタＱ１がオン状態で接続点Ｕの
電位は“Ｈ”に回復しているため、異常状態信号ＦＯは
“Ｈ”レベルである。
は、時刻ｔ４から判定遅延時間ΔＴ１経過後の時刻ｔ６
における異常状態信号ＦＯの信号レベルを検証する。時
刻ｔ６では、トランジスタＱ１がオン状態で接続点Ｕの
電位は“Ｈ”に回復しているため、異常状態信号ＦＯは
“Ｈ”レベルである。
【０１０８】したがって、ＯＣ／ＵＶ異常状態検出回路
５は、時刻ｔ４でトランジスタＱ１を強制的にオフさせ
た原因は、制御電圧ＶＨの異常低下であると判断し、制
御電圧異常低下信号ＦＯＵＶを時刻ｔ６から所定期間
“Ｈ”にする。
５は、時刻ｔ４でトランジスタＱ１を強制的にオフさせ
た原因は、制御電圧ＶＨの異常低下であると判断し、制
御電圧異常低下信号ＦＯＵＶを時刻ｔ６から所定期間
“Ｈ”にする。
【０１０９】時刻ｔ７で、トランジスタＱ１を流れる電
流ＩC が上昇して過電流供給状態となり、センス電圧Ｖ
Ｓが基準電圧ＶＲを上回ると、過電流保護回路ＯＣ１の
過電流検出信号ＳＯが“Ｈ”となる。そして、“Ｈ”の
過電流検出信号ＳＯがフリップフロップＦＦ２のセット
入力Ｓ２に出力されると、そのＱ出力Ｑ２が“Ｈ”とな
ってＯＲゲートＧ１を介してフリップフロップＦＦ１の
リセット入力Ｒ１に付与される。その結果、トランジス
タＱ１のゲート電圧ＶGEが“Ｌ”となりトランジスタＱ
１はオフ状態となって、トランジスタＱ１が過電流供給
状態から解放される。
流ＩC が上昇して過電流供給状態となり、センス電圧Ｖ
Ｓが基準電圧ＶＲを上回ると、過電流保護回路ＯＣ１の
過電流検出信号ＳＯが“Ｈ”となる。そして、“Ｈ”の
過電流検出信号ＳＯがフリップフロップＦＦ２のセット
入力Ｓ２に出力されると、そのＱ出力Ｑ２が“Ｈ”とな
ってＯＲゲートＧ１を介してフリップフロップＦＦ１の
リセット入力Ｒ１に付与される。その結果、トランジス
タＱ１のゲート電圧ＶGEが“Ｌ”となりトランジスタＱ
１はオフ状態となって、トランジスタＱ１が過電流供給
状態から解放される。
【０１１０】同時に、接続点Ｕの電位が“Ｌ”に立ち上
がり、出力電圧検出回路ＶＭより異常状態を指示する電
位比較信号ＳＣが異常状態検出回路ＦＳ′に出力され
る。その結果、異常状態検出回路ＦＳ′は異常状態を指
示する“Ｌ”レベルの異常状態信号ＦＯを出力するとも
に、ターンオンパルスをＯＲゲートＧ２を介してレベル
シフト回路ＬONに与え、時刻ｔ７直後の時刻ｔ８に、レ
ベルシフト回路ＬONからターンオンパルスＳONを再び発
生させる。
がり、出力電圧検出回路ＶＭより異常状態を指示する電
位比較信号ＳＣが異常状態検出回路ＦＳ′に出力され
る。その結果、異常状態検出回路ＦＳ′は異常状態を指
示する“Ｌ”レベルの異常状態信号ＦＯを出力するとも
に、ターンオンパルスをＯＲゲートＧ２を介してレベル
シフト回路ＬONに与え、時刻ｔ７直後の時刻ｔ８に、レ
ベルシフト回路ＬONからターンオンパルスＳONを再び発
生させる。
【０１１１】しかしながら、時刻ｔ８では、フリップフ
ロップＦＦ２のＱ出力Ｑ２が“Ｈ”で、フリップフロッ
プＦＦ１のリセット入力Ｒ１に“Ｈ”が印加され続けて
いる。その結果、フリップフロップＦＦ１のセット入力
Ｓ１に“Ｈ”が付与されてもフリップフロップＦＦ１は
リセット優先のため、トランジスタＱ１のゲート電圧Ｖ
GEが“Ｌ”を維持しトランジスタＱ１はオフ状態を維持
する。
ロップＦＦ２のＱ出力Ｑ２が“Ｈ”で、フリップフロッ
プＦＦ１のリセット入力Ｒ１に“Ｈ”が印加され続けて
いる。その結果、フリップフロップＦＦ１のセット入力
Ｓ１に“Ｈ”が付与されてもフリップフロップＦＦ１は
リセット優先のため、トランジスタＱ１のゲート電圧Ｖ
GEが“Ｌ”を維持しトランジスタＱ１はオフ状態を維持
する。
【０１１２】そして、ＯＣ／ＵＶ異常状態検出回路５
は、時刻ｔ７から判定遅延時間ΔＴ１経過後の時刻ｔ９
における異常状態信号ＦＯの信号レベルを検証する。時
刻ｔ９では、トランジスタＱ１がオフ状態で接続点Ｕの
電位ＶＵは“Ｌ”であるため、異常状態信号ＦＯは
“Ｌ”レベルである。
は、時刻ｔ７から判定遅延時間ΔＴ１経過後の時刻ｔ９
における異常状態信号ＦＯの信号レベルを検証する。時
刻ｔ９では、トランジスタＱ１がオフ状態で接続点Ｕの
電位ＶＵは“Ｌ”であるため、異常状態信号ＦＯは
“Ｌ”レベルである。
【０１１３】したがって、ＯＣ／ＵＶ異常状態検出回路
５は、時刻ｔ７でトランジスタＱ１を強制的にオフさせ
た原因は、トランジスタＱ１の過電流供給状態であると
判断し、制御電圧異常低下信号ＦＯＯＣを時刻ｔ９から
所定期間“Ｈ”にする。
５は、時刻ｔ７でトランジスタＱ１を強制的にオフさせ
た原因は、トランジスタＱ１の過電流供給状態であると
判断し、制御電圧異常低下信号ＦＯＯＣを時刻ｔ９から
所定期間“Ｈ”にする。
【０１１４】このように、第２の実施例では、制御電圧
ＶＨの異常低下でトランジスタＱ１がオフ状態とされた
場合、コンデンサＣＰが充電され制御電圧ＶＨは正常レ
ベルに復帰した後、トランジスタＱ１の駆動を速やかに
再開可能にしている。したがって、第１の実施例同様、
入力信号ＶIN１は制御電圧ＶＨの異常低下を考慮して設
定しなくとも、自動的に制御電圧ＶＨの充電動作及びト
ランジスタＱ１の駆動再開動作が行われる。
ＶＨの異常低下でトランジスタＱ１がオフ状態とされた
場合、コンデンサＣＰが充電され制御電圧ＶＨは正常レ
ベルに復帰した後、トランジスタＱ１の駆動を速やかに
再開可能にしている。したがって、第１の実施例同様、
入力信号ＶIN１は制御電圧ＶＨの異常低下を考慮して設
定しなくとも、自動的に制御電圧ＶＨの充電動作及びト
ランジスタＱ１の駆動再開動作が行われる。
【０１１５】また、ＯＣ／ＵＶ異常状態検出回路５は、
異常状態検出回路ＦＳ′より“Ｌ”の異常状態信号ＦＯ
を受けると、フリップフロップＦＦ１のセット入力Ｓ１
にターンオンパルスを与え、その後の接続点Ｕの電位Ｖ
Ｕを検証した結果に基づきトランジスタＱ１を強制的に
オフさせた原因を判断する。そして、上記判断結果に基
づき、制御電圧異常低下信号ＦＯＵＶと過電流異常信号
ＦＯＯＣとを別々に出力する。したがって、これらの信
号を検証することにより、トランジスタＱ１が強制的に
オフ状態なった原因が、過電流供給状態であるか制御電
圧異常低下であるかを正確に識別することができる。
異常状態検出回路ＦＳ′より“Ｌ”の異常状態信号ＦＯ
を受けると、フリップフロップＦＦ１のセット入力Ｓ１
にターンオンパルスを与え、その後の接続点Ｕの電位Ｖ
Ｕを検証した結果に基づきトランジスタＱ１を強制的に
オフさせた原因を判断する。そして、上記判断結果に基
づき、制御電圧異常低下信号ＦＯＵＶと過電流異常信号
ＦＯＯＣとを別々に出力する。したがって、これらの信
号を検証することにより、トランジスタＱ１が強制的に
オフ状態なった原因が、過電流供給状態であるか制御電
圧異常低下であるかを正確に識別することができる。
【０１１６】また、集積化に適さないレベルシフト回路
ＬUV及びレベルシフト回路ＬOCを省略できる分、第１の
実施例に比べ集積化に適した構成であるといえる。
ＬUV及びレベルシフト回路ＬOCを省略できる分、第１の
実施例に比べ集積化に適した構成であるといえる。
【０１１７】加えて、出力電流方向検出回路６は、電位
比較信号ＳＣ、入力信号ＶIN１及び入力信号ＶIN２に基
づき、接続点Ｕを流れる出力信号方向を指示する出力方
向指示信号ＩＭを外部に出力するため、出力方向指示信
号ＩＭにより接続点Ｕを流れる出力信号方向を識別する
ことができる。
比較信号ＳＣ、入力信号ＶIN１及び入力信号ＶIN２に基
づき、接続点Ｕを流れる出力信号方向を指示する出力方
向指示信号ＩＭを外部に出力するため、出力方向指示信
号ＩＭにより接続点Ｕを流れる出力信号方向を識別する
ことができる。
【０１１８】このため、外部のマイコン等のコントロー
ラが、出力方向指示信号ＩＭを参照することにより、よ
り適切なパワーデバイスの制御用の制御入力信号（入力
信号ＶIN１、入力信号ＶIN２等）を出力することができ
る。
ラが、出力方向指示信号ＩＭを参照することにより、よ
り適切なパワーデバイスの制御用の制御入力信号（入力
信号ＶIN１、入力信号ＶIN２等）を出力することができ
る。
【０１１９】ところで、第２の実施例では、過電流異常
供給を原因としてトランジスタＱ１をオフさせた直後に
ターンオフを指示する入力信号ＶINが入力されると、エ
ッジトリガパルス発生回路Ｐ１及びレベルシフト回路Ｌ
OFF を介して“Ｈ”のターンオフパルスがフリップフロ
ップＦＦ２のリセット入力Ｒ２に付与されることによ
り、フリップフロップＦＦ２のＱ出力が“Ｌ”に立ち下
がる。その結果、リセット優先のフリップフロップＦＦ
１のＱ出力Ｑ１の“Ｌ”固定状態が解除される。
供給を原因としてトランジスタＱ１をオフさせた直後に
ターンオフを指示する入力信号ＶINが入力されると、エ
ッジトリガパルス発生回路Ｐ１及びレベルシフト回路Ｌ
OFF を介して“Ｈ”のターンオフパルスがフリップフロ
ップＦＦ２のリセット入力Ｒ２に付与されることによ
り、フリップフロップＦＦ２のＱ出力が“Ｌ”に立ち下
がる。その結果、リセット優先のフリップフロップＦＦ
１のＱ出力Ｑ１の“Ｌ”固定状態が解除される。
【０１２０】上記したフリップフロップＦＦ１のＱ出力
Ｑ１の“Ｌ”固定状態の解除が、ＯＣ／ＵＶ異常状態検
出回路５の異常状態判定期間中（図４のΔＴ１中に相
当）に生じると、タイミング的に異常状態検出回路Ｆ
Ｓ′によるターンオンパルスでフリップフロップＦＦ１
がセットされる可能性が生じる。
Ｑ１の“Ｌ”固定状態の解除が、ＯＣ／ＵＶ異常状態検
出回路５の異常状態判定期間中（図４のΔＴ１中に相
当）に生じると、タイミング的に異常状態検出回路Ｆ
Ｓ′によるターンオンパルスでフリップフロップＦＦ１
がセットされる可能性が生じる。
【０１２１】つまり、第２の実施例では、最悪のケース
として、過電流異常供給でトランジスタＱ１が強制的に
オフさせたのにもかかわらず、ＯＣ／ＵＶ異常状態検出
回路５が制御電圧ＶＨの異常低下であると誤判定してし
まう危険性がある。この誤判定の危険性をゼロにしたの
が第３の実施例である。 ＜第３の実施例＞図５はこの発明の第３の実施例である
パワーデバイスの制御回路の構成を示す回路構成図であ
る。
として、過電流異常供給でトランジスタＱ１が強制的に
オフさせたのにもかかわらず、ＯＣ／ＵＶ異常状態検出
回路５が制御電圧ＶＨの異常低下であると誤判定してし
まう危険性がある。この誤判定の危険性をゼロにしたの
が第３の実施例である。 ＜第３の実施例＞図５はこの発明の第３の実施例である
パワーデバイスの制御回路の構成を示す回路構成図であ
る。
【０１２２】同図に示すように、第３の実施例の構成は
基本的に第２の実施例の構成と同様であり、レベルシフ
ト回路ＬOFF の出力がフリップフロップＦＦ２のリセッ
ト入力Ｒ２に付与される構成に置き代わって、フリップ
フロップＦＦ２のＱ出力Ｑ２が遅延回路７（遅延時間Δ
Ｔ２）を介してリセット入力Ｒ２に帰還させる点が異な
る。なお、遅延時間ΔＴ２は判定遅延時間ΔＴ１に比べ
十分大きな時間に設定される。
基本的に第２の実施例の構成と同様であり、レベルシフ
ト回路ＬOFF の出力がフリップフロップＦＦ２のリセッ
ト入力Ｒ２に付与される構成に置き代わって、フリップ
フロップＦＦ２のＱ出力Ｑ２が遅延回路７（遅延時間Δ
Ｔ２）を介してリセット入力Ｒ２に帰還させる点が異な
る。なお、遅延時間ΔＴ２は判定遅延時間ΔＴ１に比べ
十分大きな時間に設定される。
【０１２３】つまり、フリップフロップＦＦ２のＱ出力
Ｑ２が“Ｈ”を出力すると、遅延回路７の遅延時間ΔＴ
２経過後に、リセットがかかりフリップフロップＦＦ２
のＱ出力Ｑ２が自動的に“Ｌ”に立ち下がる。図５にお
いて、点線で囲んだ部分５３がパワーデバイス（トラン
ジスタＱ１及びＱ２）の制御回路となる。なお、他の構
成は第２の実施例と同様であるため説明は省略する。
Ｑ２が“Ｈ”を出力すると、遅延回路７の遅延時間ΔＴ
２経過後に、リセットがかかりフリップフロップＦＦ２
のＱ出力Ｑ２が自動的に“Ｌ”に立ち下がる。図５にお
いて、点線で囲んだ部分５３がパワーデバイス（トラン
ジスタＱ１及びＱ２）の制御回路となる。なお、他の構
成は第２の実施例と同様であるため説明は省略する。
【０１２４】以下、第２の実施例と異なる動作部分であ
る過電流保護動作を図４を参照して説明する。
る過電流保護動作を図４を参照して説明する。
【０１２５】時刻ｔ７で、トランジスタＱ１が過電流供
給状態となり、センス電圧ＶＳが基準電圧ＶＲを上回る
と過電流保護回路ＯＣ１の過電流検出信号ＳＯが“Ｈ”
となり、“Ｈ”の過電流検出信号ＳＯがフリップフロッ
プＦＦ２のセット入力Ｓ２に出力される。そして、フリ
ップフロップＦＦ２のＱ出力Ｑ２が“Ｈ”となってＯＲ
ゲートＧ１を介してフリップフロップＦＦ１のリセット
入力Ｒ１に付与される。その結果、トランジスタＱ１の
ゲート電圧ＶGEが“Ｌ”となりトランジスタＱ１はオフ
状態となって、トランジスタＱ１が過電流供給状態から
解放される。
給状態となり、センス電圧ＶＳが基準電圧ＶＲを上回る
と過電流保護回路ＯＣ１の過電流検出信号ＳＯが“Ｈ”
となり、“Ｈ”の過電流検出信号ＳＯがフリップフロッ
プＦＦ２のセット入力Ｓ２に出力される。そして、フリ
ップフロップＦＦ２のＱ出力Ｑ２が“Ｈ”となってＯＲ
ゲートＧ１を介してフリップフロップＦＦ１のリセット
入力Ｒ１に付与される。その結果、トランジスタＱ１の
ゲート電圧ＶGEが“Ｌ”となりトランジスタＱ１はオフ
状態となって、トランジスタＱ１が過電流供給状態から
解放される。
【０１２６】同時に、接続点Ｕの電位が“Ｌ”に立ち上
がり、出力電圧検出回路ＶＭより異常状態を指示する電
位比較信号ＳＣが異常状態検出回路ＦＳ′に出力され
る。その結果、異常状態検出回路ＦＳ′は異常状態を指
示する“Ｌ”レベルの異常状態信号ＦＯを出力するとも
に、ターンオンパルスをＯＲゲートＧ２を介してレベル
シフト回路ＬONに与え、時刻ｔ７直後の時刻ｔ８に、レ
ベルシフト回路ＬONからターンオンパルスＳONを再び発
生させる。
がり、出力電圧検出回路ＶＭより異常状態を指示する電
位比較信号ＳＣが異常状態検出回路ＦＳ′に出力され
る。その結果、異常状態検出回路ＦＳ′は異常状態を指
示する“Ｌ”レベルの異常状態信号ＦＯを出力するとも
に、ターンオンパルスをＯＲゲートＧ２を介してレベル
シフト回路ＬONに与え、時刻ｔ７直後の時刻ｔ８に、レ
ベルシフト回路ＬONからターンオンパルスＳONを再び発
生させる。
【０１２７】しかしながら、時刻ｔ８は、時刻ｔ７から
遅延回路７の遅延時間ΔＴ２を経過しておらず、フリッ
プフロップＦＦ２にはリセットがかかっていない。した
がって、フリップフロップＦＦ２のＱ出力Ｑ２が“Ｈ”
でフリップフロップＦＦ１のリセット入力Ｒ１に“Ｈ”
が印加され続ける。その結果、フリップフロップＦＦ１
のセット入力Ｓ１に“Ｈ”が付与されてもフリップフロ
ップＦＦ１はリセット優先のため、トランジスタＱ１の
ゲート電圧ＶGEが“Ｌ”を維持しトランジスタＱ１はオ
フ状態を維持する。
遅延回路７の遅延時間ΔＴ２を経過しておらず、フリッ
プフロップＦＦ２にはリセットがかかっていない。した
がって、フリップフロップＦＦ２のＱ出力Ｑ２が“Ｈ”
でフリップフロップＦＦ１のリセット入力Ｒ１に“Ｈ”
が印加され続ける。その結果、フリップフロップＦＦ１
のセット入力Ｓ１に“Ｈ”が付与されてもフリップフロ
ップＦＦ１はリセット優先のため、トランジスタＱ１の
ゲート電圧ＶGEが“Ｌ”を維持しトランジスタＱ１はオ
フ状態を維持する。
【０１２８】そして、ＯＣ／ＵＶ異常状態検出回路５
は、時刻ｔ７から判定遅延時間ΔＴ１経過後の時刻ｔ９
における異常状態信号ＦＯの信号レベルを検証する。時
刻ｔ９では、トランジスタＱ１がオフ状態で接続点Ｕの
電位ＶＵは“Ｌ”であるため、異常状態信号ＦＯは
“Ｌ”レベルである。
は、時刻ｔ７から判定遅延時間ΔＴ１経過後の時刻ｔ９
における異常状態信号ＦＯの信号レベルを検証する。時
刻ｔ９では、トランジスタＱ１がオフ状態で接続点Ｕの
電位ＶＵは“Ｌ”であるため、異常状態信号ＦＯは
“Ｌ”レベルである。
【０１２９】したがって、ＯＣ／ＵＶ異常状態検出回路
５は、時刻ｔ７でトランジスタＱ１を強制的にオフさせ
た原因は、トランジスタＱ１の過電流供給状態であると
判断し、制御電圧異常低下信号ＦＯＯＣを時刻ｔ９から
所定期間“Ｈ”にする。
５は、時刻ｔ７でトランジスタＱ１を強制的にオフさせ
た原因は、トランジスタＱ１の過電流供給状態であると
判断し、制御電圧異常低下信号ＦＯＯＣを時刻ｔ９から
所定期間“Ｈ”にする。
【０１３０】このように第３の実施例では、過電流異常
供給でトランジスタＱ１をオフさせると、ＯＣ／ＵＶ異
常状態検出回路５の判定遅延時間ΔＴ１より十分大きな
期間ΔＴ２中は、フリップフロップＦＦ１のＱ出力Ｑ１
を完全に“Ｌ”に固定するため、ＯＣ／ＵＶ異常状態検
出回路５が過電流供給異常を制御電圧低下異常と誤判定
することはない。 ＜レベルシフト回路（その１）＞図６は、第１〜第３の
実施例で用いられたレベルシフト回路ＬONの内部構成を
示す回路図である。なお、レベルシフト回路ＬOFF も全
く同じ内部構成であるため、以下、レベルシフト回路Ｌ
ONを代表して説明する。
供給でトランジスタＱ１をオフさせると、ＯＣ／ＵＶ異
常状態検出回路５の判定遅延時間ΔＴ１より十分大きな
期間ΔＴ２中は、フリップフロップＦＦ１のＱ出力Ｑ１
を完全に“Ｌ”に固定するため、ＯＣ／ＵＶ異常状態検
出回路５が過電流供給異常を制御電圧低下異常と誤判定
することはない。 ＜レベルシフト回路（その１）＞図６は、第１〜第３の
実施例で用いられたレベルシフト回路ＬONの内部構成を
示す回路図である。なお、レベルシフト回路ＬOFF も全
く同じ内部構成であるため、以下、レベルシフト回路Ｌ
ONを代表して説明する。
【０１３１】同図に示すように、レベルシフト回路ＬON
は、Ｎチャネル高耐圧（耐圧が１００Ｖ以上）ＭＯＳト
ランジスタＱＮ、抵抗ＲＳ、ダイオードＤＳ及びインバ
ータＧ１０から構成される。制御電圧ＶＨ，接地レベル
間に抵抗ＲＳ及びトランジスタＱＮが介挿される。トラ
ンジスタＱＮのゲートには、エッジトリガパルス発生回
路Ｐ１からのターンオンパルスＰＯが印加される。
は、Ｎチャネル高耐圧（耐圧が１００Ｖ以上）ＭＯＳト
ランジスタＱＮ、抵抗ＲＳ、ダイオードＤＳ及びインバ
ータＧ１０から構成される。制御電圧ＶＨ，接地レベル
間に抵抗ＲＳ及びトランジスタＱＮが介挿される。トラ
ンジスタＱＮのゲートには、エッジトリガパルス発生回
路Ｐ１からのターンオンパルスＰＯが印加される。
【０１３２】また、抵抗ＲＳ，トランジスタＱＮ間のノ
ードＮ１にインバータＧ１０の入力が接続されるととも
に、ダイオードＤＳのカソードが接続される。そして、
ダイオードのアノードが制御電圧ＶＨ出力用のコンデン
サＣＰの負電極に接続される。以下、コンデンサＣＰの
負電極の電圧ＶＣＰをコンデンサＧＮＤ電圧ＶＣＰと表
現する。
ードＮ１にインバータＧ１０の入力が接続されるととも
に、ダイオードＤＳのカソードが接続される。そして、
ダイオードのアノードが制御電圧ＶＨ出力用のコンデン
サＣＰの負電極に接続される。以下、コンデンサＣＰの
負電極の電圧ＶＣＰをコンデンサＧＮＤ電圧ＶＣＰと表
現する。
【０１３３】インバータＧ１０はその“Ｈ”，“Ｌ”レ
ベルを、コンデンサＣＰの正電極，負電極より得られる
電圧で設定されており、このインバータＧ１０の出力が
レベルシフト回路ＬONの出力となる。
ベルを、コンデンサＣＰの正電極，負電極より得られる
電圧で設定されており、このインバータＧ１０の出力が
レベルシフト回路ＬONの出力となる。
【０１３４】このような構成において、制御電圧ＶＬで
規定される“Ｈ”のターンオンパルスＰＯが印加される
と、トランジスタＱＮはオンし、ノードＮ１の電位が
“Ｌ”となり、インバータＧ１０が制御電圧ＶＨで規定
される“Ｈ”を出力し、それ以外の場合は、トランジス
タＱＮはオフし、ノードＮ１の電位が“Ｈ”のため、イ
ンバータＧ１０がコンデンサＧＮＤ電圧ＶＣＰで規定さ
れる“Ｌ”を出力する。
規定される“Ｈ”のターンオンパルスＰＯが印加される
と、トランジスタＱＮはオンし、ノードＮ１の電位が
“Ｌ”となり、インバータＧ１０が制御電圧ＶＨで規定
される“Ｈ”を出力し、それ以外の場合は、トランジス
タＱＮはオフし、ノードＮ１の電位が“Ｈ”のため、イ
ンバータＧ１０がコンデンサＧＮＤ電圧ＶＣＰで規定さ
れる“Ｌ”を出力する。
【０１３５】なお、レベルシフト回路ＬONとレベルシフ
ト回路ＬOFF を個別に形成した理由は以下の通りであ
る。
ト回路ＬOFF を個別に形成した理由は以下の通りであ
る。
【０１３６】図６において、高耐圧Ｎチャネルトランジ
スタＱＮは導通状態となると、トランジスタＱＮのドレ
インーソース間電圧の大きな状態でドレイン電流を流す
ことになるため、トランジスタＱＮの導通することよる
消費電流が非常に大きくなる。したがって、トランジス
タＱＮのオン，オフ状態を単純にトランジスタＱ１のオ
ン情報とオフ情報とに対応させると、トランジスタＱＮ
が長時間オン状態となるという不都合が生じる。
スタＱＮは導通状態となると、トランジスタＱＮのドレ
インーソース間電圧の大きな状態でドレイン電流を流す
ことになるため、トランジスタＱＮの導通することよる
消費電流が非常に大きくなる。したがって、トランジス
タＱＮのオン，オフ状態を単純にトランジスタＱ１のオ
ン情報とオフ情報とに対応させると、トランジスタＱＮ
が長時間オン状態となるという不都合が生じる。
【０１３７】この不都合を回避するため、ターンオン用
のレベルシフト回路ＬONと、ターンオフ用のレベルシフ
ト回路ＬOFF とを用いて、ターンオン情報とターンオフ
情報とを独立して伝達するようにしている。さらに、ト
ランジスタＱＮを導通させる信号のパルス幅を制限する
ことにより、トランジスタＱＮのドレイン電流と導通時
間とを制限し低消費電力化を図っている。 ＜レベルシフト回路（その２）＞図７は、第１の実施例
で用いられたレベルシフト回路ＬUVの内部構成を示す回
路図である。なお、レベルシフト回路ＬOCも全く同じ内
部構成であるため、以下、レベルシフト回路ＬUVを代表
して説明する。
のレベルシフト回路ＬONと、ターンオフ用のレベルシフ
ト回路ＬOFF とを用いて、ターンオン情報とターンオフ
情報とを独立して伝達するようにしている。さらに、ト
ランジスタＱＮを導通させる信号のパルス幅を制限する
ことにより、トランジスタＱＮのドレイン電流と導通時
間とを制限し低消費電力化を図っている。 ＜レベルシフト回路（その２）＞図７は、第１の実施例
で用いられたレベルシフト回路ＬUVの内部構成を示す回
路図である。なお、レベルシフト回路ＬOCも全く同じ内
部構成であるため、以下、レベルシフト回路ＬUVを代表
して説明する。
【０１３８】同図に示すように、レベルシフト回路ＬUV
は、Ｐチャネル高耐圧ＭＯＳトランジスタＱＰ、抵抗Ｒ
Ｓ、ダイオードＤＳ及びインバータＧ１０から構成され
ている 制御電圧ＶＨ，接地レベル間にトランジスタＱ
Ｐ及び抵抗ＲＳが介挿される。トランジスタＱＰのゲー
トには、制御電源電圧低下保護回路ＵＶ１からのパルス
ＰＵが印加される。
は、Ｐチャネル高耐圧ＭＯＳトランジスタＱＰ、抵抗Ｒ
Ｓ、ダイオードＤＳ及びインバータＧ１０から構成され
ている 制御電圧ＶＨ，接地レベル間にトランジスタＱ
Ｐ及び抵抗ＲＳが介挿される。トランジスタＱＰのゲー
トには、制御電源電圧低下保護回路ＵＶ１からのパルス
ＰＵが印加される。
【０１３９】また、抵抗ＲＳ，トランジスタＱＰ間のノ
ードＮ２にインバータＧ１０の入力が接続されるととも
に、ダイオードＤＳのアノードが接続される。そして、
ダイオードＤＳのカソードが電源ＶＬＳの正極に接続さ
れる。
ードＮ２にインバータＧ１０の入力が接続されるととも
に、ダイオードＤＳのアノードが接続される。そして、
ダイオードＤＳのカソードが電源ＶＬＳの正極に接続さ
れる。
【０１４０】インバータＧ１０はその“Ｈ”，“Ｌ”レ
ベルが、電源ＶＬＳの正電極，負電極より得られる電圧
で設定されており、このインバータＧ１０の出力がレベ
ルシフト回路ＬUVの出力となる。
ベルが、電源ＶＬＳの正電極，負電極より得られる電圧
で設定されており、このインバータＧ１０の出力がレベ
ルシフト回路ＬUVの出力となる。
【０１４１】このような構成において、“Ｌ”のパルス
ＰＵが印加されると、トランジスタＱＰはオンし、ノー
ドＮ２の電位が“Ｈ”となり、インバータＧ１０が接地
レベルの“Ｌ”を出力し、それ以外の場合は、トランジ
スタＱＰはオフし、ノードＮ２の電位が“Ｌ”のため、
インバータＧ１０が制御電圧ＶＬで規定される“Ｈ”を
出力する。 ＜レベルシフト回路（その３）＞レベルシフト用の高耐
圧デバイス（トランジスタ）の素子サイズは大きく、高
耐圧のＩＣを低コストにするためにレベルシフト用の高
耐圧トランジスタの使用数を減らす方が、集積化を考え
ると望ましい。
ＰＵが印加されると、トランジスタＱＰはオンし、ノー
ドＮ２の電位が“Ｈ”となり、インバータＧ１０が接地
レベルの“Ｌ”を出力し、それ以外の場合は、トランジ
スタＱＰはオフし、ノードＮ２の電位が“Ｌ”のため、
インバータＧ１０が制御電圧ＶＬで規定される“Ｈ”を
出力する。 ＜レベルシフト回路（その３）＞レベルシフト用の高耐
圧デバイス（トランジスタ）の素子サイズは大きく、高
耐圧のＩＣを低コストにするためにレベルシフト用の高
耐圧トランジスタの使用数を減らす方が、集積化を考え
ると望ましい。
【０１４２】例えば、第１〜第３の実施例においては、
少なくとも２つのレベルシフト回路（ＬON及びＬOFF ）
を必要とするため、図６で示した構成では、レベルシフ
ト回路（ＬON及びＬOFF ）を形成する場合、２つの高耐
圧トランジスタを必要となる。
少なくとも２つのレベルシフト回路（ＬON及びＬOFF ）
を必要とするため、図６で示した構成では、レベルシフ
ト回路（ＬON及びＬOFF ）を形成する場合、２つの高耐
圧トランジスタを必要となる。
【０１４３】図８は、レベルシフト回路ＬON及びレベル
シフト回路ＬOFF を、１つの高耐圧トランジスタで構成
した第１の構成例を示す回路図である。なお、抵抗Ｒ
Ｓ、ダイオードＤＳ及びトランジスタＱＮからなるレベ
ルシフト基本部８と、コンデンサＣＰ、インバータＧ１
０、制御電圧ＶＨ及び制御電圧ＶＬ等は、図６で示した
レベルシフト回路ＬONの構成と同様であるため、詳細な
説明は省略する同図に示すように、ワンショットパルス
発生部１１は、第１の入力端子Ｐ１１から、ターンオン
信号に相当する入力信号Ｓ１１を取り込み、ワンショッ
トパルス発生部１２は、第２の入力端子Ｐ１２から、タ
ーンオフ信号に相当する入力信号Ｓ１２を取り込む。そ
して、入力信号Ｓ１１の立ち上がりがワンショットパル
ス発生部１１でパルス幅Δｔ１の“Ｈ”レベル信号に波
形整形されてＯＲゲートＧ４に出力され、入力信号Ｓ１
２の立ち上がりがワンショットパルス発生部１２でパル
ス幅Δｔ２（＜Δｔ１）の“Ｈ”レベル信号に波形整形
されてＯＲゲートＧ４に出力される。
シフト回路ＬOFF を、１つの高耐圧トランジスタで構成
した第１の構成例を示す回路図である。なお、抵抗Ｒ
Ｓ、ダイオードＤＳ及びトランジスタＱＮからなるレベ
ルシフト基本部８と、コンデンサＣＰ、インバータＧ１
０、制御電圧ＶＨ及び制御電圧ＶＬ等は、図６で示した
レベルシフト回路ＬONの構成と同様であるため、詳細な
説明は省略する同図に示すように、ワンショットパルス
発生部１１は、第１の入力端子Ｐ１１から、ターンオン
信号に相当する入力信号Ｓ１１を取り込み、ワンショッ
トパルス発生部１２は、第２の入力端子Ｐ１２から、タ
ーンオフ信号に相当する入力信号Ｓ１２を取り込む。そ
して、入力信号Ｓ１１の立ち上がりがワンショットパル
ス発生部１１でパルス幅Δｔ１の“Ｈ”レベル信号に波
形整形されてＯＲゲートＧ４に出力され、入力信号Ｓ１
２の立ち上がりがワンショットパルス発生部１２でパル
ス幅Δｔ２（＜Δｔ１）の“Ｈ”レベル信号に波形整形
されてＯＲゲートＧ４に出力される。
【０１４４】ＯＲゲートＧ４の出力は高耐圧なＮチャネ
ルＭＯＳトランジスタＱＮのゲートに付与される。この
ＯＲゲートＧ４の“Ｈ”レベルは、トランジスタＱＮに
所定のドレイン電流が流れるレベルに設定される。
ルＭＯＳトランジスタＱＮのゲートに付与される。この
ＯＲゲートＧ４の“Ｈ”レベルは、トランジスタＱＮに
所定のドレイン電流が流れるレベルに設定される。
【０１４５】したがって、ＯＲゲートＧ４の入力が
“Ｈ”になると、トランジスタＱＮがオンし、抵抗ＲＳ
による電圧降下により、ノードＮ１の電位が“Ｌ”レベ
ルになる。そして、その継続期間は、入力信号Ｓ１１の
立ち上がり時に期間Δｔ１となり、入力信号Ｓ１２の立
ち上がり時に期間Δｔ２となる。
“Ｈ”になると、トランジスタＱＮがオンし、抵抗ＲＳ
による電圧降下により、ノードＮ１の電位が“Ｌ”レベ
ルになる。そして、その継続期間は、入力信号Ｓ１１の
立ち上がり時に期間Δｔ１となり、入力信号Ｓ１２の立
ち上がり時に期間Δｔ２となる。
【０１４６】この“Ｌ”がインバータＧ１０を介して
“Ｈ”となってフィルタＦＬ１及び遅延回路ＤＬ１に出
力される。フィルタＦＬ１は、Ｈレベルの信号を時定数
Δｔ３（Δｔ２＜Δｔ３＜Δｔ１）でフィルタリング処
理し、遅延回路ＤＬ１は入力信号を遅延時間はΔｔ３遅
延させて出力する。また、フィルタＦＬ１の出力は、入
力信号Ｓ１１に対応する出力信号Ｓ０１となって第１の
出力端子Ｐ０１から出力されるとともに、インバータＧ
５の入力に出力される。
“Ｈ”となってフィルタＦＬ１及び遅延回路ＤＬ１に出
力される。フィルタＦＬ１は、Ｈレベルの信号を時定数
Δｔ３（Δｔ２＜Δｔ３＜Δｔ１）でフィルタリング処
理し、遅延回路ＤＬ１は入力信号を遅延時間はΔｔ３遅
延させて出力する。また、フィルタＦＬ１の出力は、入
力信号Ｓ１１に対応する出力信号Ｓ０１となって第１の
出力端子Ｐ０１から出力されるとともに、インバータＧ
５の入力に出力される。
【０１４７】また、遅延回路ＤＬ１の出力と、インバー
タＧ５の出力とがＡＮＤゲートＧ６に入力され、ＡＮＤ
ゲートＧ６の出力が、入力信号Ｓ１２に対応する出力信
号Ｓ０２となって第２の外部端子Ｐ０２から出力され
る。なお、インバータＧ５、ＡＮＤゲートＧ６の“Ｈ”
及び“Ｌ”も制御電圧ＶＨ及びコンデンサＧＮＤ電圧Ｖ
ＣＰで規定される（図示せず）。
タＧ５の出力とがＡＮＤゲートＧ６に入力され、ＡＮＤ
ゲートＧ６の出力が、入力信号Ｓ１２に対応する出力信
号Ｓ０２となって第２の外部端子Ｐ０２から出力され
る。なお、インバータＧ５、ＡＮＤゲートＧ６の“Ｈ”
及び“Ｌ”も制御電圧ＶＨ及びコンデンサＧＮＤ電圧Ｖ
ＣＰで規定される（図示せず）。
【０１４８】したがって、入力信号Ｓ１１の立ち上がり
時には、インバータＧ１０の“Ｈ”出力期間がΔｔ１と
なるため、出力信号Ｓ０１が制御電圧ＶＨで規定される
“Ｈ”となり、出力信号Ｓ０２がコンデンサＧＮＤ電圧
ＶＣＰで規定される“Ｌ”となる。一方、入力信号Ｓ１
２の立ち上がり時には、インバータＧ１０の出力期間が
Δｔ２となるため、出力信号Ｓ０２が制御電圧ＶＨで規
定される“Ｈ”となり、出力信号Ｓ０１がコンデンサＧ
ＮＤ電圧ＶＣＰで規定される“Ｌ”となる。
時には、インバータＧ１０の“Ｈ”出力期間がΔｔ１と
なるため、出力信号Ｓ０１が制御電圧ＶＨで規定される
“Ｈ”となり、出力信号Ｓ０２がコンデンサＧＮＤ電圧
ＶＣＰで規定される“Ｌ”となる。一方、入力信号Ｓ１
２の立ち上がり時には、インバータＧ１０の出力期間が
Δｔ２となるため、出力信号Ｓ０２が制御電圧ＶＨで規
定される“Ｈ”となり、出力信号Ｓ０１がコンデンサＧ
ＮＤ電圧ＶＣＰで規定される“Ｌ”となる。
【０１４９】このように、インバータＧ１０の“Ｈ”の
パルス幅の違いに基づき、２つの入力信号Ｓ１１及び入
力信号Ｓ１２のうち、いずれの入力信号の立ち上がりか
を判断することにより、２つ出力信号Ｓ０１及びＳ０２
を選択するレベルシフト回路が構成されるため、１つの
高耐圧トランジスタのみを用いて２つの入力信号に対応
するレベルシフト回路を実現することができる。
パルス幅の違いに基づき、２つの入力信号Ｓ１１及び入
力信号Ｓ１２のうち、いずれの入力信号の立ち上がりか
を判断することにより、２つ出力信号Ｓ０１及びＳ０２
を選択するレベルシフト回路が構成されるため、１つの
高耐圧トランジスタのみを用いて２つの入力信号に対応
するレベルシフト回路を実現することができる。
【０１５０】さらに、この方法を拡張して、３つ以上の
入力信号に対応するレベルシフト回路を１つの高耐圧ト
ランジスタを用いて実現することも可能である。 ＜レベルシフト回路（その４）＞図９は、レベルシフト
回路ＬON及びレベルシフト回路ＬOFF を、１つの高耐圧
トランジスタで構成した第２の構成例を示す回路図であ
る。なお、抵抗ＲＳ、ダイオードＤＳ及びトランジスタ
ＱＮからなるレベルシフト基本部８と、コンデンサＣ
Ｐ、制御電圧ＶＨ及び制御電圧ＶＬ等は、図６で示した
レベルシフト回路ＬONの構成と同様であるため、詳細な
説明は省略する同図に示すように、レベルシフト基本部
８の高耐圧ＮチャネルＭＯＳトランジスタＱＮとカレン
トミラー構成で低耐圧ＮチャネルトランジスタＱＭが接
続される。このトランジスタＱＭのドレインがスイッチ
１３及び１４を介して、電流源Ｉr １及び電流源Ｉr ２
と接続される。これらの電流源Ｉr １及び電流源Ｉr ２
は電源ＶＬＳの正電極に接続され、電流源Ｉr １の供給
電流量Ｉ１は電流源Ｉr２の供給電流量Ｉ２より大きく
設定される（Ｉ１＞Ｉ２）。
入力信号に対応するレベルシフト回路を１つの高耐圧ト
ランジスタを用いて実現することも可能である。 ＜レベルシフト回路（その４）＞図９は、レベルシフト
回路ＬON及びレベルシフト回路ＬOFF を、１つの高耐圧
トランジスタで構成した第２の構成例を示す回路図であ
る。なお、抵抗ＲＳ、ダイオードＤＳ及びトランジスタ
ＱＮからなるレベルシフト基本部８と、コンデンサＣ
Ｐ、制御電圧ＶＨ及び制御電圧ＶＬ等は、図６で示した
レベルシフト回路ＬONの構成と同様であるため、詳細な
説明は省略する同図に示すように、レベルシフト基本部
８の高耐圧ＮチャネルＭＯＳトランジスタＱＮとカレン
トミラー構成で低耐圧ＮチャネルトランジスタＱＭが接
続される。このトランジスタＱＭのドレインがスイッチ
１３及び１４を介して、電流源Ｉr １及び電流源Ｉr ２
と接続される。これらの電流源Ｉr １及び電流源Ｉr ２
は電源ＶＬＳの正電極に接続され、電流源Ｉr １の供給
電流量Ｉ１は電流源Ｉr２の供給電流量Ｉ２より大きく
設定される（Ｉ１＞Ｉ２）。
【０１５１】スイッチ１３は、ターンオン信号に相当す
る入力信号Ｓ１１を取り込み、スイッチ１４は、第２の
入力端子Ｐ１２から、ターンオフ信号に相当する入力信
号Ｓ１２を取り込む。そして、スイッチ１３は、入力信
号Ｓ１１が“Ｈ”の期間オンし、スイッチ１４は、入力
信号Ｓ１２が“Ｈ”の期間オンする。
る入力信号Ｓ１１を取り込み、スイッチ１４は、第２の
入力端子Ｐ１２から、ターンオフ信号に相当する入力信
号Ｓ１２を取り込む。そして、スイッチ１３は、入力信
号Ｓ１１が“Ｈ”の期間オンし、スイッチ１４は、入力
信号Ｓ１２が“Ｈ”の期間オンする。
【０１５２】したがって、入力信号Ｓ１１が立ち上がる
と、レベルシフト基本部８の抵抗ＲＳに電流Ｉ１が流
れ、入力信号Ｓ１２が立ち上がると、レベルシフト基本
部８の抵抗ＲＳに電流Ｉ２が流れる。その結果、入力信
号Ｓ１１の立ち上がり時のノードＮ１の電位Ｖ１１と、
入力信号Ｓ１２の立ち上がり時のノードＮ１の電位Ｖ１
２にはＶ１１＜Ｖ１２が成立する。
と、レベルシフト基本部８の抵抗ＲＳに電流Ｉ１が流
れ、入力信号Ｓ１２が立ち上がると、レベルシフト基本
部８の抵抗ＲＳに電流Ｉ２が流れる。その結果、入力信
号Ｓ１１の立ち上がり時のノードＮ１の電位Ｖ１１と、
入力信号Ｓ１２の立ち上がり時のノードＮ１の電位Ｖ１
２にはＶ１１＜Ｖ１２が成立する。
【０１５３】ノードＮ１はコンパレータＣ２の負入力及
びコンパレータＣ３の負入力に接続され、コンパレータ
Ｃ２の正入力は基準電圧Ｖref １が印加され、コンパレ
ータＣ３の正入力には基準電圧Ｖref ２が印加される。
なお、基準電圧Ｖref １及び基準電圧Ｖref ２の大小関
係は、トランジスタＱＮがオフ状態のノードＮ１の電位
をＶ１０とすると、Ｖ１１＜Ｖref １＜Ｖ１２＜Ｖref
２＜Ｖ１０に設定される。
びコンパレータＣ３の負入力に接続され、コンパレータ
Ｃ２の正入力は基準電圧Ｖref １が印加され、コンパレ
ータＣ３の正入力には基準電圧Ｖref ２が印加される。
なお、基準電圧Ｖref １及び基準電圧Ｖref ２の大小関
係は、トランジスタＱＮがオフ状態のノードＮ１の電位
をＶ１０とすると、Ｖ１１＜Ｖref １＜Ｖ１２＜Ｖref
２＜Ｖ１０に設定される。
【０１５４】コンパレータＣ２の出力は、入力信号Ｓ１
１に対応する出力信号Ｓ０１となって出力端子Ｐ０１か
ら出力されるとともに、インバータＧ５の入力に出力さ
れる。
１に対応する出力信号Ｓ０１となって出力端子Ｐ０１か
ら出力されるとともに、インバータＧ５の入力に出力さ
れる。
【０１５５】また、コンパレータＣ３の出力と、インバ
ータＧ５の出力とがＡＮＤゲートＧ６に入力され、ＡＮ
ＤゲートＧ６の出力が、入力信号Ｓ１２に対応する出力
信号Ｓ０２となって出力端子Ｐ０２から出力される。。
ータＧ５の出力とがＡＮＤゲートＧ６に入力され、ＡＮ
ＤゲートＧ６の出力が、入力信号Ｓ１２に対応する出力
信号Ｓ０２となって出力端子Ｐ０２から出力される。。
【０１５６】なお、コンパレータＣ２、コンパレータＣ
３、インバータＧ５、ＡＮＤゲートＧ６の“Ｈ”及び
“Ｌ”も制御電圧ＶＨ及びコンデンサＧＮＤ電圧ＶＣＰ
で規定される（図示せず）。
３、インバータＧ５、ＡＮＤゲートＧ６の“Ｈ”及び
“Ｌ”も制御電圧ＶＨ及びコンデンサＧＮＤ電圧ＶＣＰ
で規定される（図示せず）。
【０１５７】このような構成において、入力信号Ｓ１１
の立ち上がり時には、コンパレータＣ２が“Ｈ”、コン
パレータＣ３が“Ｈ”となるため、出力信号Ｓ０１が制
御電圧ＶＨで規定される“Ｈ”となり、出力信号Ｓ０２
がコンデンサＧＮＤ電圧ＶＣＰで規定される“Ｌ”とな
る。一方、入力信号Ｓ１２の立ち上がり時には、コンパ
レータＣ２が“Ｌ”、コンパレータＣ３が“Ｈ”となる
ため、出力信号Ｓ０２が制御電圧ＶＨで規定される
“Ｈ”となり、出力信号Ｓ０１がコンデンサＧＮＤ電圧
ＶＣＰで規定される“Ｌ”となる。
の立ち上がり時には、コンパレータＣ２が“Ｈ”、コン
パレータＣ３が“Ｈ”となるため、出力信号Ｓ０１が制
御電圧ＶＨで規定される“Ｈ”となり、出力信号Ｓ０２
がコンデンサＧＮＤ電圧ＶＣＰで規定される“Ｌ”とな
る。一方、入力信号Ｓ１２の立ち上がり時には、コンパ
レータＣ２が“Ｌ”、コンパレータＣ３が“Ｈ”となる
ため、出力信号Ｓ０２が制御電圧ＶＨで規定される
“Ｈ”となり、出力信号Ｓ０１がコンデンサＧＮＤ電圧
ＶＣＰで規定される“Ｌ”となる。
【０１５８】このように、抵抗ＲＳを流れる電流量の違
いに基づき、２つの入力信号Ｓ１１及び入力信号Ｓ１２
のうち、いずれの入力信号の立ち上がりかを判断して、
２つ出力信号Ｓ０１及びＳ０２を選択するようにレベル
シフト回路を構成することにより、１つの高耐圧トラン
ジスタのみで２つの入力信号に対応するレベルシフト回
路を実現することができる。
いに基づき、２つの入力信号Ｓ１１及び入力信号Ｓ１２
のうち、いずれの入力信号の立ち上がりかを判断して、
２つ出力信号Ｓ０１及びＳ０２を選択するようにレベル
シフト回路を構成することにより、１つの高耐圧トラン
ジスタのみで２つの入力信号に対応するレベルシフト回
路を実現することができる。
【０１５９】さらに、この方法を拡張して、３つ以上の
入力信号に対応するレベルシフト回路を１つの高耐圧ト
ランジスタを用いて実現することができる。
入力信号に対応するレベルシフト回路を１つの高耐圧ト
ランジスタを用いて実現することができる。
【０１６０】図９では、高耐圧トランジスタＱＮと低耐
圧トランジスタＱＭとをカレントミラー接続することに
より、トランジスタＱＮのドレイン電流値を制御する例
を示したが、トランジスタＱＮのドレイン電流値を複数
制御できれば他の構成で代用可能である。 ＜レベルシフト回路（その５）＞図１０は、レベルシフ
ト回路ＬUV及びレベルシフト回路ＬOCを、１つの高耐圧
トランジスタで構成した第１の構成例を示す回路図であ
る。なお、抵抗ＲＳ、ダイオードＤＳ及びトランジスタ
ＱＰからなるレベルシフト基本部８′と、コンデンサＣ
Ｐ、インバータＧ１０、制御電圧ＶＨ及び制御電圧ＶＬ
等は、図６で示したレベルシフト回路ＬONの構成と同様
であるため、詳細な説明は省略する同図に示すように、
ワンショットパルス発生部１１は、第１の入力端子Ｐ１
１から、制御電圧検出信号ＳＭに相当する入力信号Ｓ１
１′を取り込み、ワンショットパルス発生部１２は、第
２の入力端子Ｐ１２から、過電流検出信号ＳＯに相当す
る入力信号Ｓ１２を取り込む。そして、入力信号Ｓ１
１′の立ち下がりがワンショットパルス発生部１１でパ
ルス幅Δｔ１の“Ｌ”レベル信号に波形整形されてＮＯ
ＲゲートＧ７に出力され、入力信号Ｓ１２′の立ち下が
りがワンショットパルス発生部１２でパルス幅Δｔ２
（＜Δｔ１）の“Ｌ”レベル信号に波形整形されてＮＯ
ＲゲートＧ７に出力される。
圧トランジスタＱＭとをカレントミラー接続することに
より、トランジスタＱＮのドレイン電流値を制御する例
を示したが、トランジスタＱＮのドレイン電流値を複数
制御できれば他の構成で代用可能である。 ＜レベルシフト回路（その５）＞図１０は、レベルシフ
ト回路ＬUV及びレベルシフト回路ＬOCを、１つの高耐圧
トランジスタで構成した第１の構成例を示す回路図であ
る。なお、抵抗ＲＳ、ダイオードＤＳ及びトランジスタ
ＱＰからなるレベルシフト基本部８′と、コンデンサＣ
Ｐ、インバータＧ１０、制御電圧ＶＨ及び制御電圧ＶＬ
等は、図６で示したレベルシフト回路ＬONの構成と同様
であるため、詳細な説明は省略する同図に示すように、
ワンショットパルス発生部１１は、第１の入力端子Ｐ１
１から、制御電圧検出信号ＳＭに相当する入力信号Ｓ１
１′を取り込み、ワンショットパルス発生部１２は、第
２の入力端子Ｐ１２から、過電流検出信号ＳＯに相当す
る入力信号Ｓ１２を取り込む。そして、入力信号Ｓ１
１′の立ち下がりがワンショットパルス発生部１１でパ
ルス幅Δｔ１の“Ｌ”レベル信号に波形整形されてＮＯ
ＲゲートＧ７に出力され、入力信号Ｓ１２′の立ち下が
りがワンショットパルス発生部１２でパルス幅Δｔ２
（＜Δｔ１）の“Ｌ”レベル信号に波形整形されてＮＯ
ＲゲートＧ７に出力される。
【０１６１】ＮＯＲゲートＧ７の出力は高耐圧なＰチャ
ネルＭＯＳトランジスタＱＰのゲートに付与される。こ
のＮＯＲゲートＧ７の“Ｌ”レベルは、トランジスタＱ
Ｐに所定のドレイン電流が流れるレベルに設定される。
ネルＭＯＳトランジスタＱＰのゲートに付与される。こ
のＮＯＲゲートＧ７の“Ｌ”レベルは、トランジスタＱ
Ｐに所定のドレイン電流が流れるレベルに設定される。
【０１６２】したがって、ＮＯＲゲートＧ７の入力が
“Ｌ”になると、トランジスタＱＰがオンし、ノードＮ
２の電位が“Ｈ”レベルになる。そして、その継続期間
は、入力信号Ｓ１１′の立ち下がり時に期間Δｔ１とな
り、入力信号Ｓ１２′の立ち下がり時に期間Δｔ２とな
る。
“Ｌ”になると、トランジスタＱＰがオンし、ノードＮ
２の電位が“Ｈ”レベルになる。そして、その継続期間
は、入力信号Ｓ１１′の立ち下がり時に期間Δｔ１とな
り、入力信号Ｓ１２′の立ち下がり時に期間Δｔ２とな
る。
【０１６３】この“Ｈ”がインバータＧ１０を介して
“Ｌ”となってフィルタＦＬ１及び遅延回路ＤＬ１に出
力される。フィルタＦＬ１は、Ｈレベルの信号を時定数
Δｔ３（Δｔ２＜Δｔ３＜Δｔ１）でフィルタリング処
理し、遅延回路ＤＬ１は入力信号を遅延時間はΔｔ３遅
延させて出力する。また、フィルタＦＬ１の出力は、入
力信号Ｓ１１′に対応する出力信号Ｓ０１′となって外
部端子Ｐ０１から出力されるとともに、インバータＧ５
の入力に出力される。
“Ｌ”となってフィルタＦＬ１及び遅延回路ＤＬ１に出
力される。フィルタＦＬ１は、Ｈレベルの信号を時定数
Δｔ３（Δｔ２＜Δｔ３＜Δｔ１）でフィルタリング処
理し、遅延回路ＤＬ１は入力信号を遅延時間はΔｔ３遅
延させて出力する。また、フィルタＦＬ１の出力は、入
力信号Ｓ１１′に対応する出力信号Ｓ０１′となって外
部端子Ｐ０１から出力されるとともに、インバータＧ５
の入力に出力される。
【０１６４】また、遅延回路ＤＬ１の出力と、インバー
タＧ５の出力とがＯＲゲートＧ８に入力され、ＯＲゲー
トＧ８の出力が、入力信号Ｓ１２′に対応する出力信号
Ｓ０２′となって出力端子Ｐ０２から出力される。な
お、インバータＧ５、ＯＲゲートＧ８の“Ｈ”及び
“Ｌ”は制御電圧ＶＬ及び接地レベルで規定される（図
示せず）。
タＧ５の出力とがＯＲゲートＧ８に入力され、ＯＲゲー
トＧ８の出力が、入力信号Ｓ１２′に対応する出力信号
Ｓ０２′となって出力端子Ｐ０２から出力される。な
お、インバータＧ５、ＯＲゲートＧ８の“Ｈ”及び
“Ｌ”は制御電圧ＶＬ及び接地レベルで規定される（図
示せず）。
【０１６５】したがって、入力信号Ｓ１１′の立ち下が
り時には、インバータＧ１０の“Ｌ”出力期間がΔｔ１
となるため、出力信号Ｓ０１′が接地レベルで規定され
る“Ｌ”となり、出力信号Ｓ０２′が制御電圧ＶＬで規
定される“Ｈ”となる。一方、入力信号Ｓ１２′の立ち
下がり時には、インバータＧ１０の出力期間がΔｔ２と
なるため、出力信号Ｓ０２′が接地レベルで規定される
“Ｌ”となり、出力信号Ｓ０１′が制御電圧ＶＨで規定
される“Ｈ”となる。
り時には、インバータＧ１０の“Ｌ”出力期間がΔｔ１
となるため、出力信号Ｓ０１′が接地レベルで規定され
る“Ｌ”となり、出力信号Ｓ０２′が制御電圧ＶＬで規
定される“Ｈ”となる。一方、入力信号Ｓ１２′の立ち
下がり時には、インバータＧ１０の出力期間がΔｔ２と
なるため、出力信号Ｓ０２′が接地レベルで規定される
“Ｌ”となり、出力信号Ｓ０１′が制御電圧ＶＨで規定
される“Ｈ”となる。
【０１６６】このように、インバータＧ１０の“Ｌ”の
パルス幅の違いに基づき、２つの入力信号Ｓ１１′及び
入力信号Ｓ１２′のうち、いずれの入力信号の立ち下が
りかを判断することにより、２つ出力信号Ｓ０１′及び
Ｓ０２′を選択するレベルシフト回路が構成されるた
め、１つの高耐圧トランジスタのみを用いて２つの入力
信号に対応するレベルシフト回路を実現することができ
る。
パルス幅の違いに基づき、２つの入力信号Ｓ１１′及び
入力信号Ｓ１２′のうち、いずれの入力信号の立ち下が
りかを判断することにより、２つ出力信号Ｓ０１′及び
Ｓ０２′を選択するレベルシフト回路が構成されるた
め、１つの高耐圧トランジスタのみを用いて２つの入力
信号に対応するレベルシフト回路を実現することができ
る。
【０１６７】さらに、この方法を拡張して、３つ以上の
入力信号に対応するレベルシフト回路を１つの高耐圧ト
ランジスタを用いて実現することも可能である。 ＜レベルシフト回路（その６）＞図１１は、レベルシフ
ト回路ＬUV及びレベルシフト回路ＬOCを、１つの高耐圧
トランジスタで構成した第２の構成例を示す回路図であ
る。なお、抵抗ＲＳ、ダイオードＤＳ及びトランジスタ
ＱＰからなるレベルシフト基本部８′′と、コンデンサ
ＣＰ、制御電圧ＶＨ及び制御電圧ＶＬ等は、図７で示し
たレベルシフト回路ＬUVの構成と同様であるため、詳細
な説明は省略する同図に示すように、レベルシフト基本
部８′の高耐圧ＰチャネルＭＯＳトランジスタＱＰとカ
レントミラー構成で低耐圧ＰチャネルトランジスタＱ
Ｍ′が接続される。このトランジスタＱＭ′のドレイン
がスイッチ１３′及び１４′を介して、電流源Ｉr １及
び電流源Ｉr ２と接続される。これらの電流源Ｉr １及
び電流源Ｉr ２はコンデンサＣＰの負電極に接続され、
電流源Ｉr １の供給電流量Ｉ１は電流源Ｉr ２の供給電
流量Ｉ２より大きく設定される（Ｉ１＞Ｉ２）。
入力信号に対応するレベルシフト回路を１つの高耐圧ト
ランジスタを用いて実現することも可能である。 ＜レベルシフト回路（その６）＞図１１は、レベルシフ
ト回路ＬUV及びレベルシフト回路ＬOCを、１つの高耐圧
トランジスタで構成した第２の構成例を示す回路図であ
る。なお、抵抗ＲＳ、ダイオードＤＳ及びトランジスタ
ＱＰからなるレベルシフト基本部８′′と、コンデンサ
ＣＰ、制御電圧ＶＨ及び制御電圧ＶＬ等は、図７で示し
たレベルシフト回路ＬUVの構成と同様であるため、詳細
な説明は省略する同図に示すように、レベルシフト基本
部８′の高耐圧ＰチャネルＭＯＳトランジスタＱＰとカ
レントミラー構成で低耐圧ＰチャネルトランジスタＱ
Ｍ′が接続される。このトランジスタＱＭ′のドレイン
がスイッチ１３′及び１４′を介して、電流源Ｉr １及
び電流源Ｉr ２と接続される。これらの電流源Ｉr １及
び電流源Ｉr ２はコンデンサＣＰの負電極に接続され、
電流源Ｉr １の供給電流量Ｉ１は電流源Ｉr ２の供給電
流量Ｉ２より大きく設定される（Ｉ１＞Ｉ２）。
【０１６８】スイッチ１３′は、第１の入力端子Ｐ１１
から、制御電圧検出信号ＳＭに相当する入力信号Ｓ１
１′を取り込み、スイッチ１４は、第２の入力端子Ｐ１
２から、過電流検出信号ＳＯに相当する入力信号Ｓ１２
を取り込む。そして、スイッチ１３′は、入力信号Ｓ１
１′が“Ｌ”の期間オンし、スイッチ１４′は、入力信
号Ｓ１２′が“Ｌ”の期間オンする。
から、制御電圧検出信号ＳＭに相当する入力信号Ｓ１
１′を取り込み、スイッチ１４は、第２の入力端子Ｐ１
２から、過電流検出信号ＳＯに相当する入力信号Ｓ１２
を取り込む。そして、スイッチ１３′は、入力信号Ｓ１
１′が“Ｌ”の期間オンし、スイッチ１４′は、入力信
号Ｓ１２′が“Ｌ”の期間オンする。
【０１６９】したがって、入力信号Ｓ１１′が立ち下が
ると、レベルシフト基本部８′の抵抗ＲＳに電流Ｉ１が
流れ、入力信号Ｓ１２′が立ち下がると、レベルシフト
基本部８′の抵抗ＲＳに電流Ｉ２が流れる。その結果、
入力信号Ｓ１１′の立ち下がり時のノードＮ２の電位Ｖ
２１と、入力信号Ｓ１２′の立ち下がり時のノードＮ２
の電位Ｖ２２にはＶ２１＞Ｖ２２が成立する。
ると、レベルシフト基本部８′の抵抗ＲＳに電流Ｉ１が
流れ、入力信号Ｓ１２′が立ち下がると、レベルシフト
基本部８′の抵抗ＲＳに電流Ｉ２が流れる。その結果、
入力信号Ｓ１１′の立ち下がり時のノードＮ２の電位Ｖ
２１と、入力信号Ｓ１２′の立ち下がり時のノードＮ２
の電位Ｖ２２にはＶ２１＞Ｖ２２が成立する。
【０１７０】ノードＮ２はコンパレータＣ２の負入力及
びコンパレータＣ３の負入力に接続され、コンパレータ
Ｃ２の正入力は基準電圧Ｖref １′が印加され、コンパ
レータＣ３の正入力には基準電圧Ｖref ２′が印加され
る。なお、基準電圧Ｖref １′及び基準電圧Ｖref ２′
の大小関係は、トランジスタＱＰがオフ状態のノードＮ
２の電位をＶ２０とすると、Ｖ２１＞Ｖref １′＞Ｖ２
２＞Ｖref ２′＞Ｖ２０に設定される。
びコンパレータＣ３の負入力に接続され、コンパレータ
Ｃ２の正入力は基準電圧Ｖref １′が印加され、コンパ
レータＣ３の正入力には基準電圧Ｖref ２′が印加され
る。なお、基準電圧Ｖref １′及び基準電圧Ｖref ２′
の大小関係は、トランジスタＱＰがオフ状態のノードＮ
２の電位をＶ２０とすると、Ｖ２１＞Ｖref １′＞Ｖ２
２＞Ｖref ２′＞Ｖ２０に設定される。
【０１７１】コンパレータＣ２の出力は、入力信号Ｓ１
１′に対応する出力信号Ｓ０１′となって出力端子Ｐ０
１から出力されるとともに、インバータＧ５の入力に出
力される。
１′に対応する出力信号Ｓ０１′となって出力端子Ｐ０
１から出力されるとともに、インバータＧ５の入力に出
力される。
【０１７２】また、コンパレータＣ３の出力と、インバ
ータＧ５の出力とがＯＲゲートＧ８に入力され、ＯＲゲ
ートＧ８の出力が、入力信号Ｓ１２′に対応する出力信
号Ｓ０２′となって出力端子Ｐ０２から出力される。
ータＧ５の出力とがＯＲゲートＧ８に入力され、ＯＲゲ
ートＧ８の出力が、入力信号Ｓ１２′に対応する出力信
号Ｓ０２′となって出力端子Ｐ０２から出力される。
【０１７３】なお、コンパレータＣ２、コンパレータＣ
３、インバータＧ５、ＯＲゲートＧ８の“Ｈ”及び
“Ｌ”は制御電圧ＶＬ及び接地レベルに規定される（図
示せず）。
３、インバータＧ５、ＯＲゲートＧ８の“Ｈ”及び
“Ｌ”は制御電圧ＶＬ及び接地レベルに規定される（図
示せず）。
【０１７４】このような構成において、入力信号Ｓ１
１′の立ち下がり時には、コンパレータＣ２が“Ｌ”、
コンパレータＣ３が“Ｌ”となるため、出力信号Ｓ０
１′が接地レベルで規定される“Ｌ”となり、出力信号
Ｓ０２′が制御電圧ＶＬで規定される“Ｈ”となる。一
方、入力信号Ｓ１２′の立ち下がり時には、コンパレー
タＣ２が“Ｈ”、コンパレータＣ３が“Ｌ”となるた
め、出力信号Ｓ０２′が接地レベルで規定される“Ｌ”
となり、出力信号Ｓ０１′が制御電圧ＶＬで規定される
“Ｈ”となる。
１′の立ち下がり時には、コンパレータＣ２が“Ｌ”、
コンパレータＣ３が“Ｌ”となるため、出力信号Ｓ０
１′が接地レベルで規定される“Ｌ”となり、出力信号
Ｓ０２′が制御電圧ＶＬで規定される“Ｈ”となる。一
方、入力信号Ｓ１２′の立ち下がり時には、コンパレー
タＣ２が“Ｈ”、コンパレータＣ３が“Ｌ”となるた
め、出力信号Ｓ０２′が接地レベルで規定される“Ｌ”
となり、出力信号Ｓ０１′が制御電圧ＶＬで規定される
“Ｈ”となる。
【０１７５】このように、抵抗ＲＳを流れる電流量の違
いに基づき、２つの入力信号Ｓ１１′及び入力信号Ｓ１
２′のうち、いずれの入力信号の立ち下がりかを判断し
て、２つ出力信号Ｓ０１′及びＳ０２′を選択するよう
にレベルシフト回路を構成することにより、１つの高耐
圧トランジスタのみで２つの入力信号に対応するレベル
シフト回路を実現することができる。
いに基づき、２つの入力信号Ｓ１１′及び入力信号Ｓ１
２′のうち、いずれの入力信号の立ち下がりかを判断し
て、２つ出力信号Ｓ０１′及びＳ０２′を選択するよう
にレベルシフト回路を構成することにより、１つの高耐
圧トランジスタのみで２つの入力信号に対応するレベル
シフト回路を実現することができる。
【０１７６】さらに、この方法を拡張して、３つ以上の
入力信号に対応するレベルシフト回路を１つの高耐圧ト
ランジスタを用いて実現することができる。
入力信号に対応するレベルシフト回路を１つの高耐圧ト
ランジスタを用いて実現することができる。
【０１７７】図１１では、高耐圧トランジスタＱＰと低
耐圧トランジスタＱＭ′とをカレントミラー接続するこ
とにより、トランジスタＱＰのドレイン電流値を制御す
る例を示したが、トランジスタＱＰのドレイン電流値を
複数制御できれば他の構成で代用可能である。 ＜レベルシフト回路（その７）＞図１６は、図６、図
８、図９で示したレベルシフト回路のレベルシフト基本
部８の他の構成例を示す回路図である。
耐圧トランジスタＱＭ′とをカレントミラー接続するこ
とにより、トランジスタＱＰのドレイン電流値を制御す
る例を示したが、トランジスタＱＰのドレイン電流値を
複数制御できれば他の構成で代用可能である。 ＜レベルシフト回路（その７）＞図１６は、図６、図
８、図９で示したレベルシフト回路のレベルシフト基本
部８の他の構成例を示す回路図である。
【０１７８】同図に示すように、レベルシフト基本部８
１は、高耐圧ＮチャネルトランジスタＱＮ、抵抗ＲＳ、
ＰＮＰバイポーラトランジスタＱＬ１及びＱＬ２から構
成される。トランジスタＱＬ１とトランジスタＱＬ２と
はカレントミラー接続され、トランジスタＱＬ１及びＱ
Ｌ２のエミッタに制御電圧ＶＨが共通に付与される。
１は、高耐圧ＮチャネルトランジスタＱＮ、抵抗ＲＳ、
ＰＮＰバイポーラトランジスタＱＬ１及びＱＬ２から構
成される。トランジスタＱＬ１とトランジスタＱＬ２と
はカレントミラー接続され、トランジスタＱＬ１及びＱ
Ｌ２のエミッタに制御電圧ＶＨが共通に付与される。
【０１７９】トランジスタＱＬ１のコレクタがトランジ
スタＱＮのドレインに接続され、トランジスタＱＬ２の
コレクタが抵抗ＲＳに接続される。そして、トランジス
タＱＬ２のエミッタと抵抗ＲＳとの間のノードＮ１１よ
り得られる電位を検出電位としている。
スタＱＮのドレインに接続され、トランジスタＱＬ２の
コレクタが抵抗ＲＳに接続される。そして、トランジス
タＱＬ２のエミッタと抵抗ＲＳとの間のノードＮ１１よ
り得られる電位を検出電位としている。
【０１８０】このように構成することにより、トランジ
スタＱＮのドレイン電流ＩＤ１に比例した電位をノード
Ｎ１１から検出することができるため、レベルシフト基
本部８と等価な動作が可能となる。
スタＱＮのドレイン電流ＩＤ１に比例した電位をノード
Ｎ１１から検出することができるため、レベルシフト基
本部８と等価な動作が可能となる。
【０１８１】なお、図１６では、カレントミラー構成を
ＰＮＰバイポーラトランジスタで実現したが、これに限
らず、低耐圧ＰチャネルＭＯＳＦＥＴ等の低耐圧デバイ
スでカレントミラー構成ができれば、トランジスタの種
類は任意である。 ＜レベルシフト回路（その他）＞レベルシルト回路（そ
の３）及び（その４）では、高耐圧ＮチャネルＭＯＳＦ
ＥＴを用いた場合について説明したが、高耐圧なＮチャ
ネルＩＧＢＴ、ＮＰＮトランジスタで代用することもで
きる。
ＰＮＰバイポーラトランジスタで実現したが、これに限
らず、低耐圧ＰチャネルＭＯＳＦＥＴ等の低耐圧デバイ
スでカレントミラー構成ができれば、トランジスタの種
類は任意である。 ＜レベルシフト回路（その他）＞レベルシルト回路（そ
の３）及び（その４）では、高耐圧ＮチャネルＭＯＳＦ
ＥＴを用いた場合について説明したが、高耐圧なＮチャ
ネルＩＧＢＴ、ＮＰＮトランジスタで代用することもで
きる。
【０１８２】さらに、ＰチャネルＭＯＳＦＥＴやＰチャ
ネルＩＧＢＴ、ＰＮＰトランジスタで代用することもで
きる。この場合、図１６のレベルシフト基本部８１で用
いるカレントミラー回路は、低耐圧なＮＰＮトランジス
タ、ＮチャネルＭＯＳＦＥＴ等で構成することになる。
ネルＩＧＢＴ、ＰＮＰトランジスタで代用することもで
きる。この場合、図１６のレベルシフト基本部８１で用
いるカレントミラー回路は、低耐圧なＮＰＮトランジス
タ、ＮチャネルＭＯＳＦＥＴ等で構成することになる。
【０１８３】同様なことが、レベルシルト回路（その
５）及び（その６）の高耐圧ＰチャネルＭＯＳＦＥＴに
ついてもいえる。 ＜出力電圧検出回路（その１）＞図１２は第２及び第３
の実施例で用いられた出力電圧検出回路ＶＭの第１の構
成を示す回路図である。同図に示すように、出力電圧検
出回路ＶＭは、抵抗Ｒ０１，Ｒ０２、コンパレータＣ１
から構成される。抵抗Ｒ０１及びＲ０２は接続点Ｕ，電
源Ｎ間に直列に設けられる。コンパレータＣ１は電源Ｖ
ＬＳで駆動し、その正入力が抵抗Ｒ０１，Ｒ０２間のノ
ードＮ３に接続され、負入力に基準電圧Ｖref が付与さ
れる。このコンパレータＣ１の出力が電位比較信号ＳＣ
となる。なお、基準電圧Ｖref は、接地レベルより高く
｛ＶＬ・Ｒ０２／（Ｒ０１＋Ｒ０２）｝より低い値に設
定される。
５）及び（その６）の高耐圧ＰチャネルＭＯＳＦＥＴに
ついてもいえる。 ＜出力電圧検出回路（その１）＞図１２は第２及び第３
の実施例で用いられた出力電圧検出回路ＶＭの第１の構
成を示す回路図である。同図に示すように、出力電圧検
出回路ＶＭは、抵抗Ｒ０１，Ｒ０２、コンパレータＣ１
から構成される。抵抗Ｒ０１及びＲ０２は接続点Ｕ，電
源Ｎ間に直列に設けられる。コンパレータＣ１は電源Ｖ
ＬＳで駆動し、その正入力が抵抗Ｒ０１，Ｒ０２間のノ
ードＮ３に接続され、負入力に基準電圧Ｖref が付与さ
れる。このコンパレータＣ１の出力が電位比較信号ＳＣ
となる。なお、基準電圧Ｖref は、接地レベルより高く
｛ＶＬ・Ｒ０２／（Ｒ０１＋Ｒ０２）｝より低い値に設
定される。
【０１８４】このような構成において、接続点Ｕの電位
が“Ｈ”の時、ノードＮ３の電位が基準電圧Ｖref より
高くなるため、電位比較信号ＳＣは“Ｈ”となる。一
方、接続点Ｕの電位が“Ｌ”の時、ノードＮ３の電位が
基準電圧Ｖref より低くなるため、電位比較信号ＳＣは
“Ｌ”となる。 ＜出力電圧検出回路（その２）＞図１３は第２及び第３
の実施例で用いられた出力電圧検出回路ＶＭの第２の構
成を示す回路図である。同図に示すように、出力電圧検
出回路ＶＭは、電圧検出部２１、電流源Ｉr 及びコンパ
レータＣ１から構成される。電圧検出部２１は接続点
Ｕ，電源Ｎ間に設けられる。電流源Ｉr は電圧検出部２
１に電流を供給すべく電源ＶＬＳの正電極と電圧検出部
２１との間に介挿される。電圧検出部２１は、高耐圧な
抵抗を用いることなく接続点Ｕの電位ＶＵを検出して検
出電圧Ｖ２１を出力する。電圧検出部２１の一例として
は、特願平１−３４０２０２号に開示されたものが挙げ
られ、高耐圧な抵抗を用いないため集積化が比較的容易
である。コンパレータＣ１は電源ＶＬＳで駆動し、その
正入力に電圧検出部２１の検出電圧Ｖ２１が印加され、
負入力に基準電圧Ｖref が付与される。このコンパレー
タＣ１の出力が電位比較信号ＳＣとなる。基準電圧Ｖre
f は、接地レベルより高く制御電圧ＶＬより低い値に設
定される。
が“Ｈ”の時、ノードＮ３の電位が基準電圧Ｖref より
高くなるため、電位比較信号ＳＣは“Ｈ”となる。一
方、接続点Ｕの電位が“Ｌ”の時、ノードＮ３の電位が
基準電圧Ｖref より低くなるため、電位比較信号ＳＣは
“Ｌ”となる。 ＜出力電圧検出回路（その２）＞図１３は第２及び第３
の実施例で用いられた出力電圧検出回路ＶＭの第２の構
成を示す回路図である。同図に示すように、出力電圧検
出回路ＶＭは、電圧検出部２１、電流源Ｉr 及びコンパ
レータＣ１から構成される。電圧検出部２１は接続点
Ｕ，電源Ｎ間に設けられる。電流源Ｉr は電圧検出部２
１に電流を供給すべく電源ＶＬＳの正電極と電圧検出部
２１との間に介挿される。電圧検出部２１は、高耐圧な
抵抗を用いることなく接続点Ｕの電位ＶＵを検出して検
出電圧Ｖ２１を出力する。電圧検出部２１の一例として
は、特願平１−３４０２０２号に開示されたものが挙げ
られ、高耐圧な抵抗を用いないため集積化が比較的容易
である。コンパレータＣ１は電源ＶＬＳで駆動し、その
正入力に電圧検出部２１の検出電圧Ｖ２１が印加され、
負入力に基準電圧Ｖref が付与される。このコンパレー
タＣ１の出力が電位比較信号ＳＣとなる。基準電圧Ｖre
f は、接地レベルより高く制御電圧ＶＬより低い値に設
定される。
【０１８５】このような構成において、接続点Ｕの電位
が“Ｈ”の時、検出電圧Ｖ２１が基準電圧Ｖref より高
くなるため、電位比較信号ＳＣは“Ｈ”となる。一方、
接続点Ｕの電位ＶＵが“Ｌ”の時、検出電圧ＶＵが基準
電圧Ｖref より低くなるため、電位比較信号ＳＣは
“Ｌ”となる。
が“Ｈ”の時、検出電圧Ｖ２１が基準電圧Ｖref より高
くなるため、電位比較信号ＳＣは“Ｈ”となる。一方、
接続点Ｕの電位ＶＵが“Ｌ”の時、検出電圧ＶＵが基準
電圧Ｖref より低くなるため、電位比較信号ＳＣは
“Ｌ”となる。
【０１８６】図１２で示した出力電圧検出回路ＶＭの第
１の構成例と、図１３で示した出力電圧検出回路ＶＭの
第２の構成例とを比較した場合、集積化が困難な高耐圧
の抵抗に置き換えて、高耐圧で集積化が容易な電圧検出
部２１を用いて構成する第２の構成例の方が、電流源Ｉ
r を追加する分を差し引いても、第１の構成例に比べ集
積化が容易である。 ＜出力電流方向検出回路＞図１４は、第２の実施例及び
第３の実施例で用いられる出力電流方向検出回路６の内
部構成を示す回路図である。同図に示すように、出力電
流方向検出回路６は、Ｄ型のフリップフロップＦＦ３と
ＯＲゲートＧ１１とから構成される。ＯＲゲートＧ１１
は入力信号ＶIN１及び入力信号ＶIN２を取り込み、その
出力をクロック入力ＣＫに出力する。
１の構成例と、図１３で示した出力電圧検出回路ＶＭの
第２の構成例とを比較した場合、集積化が困難な高耐圧
の抵抗に置き換えて、高耐圧で集積化が容易な電圧検出
部２１を用いて構成する第２の構成例の方が、電流源Ｉ
r を追加する分を差し引いても、第１の構成例に比べ集
積化が容易である。 ＜出力電流方向検出回路＞図１４は、第２の実施例及び
第３の実施例で用いられる出力電流方向検出回路６の内
部構成を示す回路図である。同図に示すように、出力電
流方向検出回路６は、Ｄ型のフリップフロップＦＦ３と
ＯＲゲートＧ１１とから構成される。ＯＲゲートＧ１１
は入力信号ＶIN１及び入力信号ＶIN２を取り込み、その
出力をクロック入力ＣＫに出力する。
【０１８７】フリップフロップＦＦ３はデータ入力Ｄに
出力電圧検出回路ＶＭの電位比較信号ＳＣを取り込み、
そのＱ出力として出力方向指示信号ＩＭを出力する。
出力電圧検出回路ＶＭの電位比較信号ＳＣを取り込み、
そのＱ出力として出力方向指示信号ＩＭを出力する。
【０１８８】このような構成において、入力信号ＶIN１
あるいは入力信号ＶIN２の“Ｈ”立ち上がり時における
電位比較信号ＳＣの信号値が出力方向指示信号ＩＭとな
るため、出力方向指示信号ＩＭの“Ｈ”、“Ｌ”を検証
することにより、接続点Ｕを流れる出力電流の出力方向
を認識することができる。
あるいは入力信号ＶIN２の“Ｈ”立ち上がり時における
電位比較信号ＳＣの信号値が出力方向指示信号ＩＭとな
るため、出力方向指示信号ＩＭの“Ｈ”、“Ｌ”を検証
することにより、接続点Ｕを流れる出力電流の出力方向
を認識することができる。
【０１８９】通常、トランジスタＱ１及びトランジスタ
Ｑ２のうち、一方のトランジスタがオンするように制御
されるため、一方の電源ＰあるいはＮから誘導性負荷１
に電流を供給している。
Ｑ２のうち、一方のトランジスタがオンするように制御
されるため、一方の電源ＰあるいはＮから誘導性負荷１
に電流を供給している。
【０１９０】この状態からトランジスタＱ１及びＱ２が
共にオフ状態になると、オフ状態となる直前の流れを維
持するように、誘導性負荷１に逆起電力が発生する。こ
のため、例えば、図１５の実線で示すように、電源Ｎか
らダイオードＤ２を介し誘導性負荷１にかけて電流が流
れると接続点Ｕの電位ＶＵが低電位となり、逆に図１５
の点線で示すように、誘導性負荷１からダイオードＤ１
を介し電源Ｐにかけて電流が流れると接続点Ｕの電位Ｖ
Ｕが高電位となる。この性質を利用して、出力電流方向
検出回路６の出力方向指示信号ＩＭの“Ｈ”，“Ｌ”
で、接続点Ｕを流れる出力電流の方向を認識している。
共にオフ状態になると、オフ状態となる直前の流れを維
持するように、誘導性負荷１に逆起電力が発生する。こ
のため、例えば、図１５の実線で示すように、電源Ｎか
らダイオードＤ２を介し誘導性負荷１にかけて電流が流
れると接続点Ｕの電位ＶＵが低電位となり、逆に図１５
の点線で示すように、誘導性負荷１からダイオードＤ１
を介し電源Ｐにかけて電流が流れると接続点Ｕの電位Ｖ
Ｕが高電位となる。この性質を利用して、出力電流方向
検出回路６の出力方向指示信号ＩＭの“Ｈ”，“Ｌ”
で、接続点Ｕを流れる出力電流の方向を認識している。
【０１９１】一般に、パワーデバイスの制御では、オン
状態の素子をトランジスタＱ１からＱ２、あるいはトラ
ンジスタＱ２からＱ１に切り換えるとき、トランジスタ
Ｑ１及びＱ２を同時にオフ状態にするデットタイムと呼
ばれる時間を積極的に設けている。これはターンオフ時
間がターンオン時間より長くなる性質を考慮して、トラ
ンジスタＱ１及びＱ２が同時にオン状態になる不具合を
回避するためである。
状態の素子をトランジスタＱ１からＱ２、あるいはトラ
ンジスタＱ２からＱ１に切り換えるとき、トランジスタ
Ｑ１及びＱ２を同時にオフ状態にするデットタイムと呼
ばれる時間を積極的に設けている。これはターンオフ時
間がターンオン時間より長くなる性質を考慮して、トラ
ンジスタＱ１及びＱ２が同時にオン状態になる不具合を
回避するためである。
【０１９２】このデットタイムは期間を利用して、接続
点Ｕを流れる電流方向を識別するようにすれば、トラン
ジスタＱ１及びＱ２のうち、一方のトランジスタがオン
状態である場合に生じる異常状態検出期間と重複するこ
となく行える。したがって、第２あるいは第３の実施例
で、１つの出力電圧検出回路ＶＭを、異常状態検出回路
ＦＳ′と出力電流方向検出回路６とで共用しても全く支
障が生じない。 ＜その他＞第１〜第３の実施例で示したパワーデバイス
の制御回路５１〜５３は、それぞれ１つの高耐圧半導体
集積回路として構成することが可能である。
点Ｕを流れる電流方向を識別するようにすれば、トラン
ジスタＱ１及びＱ２のうち、一方のトランジスタがオン
状態である場合に生じる異常状態検出期間と重複するこ
となく行える。したがって、第２あるいは第３の実施例
で、１つの出力電圧検出回路ＶＭを、異常状態検出回路
ＦＳ′と出力電流方向検出回路６とで共用しても全く支
障が生じない。 ＜その他＞第１〜第３の実施例で示したパワーデバイス
の制御回路５１〜５３は、それぞれ１つの高耐圧半導体
集積回路として構成することが可能である。
【０１９３】さらに、トランジスタＱ１，Ｑ２等のパワ
ーデバイスのトランジスタサイズが小さい場合、これら
のパワーデバイス部分（図１，図３，図５の一点鎖線で
示す部分）を含めて、集積化することが可能である。
ーデバイスのトランジスタサイズが小さい場合、これら
のパワーデバイス部分（図１，図３，図５の一点鎖線で
示す部分）を含めて、集積化することが可能である。
【０１９４】また、第１〜第３の実施例では、制御電圧
ＶＬ生成用の電源ＶＬＳによりコンデンサＣＰを充電す
る例を示したが、接続点Ｕが低電位の期間に、主電源Ｐ
から、通常のダイオード、抵抗ツェナーダイオード等を
介して、コンデンサＣＰを充電する場合でもこの発明を
適用することができる。
ＶＬ生成用の電源ＶＬＳによりコンデンサＣＰを充電す
る例を示したが、接続点Ｕが低電位の期間に、主電源Ｐ
から、通常のダイオード、抵抗ツェナーダイオード等を
介して、コンデンサＣＰを充電する場合でもこの発明を
適用することができる。
【０１９５】また、第１〜第３の実施例では、トランジ
スタＱ１及びＱ２によるハーフブッリジ構成のパワーデ
バイスの制御回路について説明したが、これに限定され
ず、図１８に示すように、２つ以上のハーフブリッジ構
成を並列に接続しモータ等の誘導性負荷を共通に接続し
た場合でも、個々のハーフブリッジ構成においてこの発
明を適用することができる。
スタＱ１及びＱ２によるハーフブッリジ構成のパワーデ
バイスの制御回路について説明したが、これに限定され
ず、図１８に示すように、２つ以上のハーフブリッジ構
成を並列に接続しモータ等の誘導性負荷を共通に接続し
た場合でも、個々のハーフブリッジ構成においてこの発
明を適用することができる。
【０１９６】さらに、トランジスタＱ２に相当するパワ
ーデバイスを必要としないハイサイドスイッチの構成に
おいてもこの発明を適用することができる。
ーデバイスを必要としないハイサイドスイッチの構成に
おいてもこの発明を適用することができる。
【０１９７】
【発明の効果】以上説明したように、この発明の請求項
１記載のパワーデバイスの制御回路の制御電圧低下信号
出力手段は、制御電圧低下検出信号が異常状態を指示し
た時点から、所定のコンデンサが十分に充電される時間
以上の所定の遅延時間経過後に活性状態のオン指示信号
を出力することにより、第１の制御電圧の異常低下の解
消後、速やかに第１のトランジスタの駆動を自動的に再
開するため、第１の制御電圧の充電時間を考慮して制御
入力信号を設定する必要がない。
１記載のパワーデバイスの制御回路の制御電圧低下信号
出力手段は、制御電圧低下検出信号が異常状態を指示し
た時点から、所定のコンデンサが十分に充電される時間
以上の所定の遅延時間経過後に活性状態のオン指示信号
を出力することにより、第１の制御電圧の異常低下の解
消後、速やかに第１のトランジスタの駆動を自動的に再
開するため、第１の制御電圧の充電時間を考慮して制御
入力信号を設定する必要がない。
【０１９８】また、過電流異常信号出力手段は、過電流
検出信号の指示に基づき、正常／異常を指示する過電流
異常信号を第１の外部出力端子に出力し、制御電圧低下
信号出力手段は、制御電圧低下検出信号の指示に基づ
き、正常／異常を指示する制御電圧異常低下信号を第２
の外部出力端子に出力するため、過電流検出信号及び制
御電圧異常低下信号を第１及び第２の外部出力端子それ
ぞらから独立して取り込むことにより、パワーデバイス
である第１のトランジスタを強制的にオフ状態にした異
常状態の原因が、第１のトランジスタへの過電流供給異
常であるか第１の制御電圧の異常低下であるかを正確に
認識することができる。
検出信号の指示に基づき、正常／異常を指示する過電流
異常信号を第１の外部出力端子に出力し、制御電圧低下
信号出力手段は、制御電圧低下検出信号の指示に基づ
き、正常／異常を指示する制御電圧異常低下信号を第２
の外部出力端子に出力するため、過電流検出信号及び制
御電圧異常低下信号を第１及び第２の外部出力端子それ
ぞらから独立して取り込むことにより、パワーデバイス
である第１のトランジスタを強制的にオフ状態にした異
常状態の原因が、第１のトランジスタへの過電流供給異
常であるか第１の制御電圧の異常低下であるかを正確に
認識することができる。
【０１９９】この発明の請求項３記載のパワーデバイス
の制御回路の異常状態検出手段は、第１の制御入力信号
及び出力電圧に基づき、第１のトランジスタが強制的に
オフ状態にされたと判断すると、異常状態を指示する異
常状態信号を出力するとともに、判断時点から、所定の
コンデンサへの十分な充電が完了する時間以上の所定の
遅延時間経過後所定の遅延時間経過後にオン指示信号を
活性状態にするため、第１の制御電圧の異常低下の解消
後、速やかに第１のトランジスタの駆動を自動的に再開
することにより、第１の制御電圧の充電時間を考慮して
制御入力信号を設定する必要がない。
の制御回路の異常状態検出手段は、第１の制御入力信号
及び出力電圧に基づき、第１のトランジスタが強制的に
オフ状態にされたと判断すると、異常状態を指示する異
常状態信号を出力するとともに、判断時点から、所定の
コンデンサへの十分な充電が完了する時間以上の所定の
遅延時間経過後所定の遅延時間経過後にオン指示信号を
活性状態にするため、第１の制御電圧の異常低下の解消
後、速やかに第１のトランジスタの駆動を自動的に再開
することにより、第１の制御電圧の充電時間を考慮して
制御入力信号を設定する必要がない。
【０２００】また、異常状態種別判定手段は、異常状態
を指示する異常状態信号を受けると、その時点から、所
定の遅延時間より長い所定の判定時間経過後において、
異常状態状態信号が異常状態を指示する場合に過電流異
常状態を指示する過電流異常信号を第１の外部出力端子
に出力し、それ以外の場合に制御電圧低下異常状態を指
示する制御電圧異常低下信号を第２の外部出力端子に出
力するため、過電流検出信号及び制御電圧異常低下信号
を第１及び第２の外部出力端子それぞらから独立して取
り込むことにより、パワーデバイスである第１のトラン
ジスタを強制的にオフ状態にした異常状態の原因が、第
１のトランジスタへの過電流供給異常であるか第１の制
御電圧の異常低下であるかを正確に認識することができ
る。
を指示する異常状態信号を受けると、その時点から、所
定の遅延時間より長い所定の判定時間経過後において、
異常状態状態信号が異常状態を指示する場合に過電流異
常状態を指示する過電流異常信号を第１の外部出力端子
に出力し、それ以外の場合に制御電圧低下異常状態を指
示する制御電圧異常低下信号を第２の外部出力端子に出
力するため、過電流検出信号及び制御電圧異常低下信号
を第１及び第２の外部出力端子それぞらから独立して取
り込むことにより、パワーデバイスである第１のトラン
ジスタを強制的にオフ状態にした異常状態の原因が、第
１のトランジスタへの過電流供給異常であるか第１の制
御電圧の異常低下であるかを正確に認識することができ
る。
【０２０１】この発明の請求項６記載のパワーデバイス
の制御回路の異常状態検出手段は、第１の制御入力信号
及び出力電圧に基づき、第１のトランジスタが強制的に
オフ状態にされたと判断すると、異常状態を指示する異
常状態信号を出力するとともに、判断時点から、所定の
継続期間より短かく所定のコンデンサへの十分な充電が
完了する時間以上の所定の遅延時間経過後に活性状態の
オン指示信号を出力するため、第１の制御電圧の異常低
下の解消後、速やかに第１のトランジスタの駆動を自動
的に再開することにより、第１の制御電圧の充電時間を
考慮して制御入力信号を設定する必要がない。
の制御回路の異常状態検出手段は、第１の制御入力信号
及び出力電圧に基づき、第１のトランジスタが強制的に
オフ状態にされたと判断すると、異常状態を指示する異
常状態信号を出力するとともに、判断時点から、所定の
継続期間より短かく所定のコンデンサへの十分な充電が
完了する時間以上の所定の遅延時間経過後に活性状態の
オン指示信号を出力するため、第１の制御電圧の異常低
下の解消後、速やかに第１のトランジスタの駆動を自動
的に再開することにより、第１の制御電圧の充電時間を
考慮して制御入力信号を設定する必要がない。
【０２０２】また、異常状態種別判定手段は、異常状態
を指示する異常状態信号を受けると、その時点から、所
定の継続時間より短かく所定の遅延時間より長い所定の
判定時間経過後において、異常状態状態信号が異常状態
を指示する場合に過電流異常状態を指示する過電流異常
信号を第１の外部出力端子に出力し、それ以外の場合に
制御電圧低下異常状態を指示する制御電圧異常低下信号
を第２の外部出力端子に出力するため、過電流検出信号
及び制御電圧異常低下信号を第１及び第２の外部出力端
子それぞらから独立して取り込むことにより、パワーデ
バイスである第１のトランジスタを強制的にオフ状態に
した異常状態の原因が、第１のトランジスタへの過電流
供給異常であるか第１の制御電圧の異常低下であるかを
正確に認識することができる。
を指示する異常状態信号を受けると、その時点から、所
定の継続時間より短かく所定の遅延時間より長い所定の
判定時間経過後において、異常状態状態信号が異常状態
を指示する場合に過電流異常状態を指示する過電流異常
信号を第１の外部出力端子に出力し、それ以外の場合に
制御電圧低下異常状態を指示する制御電圧異常低下信号
を第２の外部出力端子に出力するため、過電流検出信号
及び制御電圧異常低下信号を第１及び第２の外部出力端
子それぞらから独立して取り込むことにより、パワーデ
バイスである第１のトランジスタを強制的にオフ状態に
した異常状態の原因が、第１のトランジスタへの過電流
供給異常であるか第１の制御電圧の異常低下であるかを
正確に認識することができる。
【０２０３】この発明の請求項７記載のレベルシフト回
路の出力信号識別手段は、一方電極側が第２の信号レベ
ルに、他方電極側が第１の信号レベルに電位設定された
トランジスタのオン時間に基づく検証時間を検出し、検
証時間が第１のパルス幅で規定される時間である場合、
第１の入力信号の第１の信号レベルを第２の信号レベル
にレベルシフトした第１の出力信号を第１の出力端子に
出力し、検証時間が第２のパルス幅で規定される時間で
ある場合、第２の入力信号の第１の信号レベルを第２の
信号レベルにレベルシフトした第２の出力信号を第２の
出力端子に出力することにより、一方電極側が第２の信
号レベルに、他方電極側が第１の信号レベルに電位設定
されたトランジスタを１個のみ用いて、第１及び第２の
入力信号からなる２つの入力信号を識別してレベルシフ
トした第１及び第２の出力信号からなる２つの出力信号
を出力することができるため、その分、集積度を向上さ
せることができる。
路の出力信号識別手段は、一方電極側が第２の信号レベ
ルに、他方電極側が第１の信号レベルに電位設定された
トランジスタのオン時間に基づく検証時間を検出し、検
証時間が第１のパルス幅で規定される時間である場合、
第１の入力信号の第１の信号レベルを第２の信号レベル
にレベルシフトした第１の出力信号を第１の出力端子に
出力し、検証時間が第２のパルス幅で規定される時間で
ある場合、第２の入力信号の第１の信号レベルを第２の
信号レベルにレベルシフトした第２の出力信号を第２の
出力端子に出力することにより、一方電極側が第２の信
号レベルに、他方電極側が第１の信号レベルに電位設定
されたトランジスタを１個のみ用いて、第１及び第２の
入力信号からなる２つの入力信号を識別してレベルシフ
トした第１及び第２の出力信号からなる２つの出力信号
を出力することができるため、その分、集積度を向上さ
せることができる。
【０２０４】この発明の請求項１０記載のレベルシフト
回路の出力信号識別手段は、一方電極側が第２の信号レ
ベルに、他方電極側が第１の信号レベルに電位設定され
たトランジスタの電極電流の電流量に基づく検証量を検
出し、検証量が第１の電流量で規定される量である場
合、第１の入力信号の第１の信号レベルを第２の信号レ
ベルにレベルシフトした第１の出力信号を第１の出力端
子に出力し、検証量が第２の電流量で規定される量であ
る場合、第２の入力信号の第１の信号レベルを第２の信
号レベルにレベルシフトして第２の出力信号を第２の出
力端子に出力することにより、一方電極側が第２の信号
レベルに、他方電極側が第１の信号レベルに電位設定さ
れたトランジスタを１個のみ用いて、第１及び第２の入
力信号からなる２つの入力信号を識別してレベルシフト
した第１及び第２の出力信号からなる２つの出力信号を
出力することができるため、その分、集積度を向上させ
ることができる。
回路の出力信号識別手段は、一方電極側が第２の信号レ
ベルに、他方電極側が第１の信号レベルに電位設定され
たトランジスタの電極電流の電流量に基づく検証量を検
出し、検証量が第１の電流量で規定される量である場
合、第１の入力信号の第１の信号レベルを第２の信号レ
ベルにレベルシフトした第１の出力信号を第１の出力端
子に出力し、検証量が第２の電流量で規定される量であ
る場合、第２の入力信号の第１の信号レベルを第２の信
号レベルにレベルシフトして第２の出力信号を第２の出
力端子に出力することにより、一方電極側が第２の信号
レベルに、他方電極側が第１の信号レベルに電位設定さ
れたトランジスタを１個のみ用いて、第１及び第２の入
力信号からなる２つの入力信号を識別してレベルシフト
した第１及び第２の出力信号からなる２つの出力信号を
出力することができるため、その分、集積度を向上させ
ることができる。
【図１】この発明の第１の実施例であるパワーデバイス
の制御回路の構成を示す回路図である。
の制御回路の構成を示す回路図である。
【図２】第１の実施例のパワーデバイスの制御回路の動
作を示すタイミング図である。
作を示すタイミング図である。
【図３】この発明の第２の実施例であるパワーデバイス
の制御回路の構成を示す回路図である。
の制御回路の構成を示す回路図である。
【図４】第２及び第３の実施例のパワーデバイスの制御
回路の動作を示すタイミング図である。
回路の動作を示すタイミング図である。
【図５】この発明の第３の実施例であるパワーデバイス
の制御回路の構成を示す回路図である。
の制御回路の構成を示す回路図である。
【図６】レベルシフト回路（その１）の構成を示す回路
図である。
図である。
【図７】レベルシフト回路（その２）の構成を示す回路
図である。
図である。
【図８】レベルシフト回路（その３）の構成を示す回路
図である。
図である。
【図９】レベルシフト回路（その４）の構成を示す回路
図である。
図である。
【図１０】レベルシフト回路（その５）の構成を示す回
路図である。
路図である。
【図１１】レベルシフト回路（その６）の構成を示す回
路図である。
路図である。
【図１２】出力電圧検出回路（その１）の構成を示す回
路図である。
路図である。
【図１３】出力電圧検出回路（その２）の構成を示す回
路図である。
路図である。
【図１４】出力電流方向検出回路の構成を示す回路図で
ある。
ある。
【図１５】出力電流方向検出回路の動作を説明する回路
図である。
図である。
【図１６】レベルシフト回路（その７）の構成を示す回
路図である。
路図である。
【図１７】従来のパワーデバイスの制御回路の構成を示
す回路図である。
す回路図である。
【図１８】パワーデバイスの制御回路の実使用例を示す
回路図である。
回路図である。
３ ＵＶ異常検出回路 ４ ＯＣ異常検出回路 ５ ＯＣ／ＵＶ異常状態検出回路 ６ 出力電流方向検出回路 ７ 遅延回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年７月１９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項２
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項４
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】フリップフロップＦＦ１はリセット入力Ｒ
１にＯＲゲートＧ１の出力を受け、そのＱ出力Ｑ０１が
ドライバＤＲ１の入力に接続される。そして、ドライバ
ＤＲ１の出力がトランジスタＱ１のゲートに印加され
る。
１にＯＲゲートＧ１の出力を受け、そのＱ出力Ｑ０１が
ドライバＤＲ１の入力に接続される。そして、ドライバ
ＤＲ１の出力がトランジスタＱ１のゲートに印加され
る。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】その結果、フリップフロップＦＦ１のＱ出
力Ｑ０１が“Ｈ”となり、この“Ｈ”がドライバＤＲ１
を介してトランジスタＱ１のゲートに付与されることに
より、トランジスタＱ１はオン状態となる。
力Ｑ０１が“Ｈ”となり、この“Ｈ”がドライバＤＲ１
を介してトランジスタＱ１のゲートに付与されることに
より、トランジスタＱ１はオン状態となる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】その結果、フリップフロップＦＦ１のＱ出
力Ｑ０１が“Ｌ”となり、この“Ｌ”がドライバＤＲ１
を介してトランジスタＱ１のゲートに付与されることに
より、トランジスタＱ１はオフ状態となる。
力Ｑ０１が“Ｌ”となり、この“Ｌ”がドライバＤＲ１
を介してトランジスタＱ１のゲートに付与されることに
より、トランジスタＱ１はオフ状態となる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】その結果、フリップフロップＦＦ１のＱ出
力Ｑ０１が“Ｌ”となり、この“Ｌ”がドライバＤＲ１
を介してトランジスタＱ１のゲートに付与されることに
より、トランジスタＱ１はオフ状態となり、トランジス
タＱ１が過電流供給状態から解放される。
力Ｑ０１が“Ｌ”となり、この“Ｌ”がドライバＤＲ１
を介してトランジスタＱ１のゲートに付与されることに
より、トランジスタＱ１はオフ状態となり、トランジス
タＱ１が過電流供給状態から解放される。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】その結果、フリップフロップＦＦ１のＱ出
力Ｑ０１が“Ｌ”となり、この“Ｌ”がドライバＤＲ１
を介してトランジスタＱ１のゲートに付与されることに
より、トランジスタＱ１はオフ状態となり、コンデンサ
ＣＰへの充電が再開され、制御電圧ＶＨが再び正常レベ
ルに復帰する。
力Ｑ０１が“Ｌ”となり、この“Ｌ”がドライバＤＲ１
を介してトランジスタＱ１のゲートに付与されることに
より、トランジスタＱ１はオフ状態となり、コンデンサ
ＣＰへの充電が再開され、制御電圧ＶＨが再び正常レベ
ルに復帰する。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正内容】
【００２４】トランジスタＱ１がオフ状態になると、接
続点Ｕの電圧ＶＵが低下する。そして、出力電圧検出回
路ＶＭの所定電位を下回ると、電位比較信号ＳＣが
“Ｌ”に変化する。このとき、異常状態検出回路ＦＳ
は、入力信号ＶIN１がオン状態を指示しておれば、トラ
ンジスタＱ１の過電流供給状態、あるいは制御電圧ＶＨ
の異常低下が原因で、トランジスタＱ１が強制的にオフ
状態にされたと異常状態であると判断し、異常状態を指
示する異常状態信号ＦＯを出力する。
続点Ｕの電圧ＶＵが低下する。そして、出力電圧検出回
路ＶＭの所定電位を下回ると、電位比較信号ＳＣが
“Ｌ”に変化する。このとき、異常状態検出回路ＦＳ
は、入力信号ＶIN１がオン状態を指示しておれば、トラ
ンジスタＱ１の過電流供給状態、あるいは制御電圧ＶＨ
の異常低下が原因で、トランジスタＱ１が強制的にオフ
状態にされたと異常状態であると判断し、異常状態を指
示する異常状態信号ＦＯを出力する。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正内容】
【００２６】トランジスタＱ１〜Ｑ６には、それぞれフ
ライホイルダイオードＤ１〜Ｄ６が逆並列接続される。
トランジスタＱ１〜Ｑ６の各々のゲートには、ＩＧＢＴ
の駆動・保護等の制御を行う制御回路３１〜３３の出力
が与えられる。
ライホイルダイオードＤ１〜Ｄ６が逆並列接続される。
トランジスタＱ１〜Ｑ６の各々のゲートには、ＩＧＢＴ
の駆動・保護等の制御を行う制御回路３１〜３３の出力
が与えられる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正内容】
【００３２】この発明は上記問題点を解決するためにな
されたもので、コンデンサで供給される制御電圧の充・
放電時間を考慮して制御入力信号を設定する必要がな
く、パワーデバイスを強制的にオフ状態にした異常状態
の原因を正確に認識することができるパワーデバイスの
制御回路を得ることを目的とする。
されたもので、コンデンサで供給される制御電圧の充・
放電時間を考慮して制御入力信号を設定する必要がな
く、パワーデバイスを強制的にオフ状態にした異常状態
の原因を正確に認識することができるパワーデバイスの
制御回路を得ることを目的とする。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正内容】
【００３４】望ましくは、請求項２記載のパワーデバイ
スの制御回路のように、前記オン信号、前記オフ信号、
前記過電流検出信号及び前記制御電圧低下検出信号は前
記第１の制御電圧の信号レベルであり、前記オン指示信
号、前記オフ指示信号、前記過電流異常信号及び前記制
御電圧異常低下信号は前記第２の制御電圧の信号レベル
であり、前記オン状態制御手段は、前記第２の制御電圧
の信号レベルの前記オン指示信号を、前記第１の制御電
圧の信号レベルの前記オン信号にレベルシフトする第１
のレベルシフト手段を有し、前記第１のオフ状態制御手
段は、前記第２の制御電圧の信号レベルの前記オフ指示
信号を、前記第１の制御電圧の信号レベルの前記オフ信
号にレベルシフトする第２のレベルシフト手段を有し、
前記過電流異常信号出力手段は、前記第１の制御電圧の
信号レベルの前記過電流検出信号を、前記第２の制御電
圧の信号レベルの前記過電流異常信号にレベルシフトす
る第３のレベルシフト手段を有し、前記制御電圧低下信
号出力手段は、前記第１の制御電圧の信号レベルの前記
制御電圧低下検出信号を、前記第２の制御電圧の信号レ
ベルの前記制御電圧低下検出信号にレベルシフトする第
４のレベルシフト手段を有する。
スの制御回路のように、前記オン信号、前記オフ信号、
前記過電流検出信号及び前記制御電圧低下検出信号は前
記第１の制御電圧の信号レベルであり、前記オン指示信
号、前記オフ指示信号、前記過電流異常信号及び前記制
御電圧異常低下信号は前記第２の制御電圧の信号レベル
であり、前記オン状態制御手段は、前記第２の制御電圧
の信号レベルの前記オン指示信号を、前記第１の制御電
圧の信号レベルの前記オン信号にレベルシフトする第１
のレベルシフト手段を有し、前記第１のオフ状態制御手
段は、前記第２の制御電圧の信号レベルの前記オフ指示
信号を、前記第１の制御電圧の信号レベルの前記オフ信
号にレベルシフトする第２のレベルシフト手段を有し、
前記過電流異常信号出力手段は、前記第１の制御電圧の
信号レベルの前記過電流検出信号を、前記第２の制御電
圧の信号レベルの前記過電流異常信号にレベルシフトす
る第３のレベルシフト手段を有し、前記制御電圧低下信
号出力手段は、前記第１の制御電圧の信号レベルの前記
制御電圧低下検出信号を、前記第２の制御電圧の信号レ
ベルの前記制御電圧低下検出信号にレベルシフトする第
４のレベルシフト手段を有する。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正内容】
【００３６】望ましくは、請求項４記載のパワーデバイ
スの制御回路のように、前記オン信号及び前記オフ信号
は第１の制御電圧の信号レベルであり、前記オン指示信
号、前記オフ指示信号は前記第２の制御電圧の信号レベ
ルであり、前記オン状態制御手段は、前記第２の制御電
圧の信号レベルの前記オン指示信号を、前記第１の制御
電圧の信号レベルの前記オン信号にレベルシフトする第
１のレベルシフト手段を有し、前記第１のオフ状態制御
手段は、前記第２の制御電圧の信号レベルの前記オフ指
示信号を、前記第１の制御電圧の信号レベルの前記オフ
信号にレベルシフトする第２のレベルシフト手段を有す
る。
スの制御回路のように、前記オン信号及び前記オフ信号
は第１の制御電圧の信号レベルであり、前記オン指示信
号、前記オフ指示信号は前記第２の制御電圧の信号レベ
ルであり、前記オン状態制御手段は、前記第２の制御電
圧の信号レベルの前記オン指示信号を、前記第１の制御
電圧の信号レベルの前記オン信号にレベルシフトする第
１のレベルシフト手段を有し、前記第１のオフ状態制御
手段は、前記第２の制御電圧の信号レベルの前記オフ指
示信号を、前記第１の制御電圧の信号レベルの前記オフ
信号にレベルシフトする第２のレベルシフト手段を有す
る。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００６４
【補正方法】変更
【補正内容】
【００６４】第１の外部入力端子Ｐ１０より得られる入
力信号ＶIN１はエッジトリガパルス発生回路Ｐ１に取り
込まれ、第２の外部入力端子Ｐ２０より得られる入力信
号ＶIN２は制御回路２に取り込まれる。入力信号ＶIN１
及び入力信号ＶIN２は制御電圧ＶＬに基づく信号であ
る。
力信号ＶIN１はエッジトリガパルス発生回路Ｐ１に取り
込まれ、第２の外部入力端子Ｐ２０より得られる入力信
号ＶIN２は制御回路２に取り込まれる。入力信号ＶIN１
及び入力信号ＶIN２は制御電圧ＶＬに基づく信号であ
る。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００６９
【補正方法】変更
【補正内容】
【００６９】ＵＶ異常検出回路３は、入力信号ＶIN１及
び制御電圧低下検出信号ＳＭ′を取り込み、入力信号Ｖ
IN１及び制御電圧低下検出信号ＳＭ′に基づき、異常／
正常を指示する制御電圧異常低下信号ＦＯＵＶを第２の
外部出力端子Ｐ４から出力する。
び制御電圧低下検出信号ＳＭ′を取り込み、入力信号Ｖ
IN１及び制御電圧低下検出信号ＳＭ′に基づき、異常／
正常を指示する制御電圧異常低下信号ＦＯＵＶを第２の
外部出力端子Ｐ４から出力する。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００７５
【補正方法】変更
【補正内容】
【００７５】フリップフロップＦＦ１はリセット入力Ｒ
１にＯＲゲートＧ１の出力を受け、そのＱ出力Ｑ０１が
ドライバＤＲ１の入力に接続される。そして、ドライバ
ＤＲ１の出力がトランジスタＱ１のゲートに印加され
る。
１にＯＲゲートＧ１の出力を受け、そのＱ出力Ｑ０１が
ドライバＤＲ１の入力に接続される。そして、ドライバ
ＤＲ１の出力がトランジスタＱ１のゲートに印加され
る。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００７６
【補正方法】変更
【補正内容】
【００７６】制御回路２は、第２の外部入力端子Ｐ２０
より得られる入力信号ＶIN２に基づき、トランジスタＱ
２のオン，オフ等の駆動制御を行う。制御回路２の内部
構成及び動作は、本発明との関わりが希薄であるため、
説明を省略する。図１において、点線で囲んだ部分５１
がパワーデバイス（トランジスタＱ１及びＱ２）の制御
回路となる。
より得られる入力信号ＶIN２に基づき、トランジスタＱ
２のオン，オフ等の駆動制御を行う。制御回路２の内部
構成及び動作は、本発明との関わりが希薄であるため、
説明を省略する。図１において、点線で囲んだ部分５１
がパワーデバイス（トランジスタＱ１及びＱ２）の制御
回路となる。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００８９
【補正方法】変更
【補正内容】
【００８９】第１の外部入力端子Ｐ１０より得られる入
力信号ＶIN１はエッジトリガパルス発生回路Ｐ１に取り
込まれ、第２の外部入力端子Ｐ２０より得られる入力信
号ＶIN２は制御回路２に取り込まれる。入力信号ＶIN１
及び入力信号ＶIN２は制御電圧ＶＬに基づく信号であ
る。
力信号ＶIN１はエッジトリガパルス発生回路Ｐ１に取り
込まれ、第２の外部入力端子Ｐ２０より得られる入力信
号ＶIN２は制御回路２に取り込まれる。入力信号ＶIN１
及び入力信号ＶIN２は制御電圧ＶＬに基づく信号であ
る。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００９５
【補正方法】変更
【補正内容】
【００９５】フリップフロップＦＦ１は、リセット入力
Ｒ１にＯＲゲートＧ１の出力を受け、そのＱ出力Ｑ０１
がドライバＤＲ１の入力に接続される。そして、ドライ
バＤＲ１の出力がトランジスタＱ１のゲートに印加され
る。なお、フリップフロップＦＦ１はリセット優先動作
を行い、そのセット入力Ｓ１及びリセット入力が共に
“Ｈ”の場合、リセット動作を行いそのＱ出力Ｑ０１を
“Ｌ”にする。
Ｒ１にＯＲゲートＧ１の出力を受け、そのＱ出力Ｑ０１
がドライバＤＲ１の入力に接続される。そして、ドライ
バＤＲ１の出力がトランジスタＱ１のゲートに印加され
る。なお、フリップフロップＦＦ１はリセット優先動作
を行い、そのセット入力Ｓ１及びリセット入力が共に
“Ｈ”の場合、リセット動作を行いそのＱ出力Ｑ０１を
“Ｌ”にする。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】０１００
【補正方法】変更
【補正内容】
【０１００】制御回路２は、第２の外部入力端子Ｐ２０
より得られる入力信号ＶIN２に基づき、トランジスタＱ
２のオン，オフ等の駆動制御を行う。制御回路２の内部
構成及び動作は、本発明との関わりが希薄であるため、
説明を省略する。図３において、点線で囲んだ部分５２
がパワーデバイス（トランジスタＱ１及びＱ２）の制御
回路となる。
より得られる入力信号ＶIN２に基づき、トランジスタＱ
２のオン，オフ等の駆動制御を行う。制御回路２の内部
構成及び動作は、本発明との関わりが希薄であるため、
説明を省略する。図３において、点線で囲んだ部分５２
がパワーデバイス（トランジスタＱ１及びＱ２）の制御
回路となる。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】０１０５
【補正方法】変更
【補正内容】
【０１０５】同時に、接続点Ｕの電位ＶＵが“Ｌ”に立
ち下がり、出力電圧検出回路ＶＭより異常状態を指示す
る電位比較信号ＳＣが異常状態検出回路ＦＳに出力され
る。その結果、異常状態検出回路ＦＳは異常状態を指示
する“Ｌ”レベルの異常状態信号ＦＯを出力するとも
に、ターンオンパルスＳONをＯＲゲートＧ２を介してレ
ベルシフト回路ＬONに与え、時刻ｔ４から微小遅延時間
Δｔ４５経過後の時刻ｔ５に、レベルシフト回路ＬONか
らターンオンパルスを再び発生させる。この微小遅延時
間Δｔ４５は、トランジスタＱ１がオフすることにより
開始されるコンデンサＣＰへの充電が完了（リフレッシ
ュ）し、制御電圧ＶＨが正常レベルに復帰する時間に設
定される。
ち下がり、出力電圧検出回路ＶＭより異常状態を指示す
る電位比較信号ＳＣが異常状態検出回路ＦＳに出力され
る。その結果、異常状態検出回路ＦＳは異常状態を指示
する“Ｌ”レベルの異常状態信号ＦＯを出力するとも
に、ターンオンパルスＳONをＯＲゲートＧ２を介してレ
ベルシフト回路ＬONに与え、時刻ｔ４から微小遅延時間
Δｔ４５経過後の時刻ｔ５に、レベルシフト回路ＬONか
らターンオンパルスを再び発生させる。この微小遅延時
間Δｔ４５は、トランジスタＱ１がオフすることにより
開始されるコンデンサＣＰへの充電が完了（リフレッシ
ュ）し、制御電圧ＶＨが正常レベルに復帰する時間に設
定される。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】０１０９
【補正方法】変更
【補正内容】
【０１０９】時刻ｔ７で、トランジスタＱ１を流れる電
流ＩC が上昇して過電流供給状態となり、センス電圧Ｖ
Ｓが基準電圧ＶＲを上回ると、過電流保護回路ＯＣ１の
過電流検出信号ＳＯが“Ｈ”となる。そして、“Ｈ”の
過電流検出信号ＳＯがフリップフロップＦＦ２のセット
入力Ｓ２に出力されると、そのＱ出力Ｑ０２が“Ｈ”と
なってＯＲゲートＧ１を介してフリップフロップＦＦ１
のリセット入力Ｒ１に付与される。その結果、トランジ
スタＱ１のゲート電圧ＶGEが“Ｌ”となりトランジスタ
Ｑ１はオフ状態となって、トランジスタＱ１が過電流供
給状態から解放される。
流ＩC が上昇して過電流供給状態となり、センス電圧Ｖ
Ｓが基準電圧ＶＲを上回ると、過電流保護回路ＯＣ１の
過電流検出信号ＳＯが“Ｈ”となる。そして、“Ｈ”の
過電流検出信号ＳＯがフリップフロップＦＦ２のセット
入力Ｓ２に出力されると、そのＱ出力Ｑ０２が“Ｈ”と
なってＯＲゲートＧ１を介してフリップフロップＦＦ１
のリセット入力Ｒ１に付与される。その結果、トランジ
スタＱ１のゲート電圧ＶGEが“Ｌ”となりトランジスタ
Ｑ１はオフ状態となって、トランジスタＱ１が過電流供
給状態から解放される。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】０１１０
【補正方法】変更
【補正内容】
【０１１０】同時に、接続点Ｕの電位が“Ｌ”に立ち下
がり、出力電圧検出回路ＶＭより異常状態を指示する電
位比較信号ＳＣが異常状態検出回路ＦＳ′に出力され
る。その結果、異常状態検出回路ＦＳ′は異常状態を指
示する“Ｌ”レベルの異常状態信号ＦＯを出力するとも
に、ターンオンパルスをＯＲゲートＧ２を介してレベル
シフト回路ＬONに与え、時刻ｔ７直後の時刻ｔ８に、レ
ベルシフト回路ＬONからターンオンパルスＳONを再び発
生させる。
がり、出力電圧検出回路ＶＭより異常状態を指示する電
位比較信号ＳＣが異常状態検出回路ＦＳ′に出力され
る。その結果、異常状態検出回路ＦＳ′は異常状態を指
示する“Ｌ”レベルの異常状態信号ＦＯを出力するとも
に、ターンオンパルスをＯＲゲートＧ２を介してレベル
シフト回路ＬONに与え、時刻ｔ７直後の時刻ｔ８に、レ
ベルシフト回路ＬONからターンオンパルスＳONを再び発
生させる。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】０１１１
【補正方法】変更
【補正内容】
【０１１１】しかしながら、時刻ｔ８では、フリップフ
ロップＦＦ２のＱ出力Ｑ０２が“Ｈ”で、フリップフロ
ップＦＦ１のリセット入力Ｒ１に“Ｈ”が印加され続け
ている。その結果、フリップフロップＦＦ１のセット入
力Ｓ１に“Ｈ”が付与されてもフリップフロップＦＦ１
はリセット優先のため、トランジスタＱ１のゲート電圧
ＶGEが“Ｌ”を維持しトランジスタＱ１はオフ状態を維
持する。
ロップＦＦ２のＱ出力Ｑ０２が“Ｈ”で、フリップフロ
ップＦＦ１のリセット入力Ｒ１に“Ｈ”が印加され続け
ている。その結果、フリップフロップＦＦ１のセット入
力Ｓ１に“Ｈ”が付与されてもフリップフロップＦＦ１
はリセット優先のため、トランジスタＱ１のゲート電圧
ＶGEが“Ｌ”を維持しトランジスタＱ１はオフ状態を維
持する。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】０１１９
【補正方法】変更
【補正内容】
【０１１９】ところで、第２の実施例では、過電流異常
供給を原因としてトランジスタＱ１をオフさせた直後に
ターンオフを指示する入力信号ＶINが入力されると、エ
ッジトリガパルス発生回路Ｐ１及びレベルシフト回路Ｌ
OFF を介して“Ｈ”のターンオフパルスがフリップフロ
ップＦＦ２のリセット入力Ｒ２に付与されることによ
り、フリップフロップＦＦ２のＱ出力が“Ｌ”に立ち下
がる。その結果、リセット優先のフリップフロップＦＦ
１のＱ出力Ｑ０１の“Ｌ”固定状態が解除される。
供給を原因としてトランジスタＱ１をオフさせた直後に
ターンオフを指示する入力信号ＶINが入力されると、エ
ッジトリガパルス発生回路Ｐ１及びレベルシフト回路Ｌ
OFF を介して“Ｈ”のターンオフパルスがフリップフロ
ップＦＦ２のリセット入力Ｒ２に付与されることによ
り、フリップフロップＦＦ２のＱ出力が“Ｌ”に立ち下
がる。その結果、リセット優先のフリップフロップＦＦ
１のＱ出力Ｑ０１の“Ｌ”固定状態が解除される。
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】０１２０
【補正方法】変更
【補正内容】
【０１２０】上記したフリップフロップＦＦ１のＱ出力
Ｑ０１の“Ｌ”固定状態の解除が、ＯＣ／ＵＶ異常状態
検出回路５の異常状態判定期間中（図４のΔＴ１中に相
当）に生じると、タイミング的に異常状態検出回路Ｆ
Ｓ′によるターンオンパルスでフリップフロップＦＦ１
がセットされる可能性が生じる。
Ｑ０１の“Ｌ”固定状態の解除が、ＯＣ／ＵＶ異常状態
検出回路５の異常状態判定期間中（図４のΔＴ１中に相
当）に生じると、タイミング的に異常状態検出回路Ｆ
Ｓ′によるターンオンパルスでフリップフロップＦＦ１
がセットされる可能性が生じる。
【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】０１２２
【補正方法】変更
【補正内容】
【０１２２】同図に示すように、第３の実施例の構成は
基本的に第２の実施例の構成と同様であり、レベルシフ
ト回路ＬOFF の出力がフリップフロップＦＦ２のリセッ
ト入力Ｒ２に付与される構成に置き代わって、フリップ
フロップＦＦ２のＱ出力Ｑ０２が遅延回路７（遅延時間
ΔＴ２）を介してリセット入力Ｒ２に帰還させる点が異
なる。なお、遅延時間ΔＴ２は判定遅延時間ΔＴ１に比
べ十分大きな時間に設定される。
基本的に第２の実施例の構成と同様であり、レベルシフ
ト回路ＬOFF の出力がフリップフロップＦＦ２のリセッ
ト入力Ｒ２に付与される構成に置き代わって、フリップ
フロップＦＦ２のＱ出力Ｑ０２が遅延回路７（遅延時間
ΔＴ２）を介してリセット入力Ｒ２に帰還させる点が異
なる。なお、遅延時間ΔＴ２は判定遅延時間ΔＴ１に比
べ十分大きな時間に設定される。
【手続補正２７】
【補正対象書類名】明細書
【補正対象項目名】０１２３
【補正方法】変更
【補正内容】
【０１２３】つまり、フリップフロップＦＦ２のＱ出力
Ｑ０２が“Ｈ”を出力すると、遅延回路７の遅延時間Δ
Ｔ２経過後に、リセットがかかりフリップフロップＦＦ
２のＱ出力Ｑ０２が自動的に“Ｌ”に立ち下がる。図５
において、点線で囲んだ部分５３がパワーデバイス（ト
ランジスタＱ１及びＱ２）の制御回路となる。なお、他
の構成は第２の実施例と同様であるため説明は省略す
る。
Ｑ０２が“Ｈ”を出力すると、遅延回路７の遅延時間Δ
Ｔ２経過後に、リセットがかかりフリップフロップＦＦ
２のＱ出力Ｑ０２が自動的に“Ｌ”に立ち下がる。図５
において、点線で囲んだ部分５３がパワーデバイス（ト
ランジスタＱ１及びＱ２）の制御回路となる。なお、他
の構成は第２の実施例と同様であるため説明は省略す
る。
【手続補正２８】
【補正対象書類名】明細書
【補正対象項目名】０１２５
【補正方法】変更
【補正内容】
【０１２５】時刻ｔ７で、トランジスタＱ１が過電流供
給状態となり、センス電圧ＶＳが基準電圧ＶＲを上回る
と過電流保護回路ＯＣ１の過電流検出信号ＳＯが“Ｈ”
となり、“Ｈ”の過電流検出信号ＳＯがフリップフロッ
プＦＦ２のセット入力Ｓ２に出力される。そして、フリ
ップフロップＦＦ２のＱ出力Ｑ０２が“Ｈ”となってＯ
ＲゲートＧ１を介してフリップフロップＦＦ１のリセッ
ト入力Ｒ１に付与される。その結果、トランジスタＱ１
のゲート電圧ＶGEが“Ｌ”となりトランジスタＱ１はオ
フ状態となって、トランジスタＱ１が過電流供給状態か
ら解放される。
給状態となり、センス電圧ＶＳが基準電圧ＶＲを上回る
と過電流保護回路ＯＣ１の過電流検出信号ＳＯが“Ｈ”
となり、“Ｈ”の過電流検出信号ＳＯがフリップフロッ
プＦＦ２のセット入力Ｓ２に出力される。そして、フリ
ップフロップＦＦ２のＱ出力Ｑ０２が“Ｈ”となってＯ
ＲゲートＧ１を介してフリップフロップＦＦ１のリセッ
ト入力Ｒ１に付与される。その結果、トランジスタＱ１
のゲート電圧ＶGEが“Ｌ”となりトランジスタＱ１はオ
フ状態となって、トランジスタＱ１が過電流供給状態か
ら解放される。
【手続補正２９】
【補正対象書類名】明細書
【補正対象項目名】０１２６
【補正方法】変更
【補正内容】
【０１２６】同時に、接続点Ｕの電位が“Ｌ”に立ち下
がり、出力電圧検出回路ＶＭより異常状態を指示する電
位比較信号ＳＣが異常状態検出回路ＦＳ′に出力され
る。その結果、異常状態検出回路ＦＳ′は異常状態を指
示する“Ｌ”レベルの異常状態信号ＦＯを出力するとも
に、ターンオンパルスをＯＲゲートＧ２を介してレベル
シフト回路ＬONに与え、時刻ｔ７直後の時刻ｔ８に、レ
ベルシフト回路ＬONからターンオンパルスＳONを再び発
生させる。
がり、出力電圧検出回路ＶＭより異常状態を指示する電
位比較信号ＳＣが異常状態検出回路ＦＳ′に出力され
る。その結果、異常状態検出回路ＦＳ′は異常状態を指
示する“Ｌ”レベルの異常状態信号ＦＯを出力するとも
に、ターンオンパルスをＯＲゲートＧ２を介してレベル
シフト回路ＬONに与え、時刻ｔ７直後の時刻ｔ８に、レ
ベルシフト回路ＬONからターンオンパルスＳONを再び発
生させる。
【手続補正３０】
【補正対象書類名】明細書
【補正対象項目名】０１２７
【補正方法】変更
【補正内容】
【０１２７】しかしながら、時刻ｔ８は、時刻ｔ７から
遅延回路７の遅延時間ΔＴ２を経過しておらず、フリッ
プフロップＦＦ２にはリセットがかかっていない。した
がって、フリップフロップＦＦ２のＱ出力Ｑ０２が
“Ｈ”でフリップフロップＦＦ１のリセット入力Ｒ１に
“Ｈ”が印加され続ける。その結果、フリップフロップ
ＦＦ１のセット入力Ｓ１に“Ｈ”が付与されてもフリッ
プフロップＦＦ１はリセット優先のため、トランジスタ
Ｑ１のゲート電圧ＶGEが“Ｌ”を維持しトランジスタＱ
１はオフ状態を維持する。
遅延回路７の遅延時間ΔＴ２を経過しておらず、フリッ
プフロップＦＦ２にはリセットがかかっていない。した
がって、フリップフロップＦＦ２のＱ出力Ｑ０２が
“Ｈ”でフリップフロップＦＦ１のリセット入力Ｒ１に
“Ｈ”が印加され続ける。その結果、フリップフロップ
ＦＦ１のセット入力Ｓ１に“Ｈ”が付与されてもフリッ
プフロップＦＦ１はリセット優先のため、トランジスタ
Ｑ１のゲート電圧ＶGEが“Ｌ”を維持しトランジスタＱ
１はオフ状態を維持する。
【手続補正３１】
【補正対象書類名】明細書
【補正対象項目名】０１３０
【補正方法】変更
【補正内容】
【０１３０】このように第３の実施例では、過電流異常
供給でトランジスタＱ１をオフさせると、ＯＣ／ＵＶ異
常状態検出回路５の判定遅延時間ΔＴ１より十分大きな
期間ΔＴ２中は、フリップフロップＦＦ１のＱ出力Ｑ０
１を完全に“Ｌ”に固定するため、ＯＣ／ＵＶ異常状態
検出回路５が過電流供給異常を制御電圧低下異常と誤判
定することはない。 ＜レベルシフト回路（その１）＞図６は、第１〜第３の
実施例で用いられたレベルシフト回路ＬONの内部構成を
示す回路図である。なお、レベルシフト回路ＬOFF も全
く同じ内部構成であるため、以下、レベルシフト回路Ｌ
ONを代表して説明する。
供給でトランジスタＱ１をオフさせると、ＯＣ／ＵＶ異
常状態検出回路５の判定遅延時間ΔＴ１より十分大きな
期間ΔＴ２中は、フリップフロップＦＦ１のＱ出力Ｑ０
１を完全に“Ｌ”に固定するため、ＯＣ／ＵＶ異常状態
検出回路５が過電流供給異常を制御電圧低下異常と誤判
定することはない。 ＜レベルシフト回路（その１）＞図６は、第１〜第３の
実施例で用いられたレベルシフト回路ＬONの内部構成を
示す回路図である。なお、レベルシフト回路ＬOFF も全
く同じ内部構成であるため、以下、レベルシフト回路Ｌ
ONを代表して説明する。
【手続補正３２】
【補正対象書類名】明細書
【補正対象項目名】０１６０
【補正方法】変更
【補正内容】
【０１６０】図９では、高耐圧トランジスタＱＮと低耐
圧トランジスタＱＭとをカレントミラー接続することに
より、トランジスタＱＮのドレイン電流値を制御する例
を示したが、トランジスタＱＮのドレイン電流値を複数
制御できれば他の構成で代用可能である。 ＜レベルシフト回路（その５）＞図１０は、レベルシフ
ト回路ＬUV及びレベルシフト回路ＬOCを、１つの高耐圧
トランジスタで構成した第１の構成例を示す回路図であ
る。なお、抵抗ＲＳ、ダイオードＤＳ及びトランジスタ
ＱＰからなるレベルシフト基本部８′と、コンデンサＣ
Ｐ、インバータＧ１０、制御電圧ＶＨ及び制御電圧ＶＬ
等は、図６で示したレベルシフト回路ＬONの構成と同様
であるため、詳細な説明は省略する同図に示すように、
ワンショットパルス発生部１１は、第１の入力端子Ｐ１
１から、制御電圧検出信号ＳＭに相当する入力信号Ｓ１
１′を取り込み、ワンショットパルス発生部１２は、第
２の入力端子Ｐ１２から、過電流検出信号ＳＯに相当す
る入力信号Ｓ１２′を取り込む。そして、入力信号Ｓ１
１′の立ち下がりがワンショットパルス発生部１１でパ
ルス幅Δｔ１の“Ｌ”レベル信号に波形整形されてＡＮ
ＤゲートＧ７に出力され、入力信号Ｓ１２′の立ち下が
りがワンショットパルス発生部１２でパルス幅Δｔ２
（＜Δｔ１）の“Ｌ”レベル信号に波形整形されてＮＯ
ＲゲートＧ７に出力される。
圧トランジスタＱＭとをカレントミラー接続することに
より、トランジスタＱＮのドレイン電流値を制御する例
を示したが、トランジスタＱＮのドレイン電流値を複数
制御できれば他の構成で代用可能である。 ＜レベルシフト回路（その５）＞図１０は、レベルシフ
ト回路ＬUV及びレベルシフト回路ＬOCを、１つの高耐圧
トランジスタで構成した第１の構成例を示す回路図であ
る。なお、抵抗ＲＳ、ダイオードＤＳ及びトランジスタ
ＱＰからなるレベルシフト基本部８′と、コンデンサＣ
Ｐ、インバータＧ１０、制御電圧ＶＨ及び制御電圧ＶＬ
等は、図６で示したレベルシフト回路ＬONの構成と同様
であるため、詳細な説明は省略する同図に示すように、
ワンショットパルス発生部１１は、第１の入力端子Ｐ１
１から、制御電圧検出信号ＳＭに相当する入力信号Ｓ１
１′を取り込み、ワンショットパルス発生部１２は、第
２の入力端子Ｐ１２から、過電流検出信号ＳＯに相当す
る入力信号Ｓ１２′を取り込む。そして、入力信号Ｓ１
１′の立ち下がりがワンショットパルス発生部１１でパ
ルス幅Δｔ１の“Ｌ”レベル信号に波形整形されてＡＮ
ＤゲートＧ７に出力され、入力信号Ｓ１２′の立ち下が
りがワンショットパルス発生部１２でパルス幅Δｔ２
（＜Δｔ１）の“Ｌ”レベル信号に波形整形されてＮＯ
ＲゲートＧ７に出力される。
【手続補正３３】
【補正対象書類名】明細書
【補正対象項目名】０１６１
【補正方法】変更
【補正内容】
【０１６１】ＡＮＤゲートＧ７の出力は高耐圧なＰチャ
ネルＭＯＳトランジスタＱＰのゲートに付与される。こ
のＡＮＤゲートＧ７の“Ｌ”レベルは、トランジスタＱ
Ｐに所定のドレイン電流が流れるレベルに設定される。
ネルＭＯＳトランジスタＱＰのゲートに付与される。こ
のＡＮＤゲートＧ７の“Ｌ”レベルは、トランジスタＱ
Ｐに所定のドレイン電流が流れるレベルに設定される。
【手続補正３４】
【補正対象書類名】明細書
【補正対象項目名】０１６２
【補正方法】変更
【補正内容】
【０１６２】したがって、ＡＮＤゲートＧ７の入力が
“Ｌ”になると、トランジスタＱＰがオンし、ノードＮ
２の電位が“Ｈ”レベルになる。そして、その継続期間
は、入力信号Ｓ１１′の立ち下がり時に期間Δｔ１とな
り、入力信号Ｓ１２′の立ち下がり時に期間Δｔ２とな
る。
“Ｌ”になると、トランジスタＱＰがオンし、ノードＮ
２の電位が“Ｈ”レベルになる。そして、その継続期間
は、入力信号Ｓ１１′の立ち下がり時に期間Δｔ１とな
り、入力信号Ｓ１２′の立ち下がり時に期間Δｔ２とな
る。
【手続補正３５】
【補正対象書類名】明細書
【補正対象項目名】０１６７
【補正方法】変更
【補正内容】
【０１６７】さらに、この方法を拡張して、３つ以上の
入力信号に対応するレベルシフト回路を１つの高耐圧ト
ランジスタを用いて実現することも可能である。 ＜レベルシフト回路（その６）＞図１１は、レベルシフ
ト回路ＬUV及びレベルシフト回路ＬOCを、１つの高耐圧
トランジスタで構成した第２の構成例を示す回路図であ
る。なお、抵抗ＲＳ、ダイオードＤＳ及びトランジスタ
ＱＰからなるレベルシフト基本部８′と、コンデンサＣ
Ｐ、制御電圧ＶＨ及び制御電圧ＶＬ等は、図７で示した
レベルシフト回路ＬUVの構成と同様であるため、詳細な
説明は省略する同図に示すように、レベルシフト基本部
８′の高耐圧ＰチャネルＭＯＳトランジスタＱＰとカレ
ントミラー構成で低耐圧ＰチャネルトランジスタＱＭ′
が接続される。このトランジスタＱＭ′のドレインがス
イッチ１３′及び１４′を介して、電流源Ｉr １及び電
流源Ｉr ２と接続される。これらの電流源Ｉr １及び電
流源Ｉr ２はコンデンサＣＰの負電極に接続され、電流
源Ｉr １の供給電流量Ｉ１は電流源Ｉr ２の供給電流量
Ｉ２より大きく設定される（Ｉ１＞Ｉ２）。
入力信号に対応するレベルシフト回路を１つの高耐圧ト
ランジスタを用いて実現することも可能である。 ＜レベルシフト回路（その６）＞図１１は、レベルシフ
ト回路ＬUV及びレベルシフト回路ＬOCを、１つの高耐圧
トランジスタで構成した第２の構成例を示す回路図であ
る。なお、抵抗ＲＳ、ダイオードＤＳ及びトランジスタ
ＱＰからなるレベルシフト基本部８′と、コンデンサＣ
Ｐ、制御電圧ＶＨ及び制御電圧ＶＬ等は、図７で示した
レベルシフト回路ＬUVの構成と同様であるため、詳細な
説明は省略する同図に示すように、レベルシフト基本部
８′の高耐圧ＰチャネルＭＯＳトランジスタＱＰとカレ
ントミラー構成で低耐圧ＰチャネルトランジスタＱＭ′
が接続される。このトランジスタＱＭ′のドレインがス
イッチ１３′及び１４′を介して、電流源Ｉr １及び電
流源Ｉr ２と接続される。これらの電流源Ｉr １及び電
流源Ｉr ２はコンデンサＣＰの負電極に接続され、電流
源Ｉr １の供給電流量Ｉ１は電流源Ｉr ２の供給電流量
Ｉ２より大きく設定される（Ｉ１＞Ｉ２）。
【手続補正３６】
【補正対象書類名】明細書
【補正対象項目名】０１８８
【補正方法】変更
【補正内容】
【０１８８】このような構成において、入力信号ＶIN１
と入力信号ＶIN２が同時に“Ｌ”レベルになった時にお
ける電位比較信号ＳＣの信号値が出力方向指示信号ＩＭ
となるため、出力方向指示信号ＩＭの“Ｈ”、“Ｌ”を
検証することにより、接続点Ｕを流れる出力電流の出力
方向を認識することができる。
と入力信号ＶIN２が同時に“Ｌ”レベルになった時にお
ける電位比較信号ＳＣの信号値が出力方向指示信号ＩＭ
となるため、出力方向指示信号ＩＭの“Ｈ”、“Ｌ”を
検証することにより、接続点Ｕを流れる出力電流の出力
方向を認識することができる。
【手続補正３７】
【補正対象書類名】明細書
【補正対象項目名】０１９２
【補正方法】変更
【補正内容】
【０１９２】このデットタイム期間を利用して、接続点
Ｕを流れる電流方向を識別するようにすれば、トランジ
スタＱ１及びＱ２のうち、一方のトランジスタがオン状
態である場合に生じる異常状態検出期間と重複すること
なく行える。したがって、第２あるいは第３の実施例
で、１つの出力電圧検出回路ＶＭを、異常状態検出回路
ＦＳ′と出力電流方向検出回路６とで共用しても全く支
障が生じない。 ＜その他＞第１〜第３の実施例で示したパワーデバイス
の制御回路５１〜５３は、それぞれ１つの高耐圧半導体
集積回路として構成することが可能である。
Ｕを流れる電流方向を識別するようにすれば、トランジ
スタＱ１及びＱ２のうち、一方のトランジスタがオン状
態である場合に生じる異常状態検出期間と重複すること
なく行える。したがって、第２あるいは第３の実施例
で、１つの出力電圧検出回路ＶＭを、異常状態検出回路
ＦＳ′と出力電流方向検出回路６とで共用しても全く支
障が生じない。 ＜その他＞第１〜第３の実施例で示したパワーデバイス
の制御回路５１〜５３は、それぞれ１つの高耐圧半導体
集積回路として構成することが可能である。
【手続補正３８】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正３９】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正４０】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正４１】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
【手続補正４２】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
【手続補正４３】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正内容】
【図１０】
【手続補正４４】
【補正対象書類名】図面
【補正対象項目名】図１１
【補正方法】変更
【補正内容】
【図１１】
【手続補正４５】
【補正対象書類名】図面
【補正対象項目名】図１４
【補正方法】変更
【補正内容】
【図１４】
【手続補正４６】
【補正対象書類名】図面
【補正対象項目名】図１７
【補正方法】変更
【補正内容】
【図１７】
Claims (18)
- 【請求項１】 主電源にトーテムポール接続された第１
のトランジスタと第２のトランジスタとから構成され、
前記第１及び第２のトランジスタはそれぞれ異なるレベ
ルの第１及び第２の制御電圧でオン・オフ制御され、前
記第１の制御電圧は、所定のコンデンサの両電極の電位
差で規定され、前記所定のコンデンサは前記第１のトラ
ンジスタのオフ状態時に充電されるパワーデバイスの制
御回路であって、 第１及び第２の外部入力端子と、 第１及び第２の外部出力端子と、 前記第１の外部入力端子より得られる第１の制御入力信
号に基づき、前記第１の制御電圧で前記第１のトランジ
スタのオン，オフを制御する第１の制御回路と、 前記第２の外部入力端子より得られる第２の制御入力信
号に基づき、前記第２の制御電圧で前記第２のトランジ
スタのオン，オフを制御する第２の制御回路とを備え、 前記第１の制御回路は、 オン信号／オフ信号に基づき、前記第１のトランジスタ
をオン／オフさせる前記第１の制御電圧を前記第１のト
ランジスタの制御電極に出力する駆動手段と、 前記第１の制御入力信号がオン状態を指示する時、活性
状態のオン指示信号を出力し、前記第１の制御入力信号
がオフ状態を指示する時、活性状態のオフ指示信号を出
力する指示信号発生手段と、 前記オン指示信号が活性状態の時、前記オン信号を前記
駆動手段に出力するオン状態制御手段と、 前記オフ指示信号が活性状態の時、前記オフ信号を前記
駆動手段に出力する第１のオフ状態制御手段と、 前記第１のトランジスタを流れる電流量を検出し、該電
流量が所定の電流量を上回ると異常状態を指示する過電
流検出信号を出力する過電流検出手段と、 前記過電流検出信号が異常状態を指示する時、前記オフ
信号を前記駆動手段に出力する第２のオフ状態制御手段
と、 前記過電流検出信号の指示に基づき、正常／異常を指示
する過電流異常信号を前記第１の外部出力端子に出力す
る過電流異常信号出力手段と、 前記第１の制御電圧を検出し、該第１の制御電圧が所定
レベルを下回ると、異常状態を指示する制御電圧低下検
出信号を出力する制御電源電圧低下検出手段と、 前記制御電圧低下検出信号が異常状態を指示する時、前
記オフ信号を前記駆動手段に出力する第３のオフ状態制
御手段と、 前記制御電圧低下検出信号の指示に基づき、正常／異常
を指示する制御電圧異常低下信号を第２の外部出力端子
に出力するとともに、前記制御電圧低下検出信号が異常
状態を指示した時点から、前記所定のコンデンサへの十
分な充電が完了する時間以上の所定の遅延時間経過後に
活性状態の前記オン指示信号を出力する制御電圧低下信
号出力手段とを備えたパワーデバイスの制御回路。 - 【請求項２】 前記オン信号、前記オフ信号、前記過電
流検出信号及び前記制御電圧低下検出信号は前記第１の
制御電圧の信号レベルであり、 前記オン指示信号、前記オフ指示信号、前記過電流異常
信号及び前記制御電圧異常低下信号は前記第２の制御電
圧の信号レベルであり、 前記オン状態制御手段は、前記第２の制御電圧の信号レ
ベルの前記オン指示信号を、前記第１の制御電圧の信号
レベルの前記オン信号にレベルシフトする第１のレベル
シフト手段を有し、 前記オフ状態制御手段は、前記第２の制御電圧の信号レ
ベルの前記オフ指示信号を、前記第１の制御電圧の信号
レベルの前記オフ信号にレベルシフトする第２のレベル
シフト手段を有し、 前記過電流異常信号出力手段は、前記第１の制御電圧の
信号レベルの前記過電流検出信号を、前記第２の制御電
圧の信号レベルの前記過電流異常信号にレベルシフトす
る第３のレベルシフト手段を有し、 前記制御電圧低下信号出力手段は、前記第１の制御電圧
の信号レベルの前記制御電圧低下検出信号を、前記第２
の制御電圧の信号レベルの前記制御電圧低下検出信号に
レベルシフトする第４のレベルシフト手段を有する請求
項１記載のパワーデバイスの制御回路。 - 【請求項３】 主電源にトーテムポール接続された第１
のトランジスタと第２のトランジスタとから構成され、
前記第１及び第２のトランジスタはそれぞれ異なるレベ
ルの第１及び第２の制御電圧でオン・オフ制御され、前
記第１の制御電圧は、所定のコンデンサの両電極の電位
差で規定され、前記所定のコンデンサは前記第１のトラ
ンジスタのオフ状態時に充電されるパワーデバイスの制
御回路であって、 第１及び第２の外部入力端子と、 第１及び第２の外部出力端子と、 前記第１の外部入力端子より得られる第１の制御入力信
号に基づき、前記第１の制御電圧で前記第１のトランジ
スタのオン，オフを制御する第１の制御回路と、 前記第２の外部入力端子より得られる第２の制御入力信
号に基づき、前記第２の制御電圧で前記第２のトランジ
スタのオン，オフを制御する第２の制御回路とを備え、 前記第１の制御回路は、 オン信号／オフ信号に基づき、前記第１のトランジスタ
をオン／オフさせる前記第１の制御電圧を前記第１のト
ランジスタの制御電極に出力する駆動手段を備え、前記
駆動手段は前記オン信号と前記オフ信号を同時に得た場
合、前記オフ信号を優先し、 前記第１の制御入力信号がオン状態を指示する時、活性
状態のオン指示信号を出力し、前記第１の制御入力信号
がオフ状態を指示する時、活性状態のオフ指示信号を出
力する指示信号発生手段と、 前記オン指示信号が活性状態の時、前記オン信号を前記
駆動手段に出力するオン状態制御手段と、 前記オフ指示信号が活性状態の時、前記オフ信号を前記
駆動手段に出力する第１のオフ状態制御手段と、 前記第１のトランジスタを流れる電流量を検出し、該電
流量が所定の電流量を上回ると、過電流異常状態を指示
する過電流検出信号を出力する過電流検出手段と、 過電流異常状態を指示する前記過電流検出信号をトリガ
として、前記オフ信号を前記駆動手段に出力する第２の
オフ状態制御手段とをさらに備え、前記第２のオフ状態
制御手段による前記オフ信号の出力は、前記第１のオフ
状態制御手段による前記オフ信号の出力まで継続され、 前記第１の制御電圧を検出し、該第１の制御電圧が所定
レベルを下回ると、制御電圧低下異常状態を指示する制
御電圧低下検出信号を出力する制御電圧低下検出手段
と、 前記制御電圧低下検出信号が制御電圧低下異常状態を指
示する時、前記オフ信号を前記駆動手段に出力する第３
のオフ状態制御手段と、 前記第１のトランジスタの一方電極と前記第２のトラン
ジスタの他方電極との接続点より得られる出力電圧を検
出する出力電圧検出手段と、 前記第１の制御入力信号及び前記出力電圧に基づき、前
記第１のトランジスタが強制的にオフ状態にされたと判
断すると、異常状態を指示する異常状態信号を出力する
とともに、前記判断時点から、前記所定のコンデンサへ
の十分な充電が完了する時間以上の所定の遅延時間経過
後に前記オン指示信号を活性状態にする異常状態検出手
段と、 異常状態を指示する前記異常状態信号を受けると、その
時点から、前記所定の遅延時間より長い所定の判定時間
経過後において、前記異常状態状態信号が異常状態を指
示する場合に過電流異常状態を指示する過電流異常信号
を前記第１の外部出力端子に出力し、それ以外の場合に
制御電圧低下異常状態を指示する制御電圧異常低下信号
を前記第２の外部出力端子に出力する異常状態種別判定
手段とをさらに備えるパワーデバイスの制御回路。 - 【請求項４】 前記オン信号及び前記オフ信号は第１の
制御電圧の信号レベルであり、 前記オン指示信号、前記オフ指示信号は前記第２の制御
電圧の信号レベルであり、 前記オン状態制御手段は、前記第２の制御電圧の信号レ
ベルの前記オン指示信号を、前記第１の制御電圧の信号
レベルの前記オン信号にレベルシフトする第１のレベル
シフト手段を有し、 前記オフ状態制御手段は、前記第２の制御電圧の信号レ
ベルの前記オフ指示信号を、前記第１の制御電圧の信号
レベルの前記オフ信号にレベルシフトする第２のレベル
シフト手段を有する請求項３記載のパワーデバイスの制
御回路。 - 【請求項５】 前記第１の制御回路は、 前記第１及び第２の制御入力信号並びに前記出力電圧に
基づき、前記接続点を流れる電流方向を検出する電流方
向検出手段をさらに備える請求項４記載のパワーデバイ
スの制御回路。 - 【請求項６】 主電源にトーテムポール接続された第１
のトランジスタと第２のトランジスタとから構成され、
前記第１及び第２のトランジスタはそれぞれ異なるレベ
ルの第１及び第２の制御電圧でオン・オフ制御され、前
記第１の制御電圧は、所定のコンデンサの両電極の電位
差で規定され、前記所定のコンデンサは前記第１のトラ
ンジスタのオフ状態時に充電される、パワーデバイスの
制御回路であって、 第１及び第２の外部入力端子と、 第１及び第２の外部出力端子と、 前記第１の外部入力端子より得られる第１の制御入力信
号に基づき、前記第１の制御電圧で前記第１のトランジ
スタのオン，オフを制御する第１の制御回路と、 前記第２の外部入力端子より得られる第２の制御入力信
号に基づき、前記第２の制御電圧で前記第２のトランジ
スタのオン，オフを制御する第２の制御回路とを備え、 前記第１の制御回路は、 オン信号／オフ信号に基づき、前記第１のトランジスタ
をオン／オフさせる前記第１の制御電圧を前記第１のト
ランジスタの制御電極に出力する駆動手段を備え、前記
駆動手段は前記オン信号と前記オフ信号とを同時に得た
場合、前記オフ信号を優先し、 前記第１の制御入力信号がオン状態を指示する時、活性
状態のオン指示信号を出力し、前記第１の制御入力信号
がオフ状態を指示する時、活性状態のオフ指示信号を出
力する指示信号発生手段と、 前記オン指示信号が活性状態の時、前記オン信号を前記
駆動手段に出力するオン状態制御手段と、 前記オフ指示信号が活性状態の時、前記オフ信号を前記
駆動手段に出力する第１のオフ状態制御手段と、 前記第１のトランジスタを流れる電流量を検出し、該電
流量が所定の電流量を上回ると、過電流異常状態を指示
する過電流検出信号を出力する過電流検出手段と、 過電流異常状態を指示する前記過電流検出信号をトリガ
として、所定の継続期間中、前記オフ信号を前記駆動手
段に出力する第２のオフ状態制御手段と、 前記第１の制御電圧を検出し、該第１の制御電圧が所定
レベルを下回ると、制御電圧低下異常状態を指示する制
御電圧低下検出信号を出力する制御電圧低下検出手段
と、 前記制御電圧低下検出信号が制御電圧低下異常状態を指
示する時、前記オフ信号を前記駆動手段に出力する第３
のオフ状態制御手段と、 前記第１のトランジスタの一方電極と前記第２のトラン
ジスタの他方電極との接続点より得られる出力電圧を検
出する出力電圧検出手段と、 前記第１の制御入力信号及び前記出力電圧に基づき、前
記第１のトランジスタが強制的にオフ状態にされたと判
断すると、異常状態を指示する異常状態信号を出力する
とともに、前記判断時点から、前記所定の継続期間より
短かく前記所定のコンデンサへの十分な充電が完了する
時間以上の所定の遅延時間経過後に活性状態のオン指示
信号を出力する異常状態検出手段と、 異常状態を指示する前記異常状態信号を受けると、その
時点から、前記所定の継続時間より短かく前記所定の遅
延時間より長い所定の判定時間経過後において、前記異
常状態状態信号が異常状態を指示する場合に過電流異常
状態を指示する過電流異常信号を前記第１の外部出力端
子に出力し、それ以外の場合に制御電圧低下異常状態を
指示する制御電圧異常低下信号を前記第２の外部出力端
子に出力する異常状態種別判定手段とをさらに備えるパ
ワーデバイスの制御回路。 - 【請求項７】 第１の信号レベルの入力信号を、異なる
信号レベルの第２の信号レベルにレベルシフトするレベ
ルシフト回路であって、 前記第１の信号レベルの第１の入力信号が付与される第
１の入力端子と、 前記第１の信号レベルの第２の入力信号が付与される第
２の入力端子と、 第１及び第２の出力端子と、 前記第１及び第２の入力信号を受け、前記第１の入力信
号が活性状態のとき、活性状態が第１のパルス幅の前記
第１の信号レベルの内部信号を発生し、前記第２の入力
信号が活性状態のとき、活性状態が第２のパルス幅の前
記内部信号を発生する内部信号発生手段と、 一方電極側が第２の信号レベルに、他方電極側が前記第
１の信号レベルに電位設定されるとともに、前記内部信
号を制御電極に受け、前記内部信号が活性状態のとき、
オン状態となるトランジスタと、 前記トランジスタのオン時間に基づく検証時間を検出
し、前記検証時間が前記第１のパルス幅で規定される時
間である場合、前記第１の入力信号の前記第１の信号レ
ベルを前記第２の信号レベルにレベルシフトした第１の
出力信号を前記第１の出力端子に出力し、前記検証時間
が前記第２のパルス幅で規定される時間である場合、前
記第２の入力信号の前記第１の信号レベルを前記第２の
信号レベルにレベルシフトした第２の出力信号を前記第
２の出力端子に出力する出力信号識別手段とを備えたレ
ベルシフト回路。 - 【請求項８】 前記出力信号識別手段は、 前記トランジスタの一方電極と直接接続され、前記トラ
ンジスタのオン時に所定の電流が流れる抵抗成分と、 前記抵抗成分を流れる電流による電圧降下量に基づき、
該電圧降下量が前記トランジスタがオンした時の量であ
る場合に活性状態となり、他の場合は非活性状態となる
電圧信号を出力する電圧信号出力手段とを備え、 前記検証時間は、前記電圧信号の活性状態期間である請
求項７記載のレベルシフト回路。 - 【請求項９】 前記出力信号識別手段は、 前記トランジスタとカレントミラー回路を介して接続さ
れ、前記トランジスタのオン時に流れる電極電流と同量
の電流が流れる抵抗成分と、 前記抵抗成分を流れる電流による電圧降下量に基づき、
該電圧降下量が前記トランジスタがオンした時の量であ
る場合に活性状態となり、他の場合は非活性状態となる
電圧信号を出力する電圧信号出力手段とを備え、 前記検証時間は、前記電圧信号の活性状態期間である請
求項７記載のレベルシフト回路。 - 【請求項１０】 第１の信号レベルの入力信号を、異な
る信号レベルの第２の信号レベルにレベルシフトするレ
ベルシフト回路であって、 前記第１の信号レベルの第１の入力信号が付与される第
１の入力端子と、 前記第１の信号レベルの第２の入力信号が付与される第
２の入力端子と、 第１及び第２の出力端子と、 前記第１の入力信号を受け、前記第１の入力信号が活性
状態のとき、第１の電流量の入力電流を供給する第１の
電流供給手段と、 前記第２の入力信号を受け、前記第２の入力信号が活性
状態のとき、前記第１の電流量と異なる第２の電流量の
前記入力電流を供給する第２の電流供給手段と、 前記入力電流を一方電極及び制御電極に受ける第１のト
ランジスタと、 一方電極側が第２の信号レベルに、他方電極側が前記第
１の信号レベルに電位設定されるとともに、前記第１の
トランジスタとカレントミラー接続され、前記入力電流
の電流量と同量の電極電流が流れる第２のトランジスタ
と、 前記電極電流の電流量に基づく検証量を検出し、前記検
証量が前記第１の電流量で規定される量である場合、前
記第１の入力信号の前記第１の信号レベルを前記第２の
信号レベルにレベルシフトした第１の出力信号を前記第
１の出力端子に出力し、前記検証量が前記第２の電流量
で規定される量である場合、前記第２の入力信号の前記
第１の信号レベルを前記第２の信号レベルにレベルシフ
トして第２の出力信号を前記第２の出力端子に出力する
出力信号識別手段とを備えたレベルシフト回路。 - 【請求項１１】 前記出力信号識別手段は、 前記第２のトランジスタの一方電極に直接接続された抵
抗成分と、 前記抵抗成分を流れる電極電流による電圧降下量に基づ
き電圧信号を出力する電圧信号出力手段とを備え、 前記検証量は、前記電圧信号の電圧レベルである請求項
１０記載のレベルシフト回路。 - 【請求項１２】 前記出力信号識別手段は、 前記第２のトランジスタとカレントミラー回路を介して
接続され、前記第２のトランジスタの電極電流と同量の
検出電流が流れる抵抗成分と、 前記抵抗成分を流れる電流による電圧降下量に基づき電
圧信号を出力する電圧信号出力手段とを備え、 前記検証量は、前記電圧信号の電圧レベルである請求項
１０記載のレベルシフト回路。 - 【請求項１３】 請求項１記載のパワーデバイスの制御
回路をモノリシック化した半導体集積回路装置。 - 【請求項１４】 請求項１記載のパワーデバイスの制御
回路と、前記パワーデバイスの制御回路で制御される前
記パワーデバイスとをモノリシック化した半導体集積回
路装置。 - 【請求項１５】 請求項３記載のパワーデバイスの制御
回路をモノリシック化した半導体集積回路装置。 - 【請求項１６】 請求項３記載のパワーデバイスの制御
回路と、前記パワーデバイスの制御回路で制御される前
記パワーデバイスとをモノリシック化した半導体集積回
路装置。 - 【請求項１７】 請求項６記載のパワーデバイスの制御
回路をモノリシック化した半導体集積回路装置。 - 【請求項１８】 請求項６記載のパワーデバイスの制御
回路と、前記パワーデバイスの制御回路で制御される前
記パワーデバイスとをモノリシック化した半導体集積回
路装置。
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