JPH06177729A - Mosパワートランジスタ用ゲート駆動回路 - Google Patents

Mosパワートランジスタ用ゲート駆動回路

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JPH06177729A
JPH06177729A JP5191206A JP19120693A JPH06177729A JP H06177729 A JPH06177729 A JP H06177729A JP 5191206 A JP5191206 A JP 5191206A JP 19120693 A JP19120693 A JP 19120693A JP H06177729 A JPH06177729 A JP H06177729A
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JP
Japan
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power transistor
mos power
gate
drive circuit
capacitor
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Pending
Application number
JP5191206A
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English (en)
Inventor
Thomas L Hopkins
エル. ホプキンス トーマス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics lnc USA
Original Assignee
SGS Thomson Microelectronics Inc
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Publication date
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Application filed by SGS Thomson Microelectronics Inc filed Critical SGS Thomson Microelectronics Inc
Publication of JPH06177729A publication Critical patent/JPH06177729A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K17/00Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/04Modifications for accelerating switching
    • H03K17/041Modifications for accelerating switching without feedback from the output circuit to the control circuit
    • H03K17/0412Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit
    • H03K17/04123Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K17/00Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/06Modifications for ensuring a fully conducting state
    • H03K17/063Modifications for ensuring a fully conducting state in field-effect transistor switches

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Abstract

(57)【要約】 本発明は、二重ゲート駆動回路構成を使用した改良型M
OSパワートランジスタ駆動回路を提供することを目的
とする。第一ゲート駆動回路がMOSパワートランジス
タを迅速にターンオンさせるべく動作する。MOSパワ
ートランジスタがターンオンされた後に、第一ゲート駆
動回路はディスエーブルさせることが可能である。MO
Sパワートランジスタをターンオン状態に維持するため
にMOSパワートランジスタのゲートに対して連続的な
駆動を与えるために第二ゲート駆動回路が使用されてい
る。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、大略、集積回路技術に
関するものであって、更に詳細には、高電圧側Nチャン
ネルMOSパワートランジスタを駆動するために集積回
路において使用されるゲート駆動回路及び駆動方法に関
するものである。
【0002】
【従来の技術】高電圧側NチャンネルMOSパワートラ
ンジスタを有するパワー装置は、典型的に、Nチャンネ
ルMOSパワートランジスタのゲートを駆動するために
供給電圧即ち電源電圧より高いレベルの電圧を必要とす
る。所要の増加された電圧レベルを駆動するために使用
されている一つの技術は、ブートストラップコンデンサ
を使用するものである。然しながら、ブートストラップ
コンデンサを使用することの一つの欠点は、大きな外部
コンデンサが必要とされるということである。更に、ブ
ートストラップコンデンサを使用する回路は、長い時間
にわたってオン状態とさせることが出来ないものであ
る。当該技術分野において公知の如く、ブートストラッ
プコンデンサ内の電荷は流失し、且つブートストラップ
コンデンサは、MOSパワートランジスタをターンオフ
させることなしに再充電させることは不可能である。
【0003】所要の増加した電圧レベルを得るために使
用される別の技術はゲート駆動回路であって、当該技術
分野においてチャージポンプ(電荷ポンプ)として知ら
れるものである。電荷ポンプは、連続的な稼動モードに
おいて実現するか、又は要求に応じてのみ動作する回路
として実現することが可能である。典型的に、電荷ポン
プを必要とする回路においては単一の電荷ポンプが使用
される。
【0004】単一の電荷ポンプを使用する場合の一つの
欠点は、MOSパワートランジスタのスイッチング時間
が、その電荷ポンプにより発生されるゲートライズタイ
ム(ゲート上昇時間)により制限されることである。更
に、電荷ポンプを設計する場合に、電荷ポンプによって
消費される電流とMOSパワートランジスタのゲートの
ライズタイムとの間での利益衡量が発生する。このこと
は、プルアップ装置が抵抗要素であるNMOS構成にお
いて特に言えることである。
【0005】
【発明が解決しようとする課題】従って、MOSパワー
トランジスタの出力スイッチング時間及びゲートライズ
タイムを減少させる電荷ポンプ回路を提供することが望
まれている。更に、このような電荷ポンプ回路の電流消
費を最小とすることが望ましい。
【0006】
【課題を解決するための手段】本発明によれば、MOS
パワートランジスタ用の改良したゲート駆動回路が提供
され、それは二重ゲート駆動回路形態を使用している。
第一ゲート駆動回路は迅速にMOSパワートランジスタ
をターンオンさせるべく動作する。MOSパワートラン
ジスタがターンオンした後に、第一ゲート駆動回路をデ
ィスエーブルさせることが可能である。MOSパワート
ランジスタをオン状態に維持するためにMOSパワート
ランジスタのゲートへ連続した駆動を与えるべく第二ゲ
ート駆動回路が使用されている。
【0007】
【実施例】図1を参照すると、本発明の好適実施例に基
づいて構成されたMOSパワートランジスタを駆動する
駆動回路が概略的に示されている。この回路は、制御回
路10と、第一ゲート駆動回路12と、第二ゲート駆動
回路14と、MOSパワートランジスタ16とを有して
いる。オシレータ乃至はクロック18が信号20を発生
する。信号20は、ライン22,24上の入力信号CT
RL及びENABLEと共に、制御回路10内に入る。
【0008】制御回路10は二個のNANDゲート2
6,28を有している。信号20及びライン22上のC
TRL信号は両方のNANDゲート26,28へ入力さ
れる。CTRL信号は、MOSパワートランジスタ16
がターンオンされるべきであることを表わすために使用
される。ライン24上のENABLE信号は、NAND
ゲート26にのみ入力され、且つ第一ゲート駆動回路1
2をイネーブルさせ且つディスエーブルさせるために使
用される。ENABLE信号は、例えば、低電圧状態か
ら高電圧状態へ変化することによって第一ゲート駆動回
路12をイネーブル即ち動作可能状態とさせる。
【0009】第一ゲート駆動回路12は、相補的トラン
ジスタ30,32から構成されており、それらの相補的
トランジスタはCMOSインバータを形成している。従
って、NANDゲート26からの出力34が高状態であ
る場合には、トランジスタ32はオフ状態であり且つト
ランジスタ30はオン状態であって、ノード36は接地
へプルされる。出力34が低状態である場合には、トラ
ンジスタ32はオン状態であり且つトランジスタ30は
オフ状態であって、ノード36は供給電圧即ち電源電圧
38へプルされる。
【0010】第一ゲート駆動回路12は、更に、コンデ
ンサ40と二個のダイオード44,46とを有してい
る。ダイオード44,46は調整された電源電圧Vreg
へ接続されている。Vreg は、電圧レギュレータによっ
て供給電圧即ち電源電圧38から派生させることが可能
である。ノード36における電圧レベルが接地へプルさ
れる場合には、コンデンサ40はダイオード44を介し
て充電される。ノード36における電圧が、クロック1
8が状態を変化させることにより高状態へ移行する場合
には、ノード36における電圧レベルは供給電圧即ち電
源電圧へプルされ、且つコンデンサ40内に格納された
電荷はMOSパワートランジスタ16のゲートへ転送さ
れる。このパターンは、クロック18からの信号におけ
る各クロックサイクルと共に繰返し行なわれる。
【0011】ノード42における電圧レベルがVreg
ダイオード44上の順方向電圧降下の値と等しいレベル
を超える場合には、ダイオード44はターンオフしその
場合にノード42をVreg から分離させる。ノード42
における電圧レベルがノード48における電圧レベルよ
りも大きくなると、ダイオード46はターンオンし且つ
MOSパワートランジスタ16のゲートへ接続している
ノード48の充電を開始する。ゲート上の電圧レベルが
ゲートスレッシュホールド電圧より高くなると、MOS
パワートランジスタ16はターンオンする。好適実施例
においては、ノード48における電圧レベルは、MOS
パワートランジスタ16が完全にオンすることを確保す
るために、供給電圧即ち電源電圧38よりも約10V高
いレベルへ駆動される。
【0012】第一ゲート駆動回路12は、好適には、各
クロックサイクルにおいて大量の電荷を転送し、従って
MOSパワートランジスタ16の高速のターンオン動作
を与えるゲート駆動回路である。従って、第一ゲート駆
動回路12内のコンデンサ40は、第二ゲート駆動回路
14内のコンデンサ58よりも著しく大型である。又、
好適実施例においては、第一ゲート駆動回路12は所定
の時間の間のみ動作する。第一ゲート駆動回路12は、
例えば、ライン24上のENABLE信号を高電圧状態
から低電圧状態へ変化させることによってディスエーブ
ル即ち動作不能状態とされる。
【0013】図1を参照すると、第二ゲート駆動回路1
4が相補的トランジスタ50,52から構成されてお
り、これらの相補的トランジスタもCMOSインバータ
を形成している。NANDゲート28からの出力54が
高状態であると、トランジスタ50はオフ状態であり且
つトランジスタ52はオン状態であって、ノード56は
接地へプルされる。出力54が低状態であると、トラン
ジスタ50はオン状態であり且つトランジスタ52はオ
フ状態であって、ノード56は供給電圧即ち電源電圧3
8へプルされる。
【0014】第二ゲート駆動回路14もコンデンサ58
と二個のダイオード62,64とを有している。ダイオ
ード62,64は調整された電源電圧Vreg へ接続され
ている。第二ゲート駆動回路14は、第一ゲート駆動回
路12と同一の態様で動作し、供給電圧即ち電源電圧3
8より約10V高い電圧をノード48において発生す
る。ダイオード46及び64は、コンデンサ40及び5
8をノード48から分離させ且つ互いに分離させるべく
作用する。
【0015】好適実施例においては、第二ゲート駆動回
路14は、MOSパワートランジスタ16のゲートに対
して連続的な駆動を与え、且つ主に、そのゲートからの
リークに打勝つことによりMOSパワートランジスタ1
6をターンオン状態に維持するために使用される。従っ
て、トランジスタ50,52及びコンデンサ58は、パ
ワートランジスタ16のゲートからのリークに打勝つの
に充分なだけのエネルギを供給する態様に選択されてお
り、MOSパワートランジスタがターンオンされる場合
の電流消費を最小としている。
【0016】最後に、コンデンサ67,69はMOSパ
ワートランジスタ16に存在する内在的容量及び浮遊容
量を表わしており、且つブロック65はMOSパワート
ランジスタ16を接地へスイッチング動作する手段を表
わしている。出力ドライバ回路の動作期間中に、種々の
時間期間の間MOSパワートランジスタをターンオフさ
せることが望まれる場合がある。ライン22上のCRT
L信号はブロック65において使用されて、MOSパワ
ートランジスタをオン状態とすべきか又はオフ状態とす
べきかを表わす。ブロック65は、MOSパワートラン
ジスタ16のゲートを接地へ迅速に接続させるスイッチ
ング手段から構成されており、その場合にMOSパワー
トランジスタ16を迅速にターンオフさせる。
【0017】従って、クロック18からの信号は、ノー
ド36及び56を接地へ次いで電源電圧へ交互に駆動す
ることによって電荷のポンプ動作を行なうことを可能と
している。CRTL信号は、MOSパワートランジスタ
がオンさせるべきであるか又はオフされるべきであるか
否かを表わすために使用され、且つNANDゲート2
6,28を介してゲート駆動回路12,14をイネーブ
ルさせる。ENABEL信号は、第一ゲート駆動回路1
2をイネーブルさせ且つディスエーブルさせるために使
用される。第一ゲート駆動回路12は、MOSパワート
ランジスタ16が最初にターンオンさせる場合にイネー
ブルされ、且つノード48が所望のレベルへ充電される
ことを許容するのに充分な時間の後にディスエーブルさ
れる。
【0018】図2は本発明の別の実施例に基づいて構成
されたMOSパワートランジスタ駆動回路を示した概略
図である。図2の回路はNMOS技術を使用して実現さ
れている。この回路は、制御回路66と、第一ゲート駆
動回路68と、第二ゲート駆動回路70と、MOSパワ
ートランジスタ72とから構成されている。オシレータ
乃至はクロック74が信号76を発生する。信号76
は、ライン78,80上の入力信号CTRL及びENA
BELと共に、制御回路66内に入る。
【0019】制御回路66は二個のANDゲート82,
84から構成されている。信号76及び入力信号78は
ANDゲート82,84の両方へ入力される。入力信号
78は、MOSパワートランジスタ72がターンオンさ
れるべきであるか否かを表わすために使用される。入力
信号80は、ANDゲート84のみへ入力され、第一ゲ
ート駆動回路68をイネーブルさせ且つディスエーブル
させるために使用される。入力信号80は、例えば、低
電圧状態から高電圧状態へ状態変化することにより第一
ゲート駆動回路68をイネーブルさせる。
【0020】第一ゲート駆動回路68は、トランジスタ
86と、抵抗要素88と、コンデンサ90と、二個のダ
イオード96,98とから構成されている。ダイオード
96,98は調整された供給電圧即ち電源電圧Vreg
接続されており、その調整された電源電圧は上述した如
く電源電圧から派生させることが可能である。抵抗要素
88は、例えば、抵抗又はデプリションモードNチャン
ネル装置により実現することが可能である。
【0021】第一ゲート駆動回路68は、図1における
第一ゲート駆動回路12と類似した態様で動作する。A
NDゲート84から出力92が高状態である場合には、
トランジスタ86がターンオンし且つコンデンサ90が
充電される。クロック18が状態を変化すると、AND
ゲート84からの出力92が低状態へ移行し、トランジ
スタ86がターンオフし、且つコンデンサ90内に格納
された電荷がMOSパワートランジスタ72のゲートへ
転送される。このパターンは出力18からの各サイクル
と共に繰返し行なわれる。
【0022】ノード94における電圧レベルがVreg
ダイオード96上の順方向電圧降下と等しいレベルを超
えて上昇すると、ダイオード96がターンオフし、その
際にノード94を供給電圧即ち電源電圧から分離させ
る。ノード94における電圧レベルがノード100にお
ける電圧レベルよりも大きくなると、ダイオード98が
ターンオンし且つMOSパワートランジスタ72のゲー
トへ接続されたノード100の充電を開始する。MOS
パワートランジスタ72は、ゲート上の電圧レベルがゲ
ートスレッシュホールド電圧よりも一層高くなると、タ
ーンオンする。
【0023】好適実施例においては、第一ゲート駆動回
路68は、各クロックサイクルにおいて大きな量の電荷
を転送し、従ってMOSパワートランジスタ72の高速
ターンオンを与える。従って、第一ゲート駆動回路68
内のコンデンサ90は第二ゲート駆動回路70における
コンデンサ106よりも一層大型であり、且つ第一ゲー
ト駆動回路68における抵抗要素88は抵抗要素104
よりも一層小型である。また、第一ゲート駆動回路68
は、好適には、MOSパワートランジスタ72がターン
オンされる短い期間中の間のみ動作する。所定の時間の
後に、第一ゲート駆動回路68は、例えば、ライン80
上のENABLE信号が高電圧状態から低電圧状態へ移
行することによってディスエーブルされる。
【0024】図2を参照すると、第二ゲート駆動回路7
0は、更に、トランジスタ102と抵抗要素104と、
コンデンサ106と、二個のダイオード112,114
とを有している。ダイオード112,114は調整され
た供給電圧即ち電源電圧Vreg へ接続している。抵抗要
素104は、例えば、抵抗又はデプリションモードNチ
ャンネル装置により実現することが可能である。図1の
場合における如く、第二ゲート駆動回路70は第一ゲー
ト駆動回路68と同一の態様で動作する。
【0025】好適実施例においては第二ゲート駆動回路
70は、MOSパワートランジスタ72のゲートへ連続
的な駆動を与え、且つ主に、駆動回路内のリークに打勝
つことによりMOSパワートランジスタ72をターンオ
ン状態に維持するために使用される。従って、トランジ
スタ102、抵抗要素104、コンデンサ106は、出
力におけるリークに打勝つのに充分なだけのエネルギを
供給し且つMOSパワートランジスタ72がターンオン
している場合の電流消費を最小とするように選択され
る。
【0026】最後に、コンデンサ117,119はMO
Sパワートランジスタ76内に存在する内在的容量及び
浮遊容量を表わしており且つブロック115は、MOS
パワートランジスタ76を接地へスイッチングさせる手
段を表わしている。スイッチングブロック115は、図
1に関して説明したブロック65と同一である。
【0027】図3aを参照すると、MOSパワートラン
ジスタを駆動する従来の駆動回路における信号の間のタ
イミングシーケンスを示したタイミング線図が示されて
いる。当該技術分野において公知の如く、従来技術の回
路は、単一のゲート駆動回路のみを有している。オシレ
ータ乃至はクロック信号116が、ライン118上のC
TRL信号と共に示されている。MOSパワートランジ
スタのゲートにおける電圧レベルはダイヤグラム120
により示されている。理解される如く、電圧レベルVG
がその最大値であって且つMOSパワートランジスタを
完全にターンオンさせるのに必要なレベルに到達するの
に数回のクロックサイクルを必要としている。
【0028】図3bは、本発明に基づいてMOSパワー
トランジスタを駆動する好適な駆動回路における信号の
間のタイミングシーケンスを示したタイミング線図を示
している。オシレータ乃至はクロック信号122が、C
TRL信号124と共に示されている。ENABLE信
号がライン126で示されている。上述した如く、信号
126は、MOSパワートランジスタを迅速にターンオ
ンさせるために使用される高速ゲート駆動回路をイネー
ブルさせるために使用されている。高速ゲート駆動回路
は、信号126が低状態へ移行することによって示され
る如く所定時間の後にディスエーブルされる。
【0029】好適実施例における高速ゲート駆動回路の
一つを使用することによって、MOSパワートランジス
タのゲートにおける電圧レベルはその最大値であって且
つ従来技術によって以前に到達していたものよりも一層
早く所要のレベルに到達する。このことは、図3bにお
いてVG で示した信号128により示されている。ノー
ド48及び100は、常に、供給電圧即ち電源電圧に等
しいレベルの電圧を有しているので、MOSパワートラ
ンジスタの充電は供給電圧即ち電源電圧で開始する。
【0030】本発明は、MOSパワートランジスタをタ
ーンオン状態に維持するのに必要な電流を最小としなが
ら、MOSパワートランジスタを迅速にターンオンさせ
ることを可能とする二重ゲート駆動回路構成を使用して
いる。これは、MOSパワートランジスタのゲートを迅
速に充電させるために一方のゲート駆動回路を使用し、
次いで迅速ゲート駆動回路をディスエーブルさせること
により達成される。迅速ゲート自動回路は高電流を必要
とするが、その高電流は短い時間の間のみ必要とされる
に過ぎない。第二ゲート駆動回路は、MOSパワートラ
ンジスタのゲートに対して連続的な駆動を与え、且つ主
に、ゲートからのリークに打勝つことによりMOSパワ
ートランジスタを完全にオン状態に維持するために使用
される。このことは、MOSパワートランジスタに対し
て高速のターンオンの利点を与えると共に、ゲート電圧
を維持するために使用されるゲート駆動回路に対する電
流要求を低減させている。
【0031】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図1】 本発明の好適実施例に基づいて構成されたM
OSパワートランジスタ駆動回路を示した概略図。
【図2】 本発明の別の実施例に基づいて構成されたM
OSパワートランジスタ駆動回路を示した概略図。
【図3a】 MOSパワートランジスタを駆動する従来
の駆動回路における信号の間のタイミングシーケンスを
示したタイミング線図。
【図3b】 本発明に基づいて構成されたMOSパワー
トランジスタ駆動回路における信号の間のタイミングシ
ーケンスを示したタイミング線図。
【符号の説明】
10 制御回路 12 第一ゲート駆動回路 14 第二ゲート駆動回路 16 MOSパワートランジスタ 18 オシレータ(クロック) 26,28 NANDゲート 30,32 相補的トランジスタ(CMOSインバー
タ) 38 供給電圧(電源電圧) 40 コンデンサ 44,46 ダイオード

Claims (16)

    【特許請求の範囲】
  1. 【請求項1】 MOSパワートランジスタ駆動回路にお
    いて、 MOSパワートランジスタのゲートへ接続したノードを
    第一速度で充電する第一ゲート駆動回路、 前記MOSパワートランジスタのゲートへ接続したノー
    ドを前記第一速度より遅い第二速度で充電する第二ゲー
    ト駆動回路、 前記MOSパワートランジスタが初期的にターンオンさ
    れる場合に前記第一及び第二ゲート駆動回路をイネーブ
    ルしその後に所定の時間の後に前記第一ゲート駆動回路
    をディスエーブルする制御回路、 を有することを特徴とするMOSパワートランジスタ駆
    動回路。
  2. 【請求項2】 請求項1において、前記第一ゲート駆動
    回路が、 CMOSインバータ回路を形成すべく直列接続した二個
    のトランジスタ、 前記CMOSインバータ回路の出力端へ接続したコンデ
    ンサ、 前記コンデンサへ接続した第一、第二ダイオード、 を有しており、前記第一ダイオードが前記MOSパワー
    トランジスタのゲートへ接続しており、且つ前記第二ダ
    イオードが調整された電圧源へ接続していることを特徴
    とするMOSパワートランジスタ駆動回路。
  3. 【請求項3】 請求項2において、前記直列接続した二
    個のトランジスタ及び前記コンデンサは、初期的にター
    ンオンされる場合に前記MOSパワートランジスタへ比
    較的大きな量の電荷を供給すべく選択されていることを
    特徴とするMOSパワートランジスタ駆動回路。
  4. 【請求項4】 請求項1において、前記第二ゲート駆動
    回路が、 CMOSインバータ回路を形成すべく直列接続した二個
    のトランジスタ、 前記CMOSインバータ回路の出力端へ接続したコンデ
    ンサ、 前記コンデンサへ接続した第一及び第二ダイオード、 を有しており、前記第一ダイオードが前記MOSパワー
    トランジスタのゲートへ接続しており、且つ前記第二ダ
    イオードが調整された電源へ接続されていることを特徴
    とするMOSパワートランジスタ駆動回路。
  5. 【請求項5】 請求項4において、前記直列接続した二
    個のトランジスタと前記コンデンサは、前記MOSパワ
    ートランジスタをターンオン状態に維持するのに充分な
    低い電荷を供給すべく選択されていることを特徴とする
    MOSパワートランジスタ駆動回路。
  6. 【請求項6】 請求項1において、前記第一ゲート駆動
    回路が、 電界効果トランジスタ、 前記電界効果トランジスタと直列接続した抵抗要素、 前記電界効果トランジスタと直列接続したコンデンサ、 前記コンデンサへ接続した第一及び第二ダイオード、 を有しており、前記第一ダイオードが前記MOSパワー
    トランジスタのゲートへ接続しており、且つ前記第二ダ
    イオードが調整された電源へ接続していることを特徴と
    するMOSパワートランジスタ駆動回路。
  7. 【請求項7】 請求項6において、前記電界効果トラン
    ジスタ、前記抵抗要素及び前記コンデンサは、初期的に
    ターンオンされる場合に前記MOSパワートランジスタ
    へ比較的大きな量の電荷を供給すべく選択されているこ
    とを特徴とするMOSパワートランジスタ駆動回路。
  8. 【請求項8】 請求項6において、前記抵抗要素がデプ
    リションモードNチャンネル装置を有することを特徴と
    するMOSパワートランジスタ駆動回路。
  9. 【請求項9】 請求項1において、前記第二ゲート駆動
    回路が、 電界効果トランジスタ、 前記電界効果トランジスタと直列接続した抵抗要素、 前記電界効果トランジスタと直列接続したコンデンサ、 前記コンデンサと接続した第一及び第二ダイオード、 を有しており、前記第一ダイオードが前記MOSパワー
    トランジスタのゲートへ接続しており、且つ前記第二ダ
    イオードが調整された電源へ接続していることを特徴と
    するMOSパワートランジスタ駆動回路。
  10. 【請求項10】 請求項9において、前記電界効果トラ
    ンジスタ、前記抵抗要素及び前記コンデンサが、前記M
    OSパワートランジスタをターンオンした状態に維持す
    るのに充分な低い電荷を供給すべく選択されていること
    を特徴とするMOSパワートランジスタ駆動回路。
  11. 【請求項11】 請求項9において、前記抵抗要素がデ
    プリションモードNチャンネル装置を有することを特徴
    とするMOSパワートランジスタ駆動回路。
  12. 【請求項12】 請求項1において、前記制御回路が二
    個のNANDゲートを有することを特徴とするMOSパ
    ワートランジスタ駆動回路。
  13. 【請求項13】 請求項1において、更に、前記MOS
    パワートランジスタのゲートの接地へ接続する手段が設
    けられており、前記MOSパワートランジスタを所望に
    よりターンオフさせることが可能であることを特徴とす
    るMOSパワートランジスタ駆動回路。
  14. 【請求項14】 MOSパワートランジスタ駆動方法に
    おいて、 MOSパワートランジスタがターンオンされる場合に、
    そのゲートへ接続されているノードを第一速度で充電
    し、 所定時間の後に、前記ノードを前記第一速度より遅い第
    二速度で充電する、 上記各ステップを有することを特徴とするMOSパワー
    トランジスタ駆動方法。
  15. 【請求項15】 請求項14において、前記ゲートへ接
    続したノードを第一速度で充電するステップが、第一及
    び第二ゲート駆動回路を使用して前記ノードを充電する
    ことを特徴とするMOSパワートランジスタ駆動方法。
  16. 【請求項16】 請求項15において、前記ノードを第
    二速度で充電するステップが、前記第一ゲート駆動回路
    をターンオフし、前記第二ゲート駆動回路のみが前記ノ
    ードを充電することを特徴とするMOSパワートランジ
    スタ駆動方法。
JP5191206A 1992-07-31 1993-08-02 Mosパワートランジスタ用ゲート駆動回路 Pending JPH06177729A (ja)

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