JPH06177729A - Ｍｏｓパワートランジスタ用ゲート駆動回路 - Google Patents

Ｍｏｓパワートランジスタ用ゲート駆動回路

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JPH06177729A
JPH06177729A JP5191206A JP19120693A JPH06177729A JP H06177729 A JPH06177729 A JP H06177729A JP 5191206 A JP5191206 A JP 5191206A JP 19120693 A JP19120693 A JP 19120693A JP H06177729 A JPH06177729 A JP H06177729A
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JP
Japan
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power transistor
mos power
gate
drive circuit
capacitor
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Application number
JP5191206A
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English (en)
Inventor
Thomas L Hopkins
エル． ホプキンス トーマス
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STMicroelectronics lnc USA
Original Assignee
SGS Thomson Microelectronics Inc
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/04—Modifications for accelerating switching
    • H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
    • H03K17/0412—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit
    • H03K17/04123—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/06—Modifications for ensuring a fully conducting state
    • H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches

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Abstract

(57)【要約】 本発明は、二重ゲート駆動回路構成を使用した改良型Ｍ
ＯＳパワートランジスタ駆動回路を提供することを目的
とする。第一ゲート駆動回路がＭＯＳパワートランジス
タを迅速にターンオンさせるべく動作する。ＭＯＳパワ
ートランジスタがターンオンされた後に、第一ゲート駆
動回路はディスエーブルさせることが可能である。ＭＯ
Ｓパワートランジスタをターンオン状態に維持するため
にＭＯＳパワートランジスタのゲートに対して連続的な
駆動を与えるために第二ゲート駆動回路が使用されてい
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、大略、集積回路技術に
関するものであって、更に詳細には、高電圧側Ｎチャン
ネルＭＯＳパワートランジスタを駆動するために集積回
路において使用されるゲート駆動回路及び駆動方法に関
するものである。
【０００２】
【従来の技術】高電圧側ＮチャンネルＭＯＳパワートラ
ンジスタを有するパワー装置は、典型的に、Ｎチャンネ
ルＭＯＳパワートランジスタのゲートを駆動するために
供給電圧即ち電源電圧より高いレベルの電圧を必要とす
る。所要の増加された電圧レベルを駆動するために使用
されている一つの技術は、ブートストラップコンデンサ
を使用するものである。然しながら、ブートストラップ
コンデンサを使用することの一つの欠点は、大きな外部
コンデンサが必要とされるということである。更に、ブ
ートストラップコンデンサを使用する回路は、長い時間
にわたってオン状態とさせることが出来ないものであ
る。当該技術分野において公知の如く、ブートストラッ
プコンデンサ内の電荷は流失し、且つブートストラップ
コンデンサは、ＭＯＳパワートランジスタをターンオフ
させることなしに再充電させることは不可能である。
【０００３】所要の増加した電圧レベルを得るために使
用される別の技術はゲート駆動回路であって、当該技術
分野においてチャージポンプ（電荷ポンプ）として知ら
れるものである。電荷ポンプは、連続的な稼動モードに
おいて実現するか、又は要求に応じてのみ動作する回路
として実現することが可能である。典型的に、電荷ポン
プを必要とする回路においては単一の電荷ポンプが使用
される。
【０００４】単一の電荷ポンプを使用する場合の一つの
欠点は、ＭＯＳパワートランジスタのスイッチング時間
が、その電荷ポンプにより発生されるゲートライズタイ
ム（ゲート上昇時間）により制限されることである。更
に、電荷ポンプを設計する場合に、電荷ポンプによって
消費される電流とＭＯＳパワートランジスタのゲートの
ライズタイムとの間での利益衡量が発生する。このこと
は、プルアップ装置が抵抗要素であるＮＭＯＳ構成にお
いて特に言えることである。
【０００５】
【発明が解決しようとする課題】従って、ＭＯＳパワー
トランジスタの出力スイッチング時間及びゲートライズ
タイムを減少させる電荷ポンプ回路を提供することが望
まれている。更に、このような電荷ポンプ回路の電流消
費を最小とすることが望ましい。
【０００６】
【課題を解決するための手段】本発明によれば、ＭＯＳ
パワートランジスタ用の改良したゲート駆動回路が提供
され、それは二重ゲート駆動回路形態を使用している。
第一ゲート駆動回路は迅速にＭＯＳパワートランジスタ
をターンオンさせるべく動作する。ＭＯＳパワートラン
ジスタがターンオンした後に、第一ゲート駆動回路をデ
ィスエーブルさせることが可能である。ＭＯＳパワート
ランジスタをオン状態に維持するためにＭＯＳパワート
ランジスタのゲートへ連続した駆動を与えるべく第二ゲ
ート駆動回路が使用されている。
【０００７】
【実施例】図１を参照すると、本発明の好適実施例に基
づいて構成されたＭＯＳパワートランジスタを駆動する
駆動回路が概略的に示されている。この回路は、制御回
路１０と、第一ゲート駆動回路１２と、第二ゲート駆動
回路１４と、ＭＯＳパワートランジスタ１６とを有して
いる。オシレータ乃至はクロック１８が信号２０を発生
する。信号２０は、ライン２２，２４上の入力信号ＣＴ
ＲＬ及びＥＮＡＢＬＥと共に、制御回路１０内に入る。
【０００８】制御回路１０は二個のＮＡＮＤゲート２
６，２８を有している。信号２０及びライン２２上のＣ
ＴＲＬ信号は両方のＮＡＮＤゲート２６，２８へ入力さ
れる。ＣＴＲＬ信号は、ＭＯＳパワートランジスタ１６
がターンオンされるべきであることを表わすために使用
される。ライン２４上のＥＮＡＢＬＥ信号は、ＮＡＮＤ
ゲート２６にのみ入力され、且つ第一ゲート駆動回路１
２をイネーブルさせ且つディスエーブルさせるために使
用される。ＥＮＡＢＬＥ信号は、例えば、低電圧状態か
ら高電圧状態へ変化することによって第一ゲート駆動回
路１２をイネーブル即ち動作可能状態とさせる。
【０００９】第一ゲート駆動回路１２は、相補的トラン
ジスタ３０，３２から構成されており、それらの相補的
トランジスタはＣＭＯＳインバータを形成している。従
って、ＮＡＮＤゲート２６からの出力３４が高状態であ
る場合には、トランジスタ３２はオフ状態であり且つト
ランジスタ３０はオン状態であって、ノード３６は接地
へプルされる。出力３４が低状態である場合には、トラ
ンジスタ３２はオン状態であり且つトランジスタ３０は
オフ状態であって、ノード３６は供給電圧即ち電源電圧
３８へプルされる。
【００１０】第一ゲート駆動回路１２は、更に、コンデ
ンサ４０と二個のダイオード４４，４６とを有してい
る。ダイオード４４，４６は調整された電源電圧Ｖreg
へ接続されている。Ｖreg は、電圧レギュレータによっ
て供給電圧即ち電源電圧３８から派生させることが可能
である。ノード３６における電圧レベルが接地へプルさ
れる場合には、コンデンサ４０はダイオード４４を介し
て充電される。ノード３６における電圧が、クロック１
８が状態を変化させることにより高状態へ移行する場合
には、ノード３６における電圧レベルは供給電圧即ち電
源電圧へプルされ、且つコンデンサ４０内に格納された
電荷はＭＯＳパワートランジスタ１６のゲートへ転送さ
れる。このパターンは、クロック１８からの信号におけ
る各クロックサイクルと共に繰返し行なわれる。
【００１１】ノード４２における電圧レベルがＶreg −
ダイオード４４上の順方向電圧降下の値と等しいレベル
を超える場合には、ダイオード４４はターンオフしその
場合にノード４２をＶreg から分離させる。ノード４２
における電圧レベルがノード４８における電圧レベルよ
りも大きくなると、ダイオード４６はターンオンし且つ
ＭＯＳパワートランジスタ１６のゲートへ接続している
ノード４８の充電を開始する。ゲート上の電圧レベルが
ゲートスレッシュホールド電圧より高くなると、ＭＯＳ
パワートランジスタ１６はターンオンする。好適実施例
においては、ノード４８における電圧レベルは、ＭＯＳ
パワートランジスタ１６が完全にオンすることを確保す
るために、供給電圧即ち電源電圧３８よりも約１０Ｖ高
いレベルへ駆動される。
【００１２】第一ゲート駆動回路１２は、好適には、各
クロックサイクルにおいて大量の電荷を転送し、従って
ＭＯＳパワートランジスタ１６の高速のターンオン動作
を与えるゲート駆動回路である。従って、第一ゲート駆
動回路１２内のコンデンサ４０は、第二ゲート駆動回路
１４内のコンデンサ５８よりも著しく大型である。又、
好適実施例においては、第一ゲート駆動回路１２は所定
の時間の間のみ動作する。第一ゲート駆動回路１２は、
例えば、ライン２４上のＥＮＡＢＬＥ信号を高電圧状態
から低電圧状態へ変化させることによってディスエーブ
ル即ち動作不能状態とされる。
【００１３】図１を参照すると、第二ゲート駆動回路１
４が相補的トランジスタ５０，５２から構成されてお
り、これらの相補的トランジスタもＣＭＯＳインバータ
を形成している。ＮＡＮＤゲート２８からの出力５４が
高状態であると、トランジスタ５０はオフ状態であり且
つトランジスタ５２はオン状態であって、ノード５６は
接地へプルされる。出力５４が低状態であると、トラン
ジスタ５０はオン状態であり且つトランジスタ５２はオ
フ状態であって、ノード５６は供給電圧即ち電源電圧３
８へプルされる。
【００１４】第二ゲート駆動回路１４もコンデンサ５８
と二個のダイオード６２，６４とを有している。ダイオ
ード６２，６４は調整された電源電圧Ｖreg へ接続され
ている。第二ゲート駆動回路１４は、第一ゲート駆動回
路１２と同一の態様で動作し、供給電圧即ち電源電圧３
８より約１０Ｖ高い電圧をノード４８において発生す
る。ダイオード４６及び６４は、コンデンサ４０及び５
８をノード４８から分離させ且つ互いに分離させるべく
作用する。
【００１５】好適実施例においては、第二ゲート駆動回
路１４は、ＭＯＳパワートランジスタ１６のゲートに対
して連続的な駆動を与え、且つ主に、そのゲートからの
リークに打勝つことによりＭＯＳパワートランジスタ１
６をターンオン状態に維持するために使用される。従っ
て、トランジスタ５０，５２及びコンデンサ５８は、パ
ワートランジスタ１６のゲートからのリークに打勝つの
に充分なだけのエネルギを供給する態様に選択されてお
り、ＭＯＳパワートランジスタがターンオンされる場合
の電流消費を最小としている。
【００１６】最後に、コンデンサ６７，６９はＭＯＳパ
ワートランジスタ１６に存在する内在的容量及び浮遊容
量を表わしており、且つブロック６５はＭＯＳパワート
ランジスタ１６を接地へスイッチング動作する手段を表
わしている。出力ドライバ回路の動作期間中に、種々の
時間期間の間ＭＯＳパワートランジスタをターンオフさ
せることが望まれる場合がある。ライン２２上のＣＲＴ
Ｌ信号はブロック６５において使用されて、ＭＯＳパワ
ートランジスタをオン状態とすべきか又はオフ状態とす
べきかを表わす。ブロック６５は、ＭＯＳパワートラン
ジスタ１６のゲートを接地へ迅速に接続させるスイッチ
ング手段から構成されており、その場合にＭＯＳパワー
トランジスタ１６を迅速にターンオフさせる。
【００１７】従って、クロック１８からの信号は、ノー
ド３６及び５６を接地へ次いで電源電圧へ交互に駆動す
ることによって電荷のポンプ動作を行なうことを可能と
している。ＣＲＴＬ信号は、ＭＯＳパワートランジスタ
がオンさせるべきであるか又はオフされるべきであるか
否かを表わすために使用され、且つＮＡＮＤゲート２
６，２８を介してゲート駆動回路１２，１４をイネーブ
ルさせる。ＥＮＡＢＥＬ信号は、第一ゲート駆動回路１
２をイネーブルさせ且つディスエーブルさせるために使
用される。第一ゲート駆動回路１２は、ＭＯＳパワート
ランジスタ１６が最初にターンオンさせる場合にイネー
ブルされ、且つノード４８が所望のレベルへ充電される
ことを許容するのに充分な時間の後にディスエーブルさ
れる。
【００１８】図２は本発明の別の実施例に基づいて構成
されたＭＯＳパワートランジスタ駆動回路を示した概略
図である。図２の回路はＮＭＯＳ技術を使用して実現さ
れている。この回路は、制御回路６６と、第一ゲート駆
動回路６８と、第二ゲート駆動回路７０と、ＭＯＳパワ
ートランジスタ７２とから構成されている。オシレータ
乃至はクロック７４が信号７６を発生する。信号７６
は、ライン７８，８０上の入力信号ＣＴＲＬ及びＥＮＡ
ＢＥＬと共に、制御回路６６内に入る。
【００１９】制御回路６６は二個のＡＮＤゲート８２，
８４から構成されている。信号７６及び入力信号７８は
ＡＮＤゲート８２，８４の両方へ入力される。入力信号
７８は、ＭＯＳパワートランジスタ７２がターンオンさ
れるべきであるか否かを表わすために使用される。入力
信号８０は、ＡＮＤゲート８４のみへ入力され、第一ゲ
ート駆動回路６８をイネーブルさせ且つディスエーブル
させるために使用される。入力信号８０は、例えば、低
電圧状態から高電圧状態へ状態変化することにより第一
ゲート駆動回路６８をイネーブルさせる。
【００２０】第一ゲート駆動回路６８は、トランジスタ
８６と、抵抗要素８８と、コンデンサ９０と、二個のダ
イオード９６，９８とから構成されている。ダイオード
９６，９８は調整された供給電圧即ち電源電圧Ｖreg へ
接続されており、その調整された電源電圧は上述した如
く電源電圧から派生させることが可能である。抵抗要素
８８は、例えば、抵抗又はデプリションモードＮチャン
ネル装置により実現することが可能である。
【００２１】第一ゲート駆動回路６８は、図１における
第一ゲート駆動回路１２と類似した態様で動作する。Ａ
ＮＤゲート８４から出力９２が高状態である場合には、
トランジスタ８６がターンオンし且つコンデンサ９０が
充電される。クロック１８が状態を変化すると、ＡＮＤ
ゲート８４からの出力９２が低状態へ移行し、トランジ
スタ８６がターンオフし、且つコンデンサ９０内に格納
された電荷がＭＯＳパワートランジスタ７２のゲートへ
転送される。このパターンは出力１８からの各サイクル
と共に繰返し行なわれる。
【００２２】ノード９４における電圧レベルがＶreg −
ダイオード９６上の順方向電圧降下と等しいレベルを超
えて上昇すると、ダイオード９６がターンオフし、その
際にノード９４を供給電圧即ち電源電圧から分離させ
る。ノード９４における電圧レベルがノード１００にお
ける電圧レベルよりも大きくなると、ダイオード９８が
ターンオンし且つＭＯＳパワートランジスタ７２のゲー
トへ接続されたノード１００の充電を開始する。ＭＯＳ
パワートランジスタ７２は、ゲート上の電圧レベルがゲ
ートスレッシュホールド電圧よりも一層高くなると、タ
ーンオンする。
【００２３】好適実施例においては、第一ゲート駆動回
路６８は、各クロックサイクルにおいて大きな量の電荷
を転送し、従ってＭＯＳパワートランジスタ７２の高速
ターンオンを与える。従って、第一ゲート駆動回路６８
内のコンデンサ９０は第二ゲート駆動回路７０における
コンデンサ１０６よりも一層大型であり、且つ第一ゲー
ト駆動回路６８における抵抗要素８８は抵抗要素１０４
よりも一層小型である。また、第一ゲート駆動回路６８
は、好適には、ＭＯＳパワートランジスタ７２がターン
オンされる短い期間中の間のみ動作する。所定の時間の
後に、第一ゲート駆動回路６８は、例えば、ライン８０
上のＥＮＡＢＬＥ信号が高電圧状態から低電圧状態へ移
行することによってディスエーブルされる。
【００２４】図２を参照すると、第二ゲート駆動回路７
０は、更に、トランジスタ１０２と抵抗要素１０４と、
コンデンサ１０６と、二個のダイオード１１２，１１４
とを有している。ダイオード１１２，１１４は調整され
た供給電圧即ち電源電圧Ｖreg へ接続している。抵抗要
素１０４は、例えば、抵抗又はデプリションモードＮチ
ャンネル装置により実現することが可能である。図１の
場合における如く、第二ゲート駆動回路７０は第一ゲー
ト駆動回路６８と同一の態様で動作する。
【００２５】好適実施例においては第二ゲート駆動回路
７０は、ＭＯＳパワートランジスタ７２のゲートへ連続
的な駆動を与え、且つ主に、駆動回路内のリークに打勝
つことによりＭＯＳパワートランジスタ７２をターンオ
ン状態に維持するために使用される。従って、トランジ
スタ１０２、抵抗要素１０４、コンデンサ１０６は、出
力におけるリークに打勝つのに充分なだけのエネルギを
供給し且つＭＯＳパワートランジスタ７２がターンオン
している場合の電流消費を最小とするように選択され
る。
【００２６】最後に、コンデンサ１１７，１１９はＭＯ
Ｓパワートランジスタ７６内に存在する内在的容量及び
浮遊容量を表わしており且つブロック１１５は、ＭＯＳ
パワートランジスタ７６を接地へスイッチングさせる手
段を表わしている。スイッチングブロック１１５は、図
１に関して説明したブロック６５と同一である。
【００２７】図３ａを参照すると、ＭＯＳパワートラン
ジスタを駆動する従来の駆動回路における信号の間のタ
イミングシーケンスを示したタイミング線図が示されて
いる。当該技術分野において公知の如く、従来技術の回
路は、単一のゲート駆動回路のみを有している。オシレ
ータ乃至はクロック信号１１６が、ライン１１８上のＣ
ＴＲＬ信号と共に示されている。ＭＯＳパワートランジ
スタのゲートにおける電圧レベルはダイヤグラム１２０
により示されている。理解される如く、電圧レベルＶG
がその最大値であって且つＭＯＳパワートランジスタを
完全にターンオンさせるのに必要なレベルに到達するの
に数回のクロックサイクルを必要としている。
【００２８】図３ｂは、本発明に基づいてＭＯＳパワー
トランジスタを駆動する好適な駆動回路における信号の
間のタイミングシーケンスを示したタイミング線図を示
している。オシレータ乃至はクロック信号１２２が、Ｃ
ＴＲＬ信号１２４と共に示されている。ＥＮＡＢＬＥ信
号がライン１２６で示されている。上述した如く、信号
１２６は、ＭＯＳパワートランジスタを迅速にターンオ
ンさせるために使用される高速ゲート駆動回路をイネー
ブルさせるために使用されている。高速ゲート駆動回路
は、信号１２６が低状態へ移行することによって示され
る如く所定時間の後にディスエーブルされる。
【００２９】好適実施例における高速ゲート駆動回路の
一つを使用することによって、ＭＯＳパワートランジス
タのゲートにおける電圧レベルはその最大値であって且
つ従来技術によって以前に到達していたものよりも一層
早く所要のレベルに到達する。このことは、図３ｂにお
いてＶG で示した信号１２８により示されている。ノー
ド４８及び１００は、常に、供給電圧即ち電源電圧に等
しいレベルの電圧を有しているので、ＭＯＳパワートラ
ンジスタの充電は供給電圧即ち電源電圧で開始する。
【００３０】本発明は、ＭＯＳパワートランジスタをタ
ーンオン状態に維持するのに必要な電流を最小としなが
ら、ＭＯＳパワートランジスタを迅速にターンオンさせ
ることを可能とする二重ゲート駆動回路構成を使用して
いる。これは、ＭＯＳパワートランジスタのゲートを迅
速に充電させるために一方のゲート駆動回路を使用し、
次いで迅速ゲート駆動回路をディスエーブルさせること
により達成される。迅速ゲート自動回路は高電流を必要
とするが、その高電流は短い時間の間のみ必要とされる
に過ぎない。第二ゲート駆動回路は、ＭＯＳパワートラ
ンジスタのゲートに対して連続的な駆動を与え、且つ主
に、ゲートからのリークに打勝つことによりＭＯＳパワ
ートランジスタを完全にオン状態に維持するために使用
される。このことは、ＭＯＳパワートランジスタに対し
て高速のターンオンの利点を与えると共に、ゲート電圧
を維持するために使用されるゲート駆動回路に対する電
流要求を低減させている。
【００３１】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１】 本発明の好適実施例に基づいて構成されたＭ
ＯＳパワートランジスタ駆動回路を示した概略図。
【図２】 本発明の別の実施例に基づいて構成されたＭ
ＯＳパワートランジスタ駆動回路を示した概略図。
【図３ａ】 ＭＯＳパワートランジスタを駆動する従来
の駆動回路における信号の間のタイミングシーケンスを
示したタイミング線図。
【図３ｂ】 本発明に基づいて構成されたＭＯＳパワー
トランジスタ駆動回路における信号の間のタイミングシ
ーケンスを示したタイミング線図。
【符号の説明】
１０ 制御回路 １２ 第一ゲート駆動回路 １４ 第二ゲート駆動回路 １６ ＭＯＳパワートランジスタ １８ オシレータ（クロック） ２６，２８ ＮＡＮＤゲート ３０，３２ 相補的トランジスタ（ＣＭＯＳインバー
タ） ３８ 供給電圧（電源電圧） ４０ コンデンサ ４４，４６ ダイオード

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 ＭＯＳパワートランジスタ駆動回路にお
    いて、 ＭＯＳパワートランジスタのゲートへ接続したノードを
    第一速度で充電する第一ゲート駆動回路、 前記ＭＯＳパワートランジスタのゲートへ接続したノー
    ドを前記第一速度より遅い第二速度で充電する第二ゲー
    ト駆動回路、 前記ＭＯＳパワートランジスタが初期的にターンオンさ
    れる場合に前記第一及び第二ゲート駆動回路をイネーブ
    ルしその後に所定の時間の後に前記第一ゲート駆動回路
    をディスエーブルする制御回路、 を有することを特徴とするＭＯＳパワートランジスタ駆
    動回路。
  2. 【請求項２】 請求項１において、前記第一ゲート駆動
    回路が、 ＣＭＯＳインバータ回路を形成すべく直列接続した二個
    のトランジスタ、 前記ＣＭＯＳインバータ回路の出力端へ接続したコンデ
    ンサ、 前記コンデンサへ接続した第一、第二ダイオード、 を有しており、前記第一ダイオードが前記ＭＯＳパワー
    トランジスタのゲートへ接続しており、且つ前記第二ダ
    イオードが調整された電圧源へ接続していることを特徴
    とするＭＯＳパワートランジスタ駆動回路。
  3. 【請求項３】 請求項２において、前記直列接続した二
    個のトランジスタ及び前記コンデンサは、初期的にター
    ンオンされる場合に前記ＭＯＳパワートランジスタへ比
    較的大きな量の電荷を供給すべく選択されていることを
    特徴とするＭＯＳパワートランジスタ駆動回路。
  4. 【請求項４】 請求項１において、前記第二ゲート駆動
    回路が、 ＣＭＯＳインバータ回路を形成すべく直列接続した二個
    のトランジスタ、 前記ＣＭＯＳインバータ回路の出力端へ接続したコンデ
    ンサ、 前記コンデンサへ接続した第一及び第二ダイオード、 を有しており、前記第一ダイオードが前記ＭＯＳパワー
    トランジスタのゲートへ接続しており、且つ前記第二ダ
    イオードが調整された電源へ接続されていることを特徴
    とするＭＯＳパワートランジスタ駆動回路。
  5. 【請求項５】 請求項４において、前記直列接続した二
    個のトランジスタと前記コンデンサは、前記ＭＯＳパワ
    ートランジスタをターンオン状態に維持するのに充分な
    低い電荷を供給すべく選択されていることを特徴とする
    ＭＯＳパワートランジスタ駆動回路。
  6. 【請求項６】 請求項１において、前記第一ゲート駆動
    回路が、 電界効果トランジスタ、 前記電界効果トランジスタと直列接続した抵抗要素、 前記電界効果トランジスタと直列接続したコンデンサ、 前記コンデンサへ接続した第一及び第二ダイオード、 を有しており、前記第一ダイオードが前記ＭＯＳパワー
    トランジスタのゲートへ接続しており、且つ前記第二ダ
    イオードが調整された電源へ接続していることを特徴と
    するＭＯＳパワートランジスタ駆動回路。
  7. 【請求項７】 請求項６において、前記電界効果トラン
    ジスタ、前記抵抗要素及び前記コンデンサは、初期的に
    ターンオンされる場合に前記ＭＯＳパワートランジスタ
    へ比較的大きな量の電荷を供給すべく選択されているこ
    とを特徴とするＭＯＳパワートランジスタ駆動回路。
  8. 【請求項８】 請求項６において、前記抵抗要素がデプ
    リションモードＮチャンネル装置を有することを特徴と
    するＭＯＳパワートランジスタ駆動回路。
  9. 【請求項９】 請求項１において、前記第二ゲート駆動
    回路が、 電界効果トランジスタ、 前記電界効果トランジスタと直列接続した抵抗要素、 前記電界効果トランジスタと直列接続したコンデンサ、 前記コンデンサと接続した第一及び第二ダイオード、 を有しており、前記第一ダイオードが前記ＭＯＳパワー
    トランジスタのゲートへ接続しており、且つ前記第二ダ
    イオードが調整された電源へ接続していることを特徴と
    するＭＯＳパワートランジスタ駆動回路。
  10. 【請求項１０】 請求項９において、前記電界効果トラ
    ンジスタ、前記抵抗要素及び前記コンデンサが、前記Ｍ
    ＯＳパワートランジスタをターンオンした状態に維持す
    るのに充分な低い電荷を供給すべく選択されていること
    を特徴とするＭＯＳパワートランジスタ駆動回路。
  11. 【請求項１１】 請求項９において、前記抵抗要素がデ
    プリションモードＮチャンネル装置を有することを特徴
    とするＭＯＳパワートランジスタ駆動回路。
  12. 【請求項１２】 請求項１において、前記制御回路が二
    個のＮＡＮＤゲートを有することを特徴とするＭＯＳパ
    ワートランジスタ駆動回路。
  13. 【請求項１３】 請求項１において、更に、前記ＭＯＳ
    パワートランジスタのゲートの接地へ接続する手段が設
    けられており、前記ＭＯＳパワートランジスタを所望に
    よりターンオフさせることが可能であることを特徴とす
    るＭＯＳパワートランジスタ駆動回路。
  14. 【請求項１４】 ＭＯＳパワートランジスタ駆動方法に
    おいて、 ＭＯＳパワートランジスタがターンオンされる場合に、
    そのゲートへ接続されているノードを第一速度で充電
    し、 所定時間の後に、前記ノードを前記第一速度より遅い第
    二速度で充電する、 上記各ステップを有することを特徴とするＭＯＳパワー
    トランジスタ駆動方法。
  15. 【請求項１５】 請求項１４において、前記ゲートへ接
    続したノードを第一速度で充電するステップが、第一及
    び第二ゲート駆動回路を使用して前記ノードを充電する
    ことを特徴とするＭＯＳパワートランジスタ駆動方法。
  16. 【請求項１６】 請求項１５において、前記ノードを第
    二速度で充電するステップが、前記第一ゲート駆動回路
    をターンオフし、前記第二ゲート駆動回路のみが前記ノ
    ードを充電することを特徴とするＭＯＳパワートランジ
    スタ駆動方法。
JP5191206A 1992-07-31 1993-08-02 Ｍｏｓパワートランジスタ用ゲート駆動回路 Pending JPH06177729A (ja)

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