JPH06175965A - パーソナル・コンピュータ・システム - Google Patents

Abstract

(57)【要約】 【目的】 入出力制御装置を有するパーソナル・コンピ
ュータ・システムにおいてシステム設計及び動作にフレ
キシビリティを与えることである。 【構成】 入出力制御装置は、複数のセグメントを有す
る。第１のセグメントは、データ信号交換のためのシリ
アル・ポートであり、第２のセグメントは、データ信号
交換のためのパラレル・ポートであり、第３のセグメン
トは、ＤＭＡ制御装置に設けられ、所定の数のＤＭＡチ
ャネルと接続されるＤＭＡスイッチであって選択的に第
１及び第２のセグメントと接続可能である。第３のセグ
メントが、第１及び第２のセグメントの内いずれをＤＭ
Ａチャネルと接続しているかを示すデータを受信するた
めのレジスタが設けられている。このレジスタに記憶さ
れたデータによって入出力制御装置を介したシリアル及
びパラレル・ポートのＤＭＡチャネルへの接続が決定さ
れる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パーソナル・コンピュ
ータに関し、特にそのシステムの設計及び動作に対して
フレキシビリティを与える入出力（Ｉ／Ｏ）制御装置を
有するパーソナル・コンピュータ・システムに関するも
のである。

【０００２】

【従来の技術】一般的なパーソナル・コンピュータ・シ
ステム、特にＩＢＭのパーソナル・コンピュータが、現
代社会における多くの分野においてその機能を発揮して
広く利用されてきている。パーソナル・コンピュータ・
システムは、通常、デスク・トップ型、床置き型、ある
いは携帯用マイクロコンピュータとして定義することが
でき、１つのシステム・プロセッサと関連する揮発性及
び不揮発性の記憶素子、表示モニタ、鍵盤装置、１つ以
上のディスク駆動機構、固定ディスク記憶装置、及び選
択的な印刷装置からなるシステム・ユニットから構成さ
れる。これらのシステムの顕著な特徴の１つは、これら
の構成部品を互いに電気的に接続するためのマザーボー
ドもしくはシステム・プレーナを使用することである。
これらのシステムは、基本的には一人のユーザに独立し
た計算能力を提供し、個人及び小企業においても安価に
購入できる価格に設計されている。そのようなパーソナ
ル・コンピュータ・システムの例として、ＩＢＭのパー
ソナル・コンピュータＡＴ及びパーソナル・システム／
２モデル２５、３０、Ｌ４０ＳＸ、５０、５５、５６、
５７、６５、７０、８０、９０、９５がある。

【０００３】これらのシステムは、一般に２つのファミ
リに分類される。１つは、ファミリＩモデルと通常呼ば
れており、主としてＩＢＭのパーソナル・コンピュータ
ＡＴ及び他の「ＩＢＭ互換」機に代表されるバス・アー
キテクチャを使用している。本明細書においてはこのバ
ス・アーキテクチャを「ＡＴバス」と称することとする
が、このバスは「インダストリ・スタンダード・アーキ
テクチャ」もしくは「ＩＳＡ」としても知られている。
このバス・アーキテクチャは公知のものであり、ＩＢＭ
社の技術マニュアルにも、またさらに一般的なテキスト
であるＷｉｎｎＲｏｓｃｈ Ｈａｒｄｗａｒｅ Ｂｉｂ
ｌｅ（Ｂｒａｄｙ，ＮｅｗＹｏｒｋ，１９８９）にも記
載されている。従ってさらに詳細な情報を得たい場合は
上記の２つのテキストを参照されたい。「ＡＴバス」と
いう語の工業的用法においては、アーキテクチャ全体を
いう場合と、アーキテクチャのある特定セグメントをい
う場合とを区別できないことがしばしばある（以降にも
指摘されている）。同様に、この開示における用法にお
いてもアーキテクチャ全体をいう場合とアーキテクチャ
の特定セグメントをいう場合があるので、以下の開示に
おいてはその用法を分脈から見極めるよう注意された
い。

【０００４】多くのファミリＩモデルは一般的なＩｎｔ
ｅｌ８０８８もしくは８０８６マイクロプロセッサをシ
ステム・プロセッサとして使用してきた。これらのプロ
セッサは、１メガバイトのメモリをアドレス指定する能
力を有する。最近では、いくつかのファミリＩモデルに
高速マイクロプロセッサである８０２８６、８０３８６
や８０４８６が使用されている。

【０００５】もう１つのファミリは、ファミリＩＩモデ
ルと呼ばれており、ＩＢＭ社のパーソナル・システム／
２モデル５０から９５に代表されるマイクロ・チャネル
・バス・アーキテクチャを使用している。ファミリＩＩ
モデルは通常、高速のＩｎｔｅｌ８０２８６、８０３８
６、及び８０４８６のマイクロプロセッサを使用してお
り、いくつかのモデルについてこれらのプロセッサは、
実モードにおいては低速のＩｎｔｅｌ８０８６マイクロ
プロセッサをエミュレートし、また保護モードにおいて
はアドレス範囲を１ＭＢから４ＧＢに拡張することが可
能である。即ち、８０２８６、８０３８６、８０４８６
マイクロプロセッサの実モードの機能は、８０８６及び
８０８８用に書かれたソフトウェアに対して、ハードウ
ェアの互換性を与える。ファミリＩＩモデルのパーソナ
ル・コンピュータは、より高性能なマイクロプロセッサ
の使用を説明する場合を除き、本発明に関して重要では
ない。それらのマイクロプロセッサは、バス・アーキテ
クチャがより限定されるためにその効力にいくつかの技
術的限界があるにも関わらず、（上記のような）ＡＴバ
ス・アーキテクチャを有するパーソナル・コンピュータ
においても独自の利用方法が見い出されている。

【０００６】パーソナル・コンピュータ技術が、８ビッ
トから１６ビットへ、さらに究極的には３２ビット幅の
バス・インタラクション及び高速マイクロプロセッサへ
と発展、移行してきたことから、パーソナル・コンピュ
ータのアーキテクチャを多岐に渡るバス領域に分割する
ことによってその性能を得ようと試みられてきた。さら
に具体的には、本来のＩＢＭ ＰＣにおいて、拡張バス
として知られてきたものは本質的にマイクロプロセッサ
の接続部を直接延長したものであり、必要に応じてバッ
ファ及びデマルチプレクサが設けられていた。その後、
ＡＴバス仕様が発展してきて広く利用されるようになっ
たため、マイクロプロセッサとバス間のほとんど直接的
であった接続を分断することができるようになり、その
結果ローカル・プロセッサ・バスと呼ばれるもの及びそ
の名称を拡張バスから入出力バス（もしくはＩ／Ｏバ
ス）へと変えたものが創り出された。一般的にローカル
・プロセッサ・バスは高性能であるため、入出力バスよ
りも速いクロック速度（通常ヘルツで表される）で動作
する。

【０００７】ＡＴバスは、システムの３つの異なるバス
の１つとして設計される。第１のバスはローカル・プロ
セッサ・バスであり、システム・プロセッサもしくはＣ
ＰＵ、場合によっては数値計算コプロセッサ、及びプロ
セッサ・サポート・チップが置かれている。第２のバス
は入出力もしくはオプション・バス（ＡＴバスとしても
知られる）であり、アダプタ・カードが置かれる。そし
て第３のバスは、ここでＸＤバスと称するバス（プレー
ナ入出力バスとしても知られる）であり、ローカル・プ
ロセッサ・バスとＡＴバスとの間にあって、ある標準的
な入出力制御装置が置かれる。

【０００８】

【発明が解決しようとする課題】さらにＩＢＭのＡＴア
ーキテクチャにおいては、直接メモリアクセス（ＤＭ
Ａ）割込みに使用する際に、入出力バス上で１個以上の
マイクロプロセッサが稼働する可能性が許容されてい
る。通常ＡＴバスは、規定の限られた数のＤＭＡチャネ
ルを備えている。ＤＭＡチャネルに要求される機能は、
１つ以上のチャネルの中に直接付加されているか、もし
くは実際に配線されている。そのように設けられた機能
はそのチャネルの完全な所有権を獲得するため、ＤＭＡ
チャネル構成を変更したり、チャネルを共有することが
困難もしくは不可能になる。

【０００９】

【課題を解決するための手段】上記の課題を解決するた
めに、本発明によって、ＤＭＡチャネルの構成及び割当
てにおけるフレキシビリティが増し、またＤＭＡチャネ
ルを共有することが容易になる。このことは、ＤＭＡク
ロクバスイッチを設けてレジスタを経路指定して、特定
のＤＭＡチャネルを特定の機能へ割当てることを示すデ
ータの受信と保存を可能にすることにより実現される。
レジスタは、初期電源起動時及びまたはシステム構成時
にプログラム可能であるので（プログラム可能になる任
意選択もしくはＰＯＳレジスタによるなど）、ＤＭＡチ
ャネルの割当ては、システムの電源起動時もしくは必要
に応じて容易に変更可能である。

【００１０】

【実施例】添付の図面を参照すると、本発明を実施した
パーソナル・コンピュータ１０が図１に示されている。
上記のように、コンピュータ１０は、接続されたモニタ
１１、鍵盤装置１２、及び印刷装置またはプロッタ１４
を備えている。コンピュータ１０は、外装部材１６（図
２）と内部シールド部材１８により構成されたカバー１
５を有し、このカバー１５とシャーシ１９が組み合わさ
れて、格納されシールドされた本体を形成する。その中
には、電源により稼働するデータ処理部品及び記憶部品
が収納される。少なくともある種のシステム部品は、多
層プレーナ２０もしくはマザーボード上に装着されてい
る。多層プレーナ２０はシャーシ１９に取り付けられ、
先に明示したもの及びフロッピー・ディスク装置、種々
の形の直接アクセス記憶装置、アクセサリ・カードもし
くはボード等の関連素子を含むコンピュータ１０の構成
部品を電気的に内部接続するための手段を提供する。

【００１１】シャーシ１９は底板２２、前面パネル２
４、及び背面パネル２５（図２）を有する。前面パネル
２４には少なくとも１つの開口付きの室が設けられ（図
に示されているのは４つの室）、ここには磁気もしくは
光学ディスク用のディスク駆動装置、テープ・バックア
ップ駆動装置等のデータ記憶装置が受容される。図に
は、１対の上側の室２６と２８、及び１対の下側の室２
９と３０が設けられている。

【００１２】本発明の上記の構造を述べる前に、パーソ
ナル・コンピュータ・システム１０の様な従来のパーソ
ナル・コンピュータの一般的な動作の概要を振り返って
みることが適当と考える。図３は、従来のパーソナル・
コンピュータ・システムのブロック図であるが、その中
にシステム１０等における本発明による種々の構成部品
を描いている。これらの構成部品には、プレーナ２０に
装着されたもの及び入出力スロット及びこのコンピュー
タの他のハードウェアへのプレーナの接続部が含まれて
いる。マイクロプロセッサからなるシステム・プロセッ
サ３２はプレーナに接続されており、さらに高速ローカ
ル・プロセッサ・バス３４によってバス制御タイミング
装置３５を介してメモリ制御ユニット３６に接続され、
メモリ制御ユニット３６は、さらに揮発性のランダム・
アクセス・メモリ（ＲＡＭ）３８に接続されている。適
切ないずれのマイクロプロセッサでも使用することがで
きるが、１つの好適例としてはＩｎｔｅｌ社の８０３８
６が挙げられる。

【００１３】以後本発明は、主として図３によるシステ
ムのブロック図を参照して説明されるが、その前に、本
発明による装置及び方法がプレーナ・ボードの他のハー
ドウェア構成においても使用可能であることを前提とし
ていることを理解されたい。例えば、システム・プロセ
ッサは、Ｉｎｔｅｌ社の８０２８６もしくは８０３８６
マイクロプロセッサでも可能である。特に、以後の記述
において本発明によるパーソナル・コンピュータ１０に
おける方式が図３に記載の配置と異なる場合は、その旨
を指摘する。

【００１４】図３に戻って、ローカル・プロセッサ・バ
ス３４（データ、アドレス、及び制御用バスからなる）
は、マイクロプロセッサ３２、数値演算コプロセッサ３
９、キャッシュ制御装置４０、及び、キャッシュ・メモ
リ４１を接続している。さらにローカル・プロセッサ・
バス３４にはバッファ４２が接続されている。バッファ
４２は、（ローカル・プロセッサ・バスと比較して）低
速なシステム・バス４４に接続され、やはりデータ、ア
ドレス、及び制御用バスからなる。システム・バス４４
はバッファ４２からさらにバッファ６８へと延びてい
る。またバス制御タイミング装置３５及びＤＭＡユニッ
ト４８にも接続されている。ＤＭＡユニット４８は中央
調停装置ユニット４９とＤＭＡ制御装置５０から構成さ
れる。バッファ５１はシステム・バス４４とＡＴバス等
のオプション機能バス５２間のインターフェースを行
う。バス５２に接続される複数の入出力スロット５４に
は、アダプタ・カードが挿入され、それらはさらに入出
力装置もしくはメモリにつながっている。

【００１５】調停制御バス５５は、ＤＭＡ制御装置５０
及び中央調停ユニット４９を入出力スロット５４及びデ
ィスケット・アダプタ５６と結んでいる。システム・バ
ス４４はさらに、メモリ制御ユニット３６にも接続され
ており、それはメモリ制御装置５９、アドレス・マルチ
プレクサ６０、及びデータ・バッファ６１からなる。メ
モリ制御ユニット３６はさらにＲＡＭモジュール３８で
表されているＲＡＭに接続されている。メモリ制御ユニ
ット３６は、マイクロプロセッサ３２とＲＡＭ３８の特
定領域のアドレスを対応付ける（マッピングする）論理
を有している。この論理は、ＢＩＯＳによって占有され
るに先立ってＲＡＭを再生するために使用される。さら
にをメモリ制御ユニット３６が発生するＲＯＭ選択信号
（ＲＯＭＳＥＬ）は、ＲＯＭ６４をイネーブルもしくは
ディスエーブルするために使用される。

【００１６】パーソナル・コンピュータ・システム１０
には、基本的な１ＭＢのＲＡＭモジュールが示されてい
るが、図３に任意のメモリ・モジュール６５から６７と
して表されている様にメモリを追加して互いに接続する
ことも可能である。説明を簡便にするため、本発明は基
本的な１ＭＢのメモリ・モジュール３８によって記載す
ることとする。

【００１７】ラッチ・バッファ６８は、システム・バス
４４とプレーナ入出力バス６９とを接続している。プレ
ーナ入出力バス６９は、アドレス、データ、及び制御の
各バスからなる。プレーナ入出力バス６９に沿って、表
示装置アダプタ７０（モニタ１１の駆動に使用される）
等の種々の入出力アダプタと他の部品、ＣＭＯＳクロッ
ク７２、不揮発性ＣＭＯＳ ＲＡＭ７４（以後ＮＶＲＡ
Ｍと称す）、ＲＳ２３２アダプタ７６、パラレル・アダ
プタ７８、複数のタイマ８０、ディスケット・アダプタ
５６、割込み制御装置８４、及び読取り専用記憶装置
（ＲＯＭ）６４が接続されている。ＲＯＭ６４はＢＩＯ
Ｓを有しており、これは入出力バスとマイクロプロセッ
サ３２のオペレーティング・システムとのインターフェ
ースを行う。ＲＯＭ６４に記憶されたＢＩＯＳは、その
実行時間を短縮するためにＲＡＭ３８に中に複写するこ
とができる。さらにＲＯＭ６４は、（ＲＯＭＳＥＬ信号
を介して）メモリ制御装置５９に応答する。メモリ制御
ユニット３６によってＲＯＭ６４がイネーブル状態にな
ると、ＲＯＭからＢＩＯＳが実行される。ディスエーブ
ル状態になると、ＲＯＭはマイクロプロセッサ３２から
のアドレス問合わせに応答しない（即ち、ＢＩＯＳはＲ
ＡＭから実行される）。

【００１８】次に説明するプレーナ入出力バス６９は、
多層プレーナ２０の内部層に形成された導電性経路によ
って決められた部分を含んでいる。特にそのような経路
の多くがプレーナ２０の端まで延びた部分を有し、さら
にプレーナ２０の端はシャーシの前面もしくは背面パネ
ルのいずれかに近接するよう延長されて設置されてい
る。プレーナがこのように設計されているので、そのプ
レーナの側端に沿って多くの入出力コネクタを配置する
ことができ、モニタ、鍵盤装置、及び印刷装置等の装置
と信号を交換することができる。

【００１９】本発明の技術分野の説明においては上記の
ように、ローカル・プロセッサ・バス３４にはシステム
・プロセッサもしくはＣＰＵ、場合によっては数値計算
コプロセッサ、及びプロセッサ・サポート・チップが置
かれている。入出力もしくはオプション・バス（ＡＴバ
スとしても知られる）５２には、アダプタ・カードが置
かれる。そしてプレーナ入出力バス６９は、ＸＤバスと
も称されるバスである。これら３つの各バスのためのイ
ンターフェース仕様は互いに異なっており、そのことは
ＡＴバス仕様で業務を行っているコンピュータ・システ
ム設計者にはよく知られていることである。

【００２０】本発明の重要で顕著な特徴は、プレーナ入
出力バス６９または入出力もしくはオプション・バス
（ＡＴバスとしても知られる）５２のいずれかを介して
接続可能な入出力制御装置を使用することである。その
ような入出力制御装置を図４に示す。ここで、この制御
装置の説明並びに図１及び図２のコンピュータ１０の概
略構造と図３の従来技術によるコンピュータのそれとの
違いに注目する。

【００２１】特に、本発明の入出力制御装置８０（図
４）は、元のＲＳ２３２ポート７６と置き替わるシリア
ル・ポート接続のためのインターフェース８１と、元の
パラレル・ポート接続７８と置き替わるパラレル・ポー
ト接続のためのインターフェース８２とを備えている。
専門分野においては、シリアル・ポートが、順次直列に
流れるビットとバイトによってデータ信号を送るもので
あり、パラレル・ポートはバイト中のビットが全て並列
に流れてデータ信号を送るものであることはよく知られ
ていることである。シリアル及びパラレルの各インター
フェースは、パーソナル・コンピュータ工業において標
準化されており、それらポートの特徴も確立され、周知
のものである。

【００２２】さらに入出力制御装置８０は、ＡＴバスも
しくはＸＤバスを接続できるバス・インターフェース８
４を備え、それによって単一部品を使用するだけで入出
力データパスの配置を変更することが実質的に可能にな
る。特に、１つの型の入出力制御装置８０を用いるだけ
で、シリアルもしくはパラレルのいずれの接続を使用す
る入出力装置であっても前記のバスのいずれかを介して
有効に接続することが可能であり、しかもそのためにシ
ステムの他の要素を再設計する必要は全く無い。

【００２３】入出力制御装置８０はさらにカウンタ・セ
グメント８５、Ｃ２セキュリティ・インターフェース・
セグメント８６、ＤＭＡクロスバスイッチ・セグメント
８８、ＲＴＣ及びＮＶＲＡＭへのインターフェース・セ
グメント８９、及びチップテストのためのインターフェ
ース９０を有している。

【００２４】図４のバス・インターフェース８４のセグ
メント接続部の部分にセグメントの隣に示すように、こ
のインタフェースは、多数の信号ラインと信号を交換す
るように設計されている。それら信号ラインは、ＡＴバ
ス５２及びプレーナ入出力バス（ここではＸＤバス６９
である）の一般的に利用可能な仕様によって決められて
いる。さらに、入出力制御装置８０は、「Ｆｄｂａｃ
ｋ」（即ち、「ｆｅｅｄｂａｃｋ」）と呼ばれる１つの
ラインを有しており、これはバス制御装置３５と接続可
能である。Ｆｄｂａｃｋ信号ラインは入出力制御装置８
０からの出力であり、かつバス制御装置３５への入力で
ある。そして接続された場合、入出力制御装置８０を介
してアクセスされた装置がプレーナ入出力バス６９を介
して送られるべきデータを有していることを識別するた
めに、バス制御装置に対して与えられる。従って、本発
明による入出力制御装置８０がプレーナ入出力バス６９
へ接続することによって設置された場合は、Ｆｄｂａｃ
ｋ信号ラインが接続され利用される。

【００２５】本発明の入出力制御装置８０のフレキシビ
リティは、これを直接ＡＴバス５２にも設置できること
から得られるものである。その場合は、単にＦｄｂａｃ
ｋ信号ラインを接続しないでおくだけで適当な機能が引
き出される。もしこのような接続の変更を他の装置によ
って行おうとすれば、バス制御装置３５を大きく変える
ことが必要となるであろう。本発明によりそのようなバ
ス制御装置３５の変更の必要性が解消される。

【００２６】Ｆｄｂａｃｋ信号ラインはオープンコレク
タ・ドライバによって駆動されるため、入出力制御装置
８０を接続したプレーナ入出力バス６９に他のチップを
（必要に応じてもしくは適切に）同時に接続することが
できる。

【００２７】本発明において特に重要なセグメントは、
ＤＭＡクロスバスイッチ・セグメント８８であり、その
より詳細な概略図（シリアル及びパラレル・ポート・イ
ンターフェース８１、８２のいずれかもしくは双方の代
表的な部分について）を図５に示す。クロスバスイッチ
・セグメント８８の機能は、ＰＯＳポート経路指定レジ
スタ９１に記憶されたデータに従ってＤＭＡチャネルを
割当てることである。

【００２８】特に、入出力制御装置８０を介して指示さ
れたシリアル及びパラレル・ポート機能は、汎用的に３
つのＤＭＡチャネルを必要とする。入出力制御装置８０
の中には、５個のＤＭＡユニット４８へのＤＭＡチャネ
ル接続部が設けられており、入出力制御装置８０へ送ら
れる信号は、ＰＯＳポート経路指定レジスタ９１から指
示されたとおりにクロスバスイッチ・セグメント８８に
よってＤＭＡチャネルへ指示される。結果的に、レジス
タ９１に与えられるデータは、システムの起動時に（Ｃ
ＭＯＳ ＲＡＭもしくはＮＶＲＡＭ等に記憶された構成
情報から）設定してもよく、またシリアル及びパラレル
・ポートを用いてソフトウェアにより動的に設定しても
よい。

【００２９】通常の動作においては、入出力制御装置８
０外部ＤＭＡ信号の対は、ＰＯＳレジスタ及び目的とす
る入出力機能を通して正しくイネーブルされるまで３つ
の状態を有する。もし使用中のソフトウェアが入出力制
御装置の機能のいずれをも使用しないならば、ＰＯＳレ
ジスタ９１は起動時の３状態から変える必要はない。こ
の場合ソフトウェアは、シリアルもしくはパラレル・ポ
ートをＤＭＡモードにしないよう注意しなければならな
い。

【００３０】入出力機能が、レジスタ９１の起動時状態
を変えることなくある特定のＤＭＡチャネルを使用した
い場合、ハードウェアシステム設計者はレジスタのＰＯ
Ｓ構成に注意し、かつ適切なＤＭＡチャネル接続を行わ
ねばならない。

【００３１】ＡＴバスは７個のＤＭＡチャネルを備えて
いるが、（本発明の１つの動作実施例では）入出力制御
装置には５対の接続部しかない。従ってハードウェアシ
ステム設計者は、５対の入出力制御装置８０を使用する
可能性のある最少限５個のＡＴバスのチャネルへ接続し
てもよい。それは、使用可能なＤＭＡチャネルのいくつ
かを使用しようとする他の装置との競合の可能性を低減
することになる。

【００３２】ソフトウェアが、入出力制御装置の機能の
いずれかを使用する場合、先ずいずれのＡＴバスＤＭＡ
チャネルが使用するに望ましいかを決定しなければなら
ない。それから、システム設計論理を考慮することによ
って、プログラマはどの外部対が目的とするＡＴバスＤ
ＭＡチャネルへ接続されるべきかを決定することができ
る。入出力制御装置８０内の内部ＤＭＡ信号が適切に経
路指定された後に、ポート機能がＤＭＡモードにされ、
入出力制御装置８０のクロスバスイッチ部分がその機能
に対して透明となる。

【００３３】２以上の内部ＤＭＡ信号対を同じ外部ＤＭ
Ａ信号対へ経路指定することにより、入出力制御装置８
０はＤＭＡの共有を獲得する。この場合、外部ＤＭＡの
ＡＣＫｎｏｗｌｅｄｇｅ信号（確認信号）がそのチャネ
ルを共有する双方の（もしくはそれ以上の）機能に経路
指定されることになる。さらに、外部ＤＭＡのＲＥＱｕ
ｅｓｔ信号（要求信号）が、それぞれの共有機能が発生
する内部ＤＭＡのＲＥＱｕｅｓｔの論理的「オア（ｏ
ｒ）」となる。内部から外部へのＤＭＡ経路指定は、適
切なＰＯＳ経路指定レジスタを修正することによって即
座に変更することができる。

【００３４】得られた結果は、調停によるマイクロチャ
ネル動作において得られたものに類似する。しかしなが
らそれは、ＡＴバス・アーキテクチャに負わされた制限
内で、調停とは全く異なるクロスバスイッチによって得
られたものである。

【００３５】

【発明の効果】本発明によって、ＤＭＡクロクバスイッ
チを設けてレジスタを経路指定して、特定のＤＭＡチャ
ネルを特定の機能へ割当てることを示すデータの受信と
保存を可能にすることにより、ＤＭＡチャネルの構成及
び割当てにおけるフレキシビリティが増し、またＤＭＡ
チャネルを共有することが容易になる。

【図面の簡単な説明】

【図１】本発明を実施したパーソナル・コンピュータの
斜視図である。

【図２】シャーシ、カバー、電気機械的直接アクセス記
憶装置、及びプレーナ・ボードを含み、それらのエレメ
ント間の関係を示した、図１のパーソナル・コンピュー
タの一部エレメントの展開斜視図である。

【図３】図１及び図２の構成に類似する従来技術による
パーソナル・コンピュータの構成を示した概略図であ
る。

【図４】図３に概略を示した構成の一部を置き換えて、
図１及び図２のコンピュータに使用される本発明による
入出力制御装置の概略表示である。

【図５】本発明を利用した環境の一例を示した入出力制
御装置のあるセグメントの概略表示である。

【符号の説明】

１０ パーソナル・コンピュータ・システム １１ モニタ １２ 鍵盤装置 １４ 印刷装置 １５ カバー １９ シャーシ ２０ プレーナ・ボード ３２ マイクロプロセッサ ３４ ローカル・プロセッサ・バス ３５ バス制御（タイミング）装置 ３６ メモリ制御ユニット ４２ バッファ ４４ システム・バス ４８ ＤＭＡユニット ５１ バッファ ５２ オプション・バス（ＡＴバス） ５４ 入出力スロット ６４ ＲＯＭ ６８ ラッチ・バッファ ６９ プレーナ入出力バス（ＸＤバス） ７６ ＲＳ２３２アダプタ（ＲＳ２３２ポート） ７８ パラレル・アダプタ（パラレル・ポート） ８０ 入出力制御装置 ８１ シリアル・インターフェース ８２ パラレル・インターフェース ８４ バス・インターフェース

───────────────────────────────────────────────────── フロントページの続き (72)発明者 マイケル・ジェイ・デロイ アメリカ合衆国33426 フロリダ州、ボイ ントン・ビーチ、サウスウェスト10番スト リート 2500 (72)発明者 エリック・ビー・ショーン アメリカ合衆国33431 フロリダ州、ボ カ・ラトン ナンバー225、オリーブウッ ド・プレイス 301 (72)発明者 ロイ・イー・スニドウ、ジュニア アメリカ合衆国33322 フロリダ州、サン ライズ、ノースウェスト28番ストリート 10900

Claims (6)

【特許請求の範囲】
1. 【請求項１】データ信号を送るための高速ローカル・プ
   ロセッサ・バスと、 前記ローカル・プロセッサ・バスを介してデータ信号を
   転送するために該バスに接続されたマイクロプロセッサ
   と、 オプション・カードを受容し、該オプション・カードと
   データ信号を受渡しするためのオプション・バスと、 データ信号を送るためのプレーナ入出力バスと、 データのアクセスを受信し、記憶し、かつ許容するため
   に操作により前記プレーナ入出力バスに接続されたラン
   ダム・アクセス・メモリと、 前記マイクロプロセッサ以外のシステム素子による前記
   ランダム・アクセス・メモリへの直接アクセスを制御す
   るために操作により前記プレーナ入出力バス及び該ラン
   ダム・アクセス・メモリに接続され、所定の数のＤＭＡ
   チャネルを規定するＤＭＡ制御装置と、 前記プレーナ入出力バスとデータ信号を交換するための
   シリアル・ポートである第１のセグメントと、該プレー
   ナ入出力バスとデータ信号を交換するためのパラレル・
   ポートである第２のセグメントと、前記所定の数のＤＭ
   Ａチャネルに接続される、前記ＤＭＡ制御装置に設けら
   れたＤＭＡスイッチでありかつ選択的に前記第１及び第
   ２のセグメントに接続可能な第３のセグメントとからな
   る複数のセグメントと、該第３のセグメントが該第１の
   セグメントと該第２のセグメントの内いずれを該ＤＭＡ
   チャネルと接続しているのかを示すデータを受信するた
   めのレジスタとを有する入出力制御装置とを含み、 前記レジスタに記憶されたデータによって、前記入出力
   制御装置を介してシリアル及びパラレル・ポートの前記
   ＤＭＡチャネルへの接続を決定する、 パーソナル・コンピュータ・システム。
2. 【請求項２】前記入出力制御装置が、前記オプション・
   バスに直接接続されていることを特徴とする請求項１記
   載のパーソナル・コンピュータ・システム。
3. 【請求項３】前記入出力制御装置が、前記プレーナ入出
   力バスに直接接続されていることを特徴とする請求項１
   記載のパーソナル・コンピュータ・システム。
4. 【請求項４】前記入出力制御装置の前記レジスタが、コ
   ンピュータ・システムの起動時に所定の状態にセットさ
   れることにより、前記ＤＭＡチャネルと前記シリアル及
   びパラレル・ポートとの間の相互接続における所定のパ
   ターンを構築する、請求項１記載のパーソナル・コンピ
   ュータ・システム。
5. 【請求項５】前記入出力制御装置の前記レジスタが、コ
   ンピュータ・システム上のソフトウェアの動作により選
   択された状態にセットされることにより、前記ＤＭＡチ
   ャネルと前記シリアル及びパラレル・ポートとの間の相
   互接続における所定のパターンを構築する、請求項１記
   載のパーソナル・コンピュータ・システム。
6. 【請求項６】データ信号を送るための高速ローカル・プ
   ロセッサ・バスと、 該ローカル・プロセッサ・バスを介してデータ信号を転
   送するために操作により該バスに接続されたマイクロプ
   ロセッサと、 オプション・カードを受容し、該オプション・カードと
   データ信号を受渡しするためのオプション・バスと、 データ信号を送るためのプレーナ入出力バスと、 該ローカル・プロセッサ・バスと該オプション・バスと
   該プレーナ入出力バス間のデータ信号の該マイクロプロ
   セッサとの受渡しを制御するために該３つのバスに接続
   されたバス制御装置と、 前記ローカル・プロセッサ・バスとデータ信号を交換す
   るためのシリアル・ポートである第１のセグメントと、
   該ローカル・プロセッサ・バスとデータ信号を交換する
   ためのパラレル・ポートである第２のセグメントと、前
   記所定の数のＤＭＡチャネルに接続される、前記ＤＭＡ
   制御装置に設けられたＤＭＡスイッチでありかつ選択的
   に前記第１及び第２のセグメントに接続可能な第３のセ
   グメントとからなる複数のセグメントと、該第３のセグ
   メントが該第１のセグメントと該第２のセグメントの内
   いずれを該ＤＭＡチャネルと接続しているのかを示すデ
   ータを受信するためのレジスタとを有する入出力制御装
   置とを含み、 前記レジスタに記憶されたデータによって、前記入出力
   制御装置を介してシリアル及びパラレル・ポートの前記
   ＤＭＡチャネルへの接続を決定する、 パーソナル・コンピュータ・システム。