JPH0616555B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH0616555B2 JPH0616555B2 JP62056642A JP5664287A JPH0616555B2 JP H0616555 B2 JPH0616555 B2 JP H0616555B2 JP 62056642 A JP62056642 A JP 62056642A JP 5664287 A JP5664287 A JP 5664287A JP H0616555 B2 JPH0616555 B2 JP H0616555B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- nitride layer
- titanium
- semiconductor device
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体装置およびその製造方法に関する。
（従来の技術） 従来、ＭＯＳ型半導体装置のゲート電極層としては微細
加工の観点からポリシリコン層が広く用いられていた。
しかし、ポリシリコン層のシート抵抗は３０オーム／□
程度が限界であるため、高速動作性に問題があった。そ
こで、シート抵抗を減少させて高速動作性を向上させる
ために、近年、モリブデンシリサイドやタングステンシ
リサイドが採用されている。しかし、これらシリサイド
がゲート酸化膜上に直接堆積されている場合には、シリ
サイドとシリコンとの仕事関数の差に起因するしきい値
制御の困難性やシリサイドとゲート酸化膜との間の反応
に起因するゲート電極層の耐圧劣化という問題点があっ
た。そこで、この点を改良したゲート電極の構造として
ゲート酸化膜とシリサイド層との間にポリシリコン層を
介挿させた、いわゆるポリサイド構造が知られている。
しかし、タングステンやモリブデンのポリサイド構造に
してもシート抵抗は３から５オーム／□程度であり、近
年の特に高い高速動作性を要請に十分に応じるものでは
なかった。
加工の観点からポリシリコン層が広く用いられていた。
しかし、ポリシリコン層のシート抵抗は３０オーム／□
程度が限界であるため、高速動作性に問題があった。そ
こで、シート抵抗を減少させて高速動作性を向上させる
ために、近年、モリブデンシリサイドやタングステンシ
リサイドが採用されている。しかし、これらシリサイド
がゲート酸化膜上に直接堆積されている場合には、シリ
サイドとシリコンとの仕事関数の差に起因するしきい値
制御の困難性やシリサイドとゲート酸化膜との間の反応
に起因するゲート電極層の耐圧劣化という問題点があっ
た。そこで、この点を改良したゲート電極の構造として
ゲート酸化膜とシリサイド層との間にポリシリコン層を
介挿させた、いわゆるポリサイド構造が知られている。
しかし、タングステンやモリブデンのポリサイド構造に
してもシート抵抗は３から５オーム／□程度であり、近
年の特に高い高速動作性を要請に十分に応じるものでは
なかった。
そこで、本発明者等は１オーム／□程度の極めて低いシ
ート抵抗値をしめすチタンシリサイドに着目した。ゲー
ト電極層の構造がヒ素ドープのポリシリコン層（厚さ１
０００オングストローム）とチタンシリサイド層（厚さ
２０００オングストローム）とから成るチタンポリサイ
ドであるときに、９５０℃にて熱処理した後にシート抵
抗を測定したところ、０．９オーム／□という満足すべ
き値が得られた。ところが、前記ゲート電極層について
のゲート耐圧を測定したところ、熱処理前には第４図
（Ａ）に示されているように良好であるが、熱処理後に
は第４図（Ｂ）に示されているように劣化が甚だしく発
生していることが解った。同様な減少は、モリブデンポ
リサイドやタングステンポリサイドでは全く認められな
かった。本発明者等の解析によれば、チタンシリサイド
のチタン原子が熱処理中にポリシリコン層中を拡散して
ゲート酸化膜に到達してゲート酸化膜と局所的に反応
し、ゲート酸化膜の一部が破壊されているものと推定さ
れる。
ート抵抗値をしめすチタンシリサイドに着目した。ゲー
ト電極層の構造がヒ素ドープのポリシリコン層（厚さ１
０００オングストローム）とチタンシリサイド層（厚さ
２０００オングストローム）とから成るチタンポリサイ
ドであるときに、９５０℃にて熱処理した後にシート抵
抗を測定したところ、０．９オーム／□という満足すべ
き値が得られた。ところが、前記ゲート電極層について
のゲート耐圧を測定したところ、熱処理前には第４図
（Ａ）に示されているように良好であるが、熱処理後に
は第４図（Ｂ）に示されているように劣化が甚だしく発
生していることが解った。同様な減少は、モリブデンポ
リサイドやタングステンポリサイドでは全く認められな
かった。本発明者等の解析によれば、チタンシリサイド
のチタン原子が熱処理中にポリシリコン層中を拡散して
ゲート酸化膜に到達してゲート酸化膜と局所的に反応
し、ゲート酸化膜の一部が破壊されているものと推定さ
れる。
（発明が解決しようとする問題点） このように従来は、シート抵抗が充分に小さく、しきい
値制御が容易で、熱処理後でもゲート耐圧劣化の無いゲ
ート電極層は無かった。
値制御が容易で、熱処理後でもゲート耐圧劣化の無いゲ
ート電極層は無かった。
本発明は、上記事情を考慮してなされたもので、シート
抵抗が充分に小さく、ゲート耐圧劣化の少ないゲート電
極層を有する半導体装置およびその製造方法を提供する
ことを目的とする。
抵抗が充分に小さく、ゲート耐圧劣化の少ないゲート電
極層を有する半導体装置およびその製造方法を提供する
ことを目的とする。
（問題点を解決するための手段） 上記目的を達成するため、本発明による半導体装置は、
ゲート電極層を、ゲート酸化膜上に形成されたポリシリ
コン層と、ポリシリコン層上に形成された高融点金属窒
化物層と、高融点金属窒化物層上に形成されたチタンシ
リサイド層とで構成したことを特徴とする。
ゲート電極層を、ゲート酸化膜上に形成されたポリシリ
コン層と、ポリシリコン層上に形成された高融点金属窒
化物層と、高融点金属窒化物層上に形成されたチタンシ
リサイド層とで構成したことを特徴とする。
また本発明による半導体装置の製造方法では、ゲート酸
化膜無得に先ずポリシリコン層を形成し、次にポリシリ
コン層上に高融点金属窒化物層を形成し、次に高融点金
属窒化物層上にチタンシリサイド層を形成することによ
りゲート電極層を形成したことを特徴とする。
化膜無得に先ずポリシリコン層を形成し、次にポリシリ
コン層上に高融点金属窒化物層を形成し、次に高融点金
属窒化物層上にチタンシリサイド層を形成することによ
りゲート電極層を形成したことを特徴とする。
（作 用） 本発明は以上のような構成であるので、チタンシリサイ
ドのチタン原子が熱処理中にポリシリコン層中を拡散し
てゲート酸化膜に到達することを前記高融点金属窒化物
層が阻止し、チタン原子とゲート酸化膜との局所的な反
応に起因すると推定されるゲート酸化膜の破損を防止す
ることができる。
ドのチタン原子が熱処理中にポリシリコン層中を拡散し
てゲート酸化膜に到達することを前記高融点金属窒化物
層が阻止し、チタン原子とゲート酸化膜との局所的な反
応に起因すると推定されるゲート酸化膜の破損を防止す
ることができる。
（実施例） 本発明の一実施例による半導体装置を第１図に示す。半
導体基板１０の表面にチャンネル領域１１を挟んでソー
ス／ドレイン領域１７が形成されている。チャンネル領
域１１の上には約１００オングストロームのゲート酸化
膜１２が形成されている。このゲート酸化膜１２の上に
はゲート電極層１６が形成されている。ゲート電極層１
６はポリシリコン層１３とチタン窒化物層１４とチタン
シリサイド層１５の３つの層で構成されている。ポリシ
リコン層１３はゲート酸化膜１２上に約１０００オング
ストロームの厚さで直接形成されている。チタン窒化物
層１４はポリシリコン層１３上に約１０００オングスト
ロームの厚さで形成されている。チタンシリサイド層１
５はチタン窒化物層１４上に約２０００オングストロー
ムの厚さで形成されている。さらに半導体基板１０全体
を覆うように酸化物層１８が形成されている。この酸化
物層１８にはコンタクトホールが形成され、アルミニウ
ム配線層１９によりソース／ドレイン領域１７と電気的
な接続がとられている。
導体基板１０の表面にチャンネル領域１１を挟んでソー
ス／ドレイン領域１７が形成されている。チャンネル領
域１１の上には約１００オングストロームのゲート酸化
膜１２が形成されている。このゲート酸化膜１２の上に
はゲート電極層１６が形成されている。ゲート電極層１
６はポリシリコン層１３とチタン窒化物層１４とチタン
シリサイド層１５の３つの層で構成されている。ポリシ
リコン層１３はゲート酸化膜１２上に約１０００オング
ストロームの厚さで直接形成されている。チタン窒化物
層１４はポリシリコン層１３上に約１０００オングスト
ロームの厚さで形成されている。チタンシリサイド層１
５はチタン窒化物層１４上に約２０００オングストロー
ムの厚さで形成されている。さらに半導体基板１０全体
を覆うように酸化物層１８が形成されている。この酸化
物層１８にはコンタクトホールが形成され、アルミニウ
ム配線層１９によりソース／ドレイン領域１７と電気的
な接続がとられている。
このように本実施例による半導体装置はゲート電極層の
ポリシリコン層とチタンシリサイド層１５の間にチタン
窒化物層を設けたので、チタンシリサイド層のチタン原
子がポリシリコン層中を拡散してゲート酸化膜に到達す
るのをチタン窒化物層により阻止することができ、ゲー
ト酸化膜の劣化が防止される。すなわち本実施例の半導
体装置を９５０℃の高温熱処理をした場合でも、第２図
に示すようにゲート耐圧の劣化は認められなかった。ま
た本実施例の半導体装置のゲート電極にはシート抵抗値
が低いチタンシリサイド層を用いているので高速動作が
可能である。したがって本実施例による半導体装置はシ
ート抵抗が低くゲート耐圧劣化がおこらないという利点
がある。
ポリシリコン層とチタンシリサイド層１５の間にチタン
窒化物層を設けたので、チタンシリサイド層のチタン原
子がポリシリコン層中を拡散してゲート酸化膜に到達す
るのをチタン窒化物層により阻止することができ、ゲー
ト酸化膜の劣化が防止される。すなわち本実施例の半導
体装置を９５０℃の高温熱処理をした場合でも、第２図
に示すようにゲート耐圧の劣化は認められなかった。ま
た本実施例の半導体装置のゲート電極にはシート抵抗値
が低いチタンシリサイド層を用いているので高速動作が
可能である。したがって本実施例による半導体装置はシ
ート抵抗が低くゲート耐圧劣化がおこらないという利点
がある。
上記実施例ではチタン原子を阻止するためにチタン窒化
物層を用いたが、たとえばタングステンのような他の高
融点金属の窒化物層でもよい。
物層を用いたが、たとえばタングステンのような他の高
融点金属の窒化物層でもよい。
本発明の一実施例による半導体装置の製造方法を第３図
を用いて説明する。
を用いて説明する。
先ず半導体基板１０を熱酸化し、表面に厚さ約１００オ
ングストロームのゲート酸化膜１６を形成する。さらに
このゲート酸化膜１２上に減圧ＣＶＤ法により厚さ約１
０００オングストロームのポリシリコン層１３を堆積
し、このポリシリコン層１３を砒素をイオン注入法によ
りドープする（第３図（Ａ））。
ングストロームのゲート酸化膜１６を形成する。さらに
このゲート酸化膜１２上に減圧ＣＶＤ法により厚さ約１
０００オングストロームのポリシリコン層１３を堆積
し、このポリシリコン層１３を砒素をイオン注入法によ
りドープする（第３図（Ａ））。
次にチタンターゲットと窒素（Ｎ2 ）とアルゴン（Ａ
ｒ）の混合プラズマによる化成スパッタリング法により
厚さ約１０００オングストロームのチタン窒化物層１４
をポリシリコン層１３上に堆積する。その後、チタンシ
リサイドをターゲットとして直流マグネトロンスパッタ
リング法によりチタン窒化物層１４上にチタンシリサイ
ド層１５を約２０００オングストローム堆積する（第３
図（Ｂ））。
ｒ）の混合プラズマによる化成スパッタリング法により
厚さ約１０００オングストロームのチタン窒化物層１４
をポリシリコン層１３上に堆積する。その後、チタンシ
リサイドをターゲットとして直流マグネトロンスパッタ
リング法によりチタン窒化物層１４上にチタンシリサイ
ド層１５を約２０００オングストローム堆積する（第３
図（Ｂ））。
次に塩素系ガスを用いた異方性エッチングにより、半導
体基板１０のチャンネル領域１１となるべき領域以外の
部分にあるポリシリコン層１３とチタン窒化物層１４と
チトタンシリサイド層１５をエッチングしてゲート電極
層１６を形成する（第３図（Ｃ））。なおゲート電極層
１６を構成するこれらポリシリコン層１３とチタン窒化
物層１４とチタンシリサイド層１５は、異方性エッチン
グにより容易に微細加工が可能であるという特徴があ
る。
体基板１０のチャンネル領域１１となるべき領域以外の
部分にあるポリシリコン層１３とチタン窒化物層１４と
チトタンシリサイド層１５をエッチングしてゲート電極
層１６を形成する（第３図（Ｃ））。なおゲート電極層
１６を構成するこれらポリシリコン層１３とチタン窒化
物層１４とチタンシリサイド層１５は、異方性エッチン
グにより容易に微細加工が可能であるという特徴があ
る。
次に半導体基板１０上に例えばゲート電極層１６をマス
クとするイオン注入等によりチャンネル領域１１を挟む
領域に不純物を添加してソース／ドレイン領域１７とし
ての不純物領域を形成する（第３図（Ｄ））。
クとするイオン注入等によりチャンネル領域１１を挟む
領域に不純物を添加してソース／ドレイン領域１７とし
ての不純物領域を形成する（第３図（Ｄ））。
次に表面全体に酸化物層１８を形成する。その後、酸化
物層１８にコンタクトホールを形成し、さらにアルミニ
ウム配線層１９を形成してソース／ドレイン領域１７と
の電気的接続をとり、半導体装置を完成させた（第３図
（Ｅ））。
物層１８にコンタクトホールを形成し、さらにアルミニ
ウム配線層１９を形成してソース／ドレイン領域１７と
の電気的接続をとり、半導体装置を完成させた（第３図
（Ｅ））。
なお上記製造方法で製造した半導体装置を９５０℃の高
温熱処理をした場合でも、前述のようにゲート耐圧の劣
化は認められなかった（第２図）。しかし１０００℃で
高温熱処理をした場合、わずかなゲート耐圧の劣化が認
められた。これに対しては、チタン窒化物層１４の形成
後に約６００℃で熱処理を施し、その後にチタンシリサ
イド層１５を堆積するようにした。するとチタン窒化物
層１４によるチタン原子の拡散移動に対する阻止作用が
増大する結果、チタンシリサイド層１５のゲート耐圧性
が更に向上して１０００℃の熱処理の後でもゲート耐圧
の劣化が全く認められなかった。
温熱処理をした場合でも、前述のようにゲート耐圧の劣
化は認められなかった（第２図）。しかし１０００℃で
高温熱処理をした場合、わずかなゲート耐圧の劣化が認
められた。これに対しては、チタン窒化物層１４の形成
後に約６００℃で熱処理を施し、その後にチタンシリサ
イド層１５を堆積するようにした。するとチタン窒化物
層１４によるチタン原子の拡散移動に対する阻止作用が
増大する結果、チタンシリサイド層１５のゲート耐圧性
が更に向上して１０００℃の熱処理の後でもゲート耐圧
の劣化が全く認められなかった。
又、チタン窒化物層１４によるチタン原子の拡散移動阻
止作用を増大させるための他の方法としては、チタン窒
化物層１４にカーボンをドープする方法がある。カーボ
ンのドープはチタン窒化物層１４の堆積中にカーボンを
混入させてもよいし、チタン窒化物層１４の堆積後には
カーボンをイオン注入法によりドープしてもよいし、さ
らには、チタンシリサイド層１５の堆積後にカーボンを
イオン注入法によりドープしてもよい。カーボンのドー
プによりチタン原子の拡散微動阻止効果が増大するの
は、未反応チタン原子がカーボンと結合して熱的に安定
したチタンカーバイドが形成されるためと考えられる。
止作用を増大させるための他の方法としては、チタン窒
化物層１４にカーボンをドープする方法がある。カーボ
ンのドープはチタン窒化物層１４の堆積中にカーボンを
混入させてもよいし、チタン窒化物層１４の堆積後には
カーボンをイオン注入法によりドープしてもよいし、さ
らには、チタンシリサイド層１５の堆積後にカーボンを
イオン注入法によりドープしてもよい。カーボンのドー
プによりチタン原子の拡散微動阻止効果が増大するの
は、未反応チタン原子がカーボンと結合して熱的に安定
したチタンカーバイドが形成されるためと考えられる。
上記実施例ではチタン原子を阻止するためにチタン窒化
物層を用いたが、たとえばタングステンのような他の高
融点金属の窒化物層でもよい。
物層を用いたが、たとえばタングステンのような他の高
融点金属の窒化物層でもよい。
以上の通り、本発明によれば、ゲート電極層のシート抵
抗が充分に小さく、しきい値制御が容易で、熱処理後で
もゲート耐圧劣化が置きないようにすることができる。
抗が充分に小さく、しきい値制御が容易で、熱処理後で
もゲート耐圧劣化が置きないようにすることができる。
第１図は本発明の一実施例による半導体装置の断面図、
第２図は同半導体装置の高温熱処理後のゲート耐圧特性
を示す図、第３図（Ａ）〜（Ｅ）は本発明の一実施例に
よる半導体装置の製造方法の各工程を示す断面図、第４
図（Ａ）、（Ｂ）はそれぞれ従来の半導体装置の熱処理
前及び熱処理後のゲート耐圧特性を示す図である。 １……半導体基板、１１……チャンネル領域、１２……
ゲート酸化膜、１３……ポリシリコン層、１４……チタ
ン窒化物層、１５……チタンシリサイド層、１６……ゲ
ート電極層、１７……ソース／ドレイン領域、１８……
酸化物層、１９……アルミニウム配線層。
第２図は同半導体装置の高温熱処理後のゲート耐圧特性
を示す図、第３図（Ａ）〜（Ｅ）は本発明の一実施例に
よる半導体装置の製造方法の各工程を示す断面図、第４
図（Ａ）、（Ｂ）はそれぞれ従来の半導体装置の熱処理
前及び熱処理後のゲート耐圧特性を示す図である。 １……半導体基板、１１……チャンネル領域、１２……
ゲート酸化膜、１３……ポリシリコン層、１４……チタ
ン窒化物層、１５……チタンシリサイド層、１６……ゲ
ート電極層、１７……ソース／ドレイン領域、１８……
酸化物層、１９……アルミニウム配線層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/62 Ｇ 9055−4Ｍ
Claims (6)
- 【請求項１】半導体基板と、 前記半導体基板上に形成されたゲート酸化膜と、 前記ゲート酸化膜上に形成されたポリシリコン層と、前
記ポリシリコン層上に形成され、炭素を含む高融点金属
窒化物層と、前記高融点金属窒化物層上に形成されたチ
タンシリサイド層とを有するゲート電極層とを備えたこ
とを特徴とする半導体装置。 - 【請求項２】特許請求の範囲第１項記載の半導体装置に
おいて、前記高融点金属窒化物層は、チタン窒化物層で
あることを特徴とする半導体装置。 - 【請求項３】特許請求の範囲第１項記載の半導体装置に
おいて、前記高融点金属窒化物層は、タングステン窒化
物層であることを特徴とする半導体装置。 - 【請求項４】半導体基板上にゲート酸化膜を形成する工
程と、 前記ゲート酸化膜上にポリシリコン層を形成する工程
と、 前記ポリシリコン層上に、高融点金属窒化物層を形成す
る工程と、 前記高融点金属窒化物層に炭素を混入させる工程と、 前記高融点金属窒化物層上にチタンシリサイド層を形成
する工程と を有することを特徴とする半導体装置の製造方法。 - 【請求項５】特許請求の範囲第４項に記載の半導体装置
の製造方法において、前記高融点金属窒化物層は、チタ
ン窒化物層であることを特徴とする半導体装置の製造方
法。 - 【請求項６】特許請求の範囲第４項に記載の半導体装置
の製造方法において、前記高融点金属窒化物層は、タン
グステン窒化物層であることを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62056642A JPH0616555B2 (ja) | 1987-03-13 | 1987-03-13 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62056642A JPH0616555B2 (ja) | 1987-03-13 | 1987-03-13 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63224255A JPS63224255A (ja) | 1988-09-19 |
| JPH0616555B2 true JPH0616555B2 (ja) | 1994-03-02 |
Family
ID=13032992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62056642A Expired - Lifetime JPH0616555B2 (ja) | 1987-03-13 | 1987-03-13 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0616555B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02164074A (ja) * | 1988-12-19 | 1990-06-25 | Nec Corp | 半導体装置 |
| US6709911B1 (en) * | 2003-01-07 | 2004-03-23 | Intel Corporation | Method for making a semiconductor device having a high-k gate dielectric |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60235702A (ja) * | 1984-05-09 | 1985-11-22 | Senichi Masuda | オゾンガスの製造方法と、その方法を実施するためのオゾナイザ |
| JPS6114103A (ja) * | 1984-06-26 | 1986-01-22 | Senichi Masuda | セラミツクを用いたオゾナイザ− |
-
1987
- 1987-03-13 JP JP62056642A patent/JPH0616555B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63224255A (ja) | 1988-09-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4920073A (en) | Selective silicidation process using a titanium nitride protective layer | |
| KR100530401B1 (ko) | 저저항 게이트 전극을 구비하는 반도체 장치 | |
| US6562718B1 (en) | Process for forming fully silicided gates | |
| US6770571B2 (en) | Barrier in gate stack for improved gate dielectric integrity | |
| JP2577342B2 (ja) | 半導体装置およびその製造方法 | |
| JPH077151A (ja) | Ｍｏｓトランジスタの多層ゲート電極の製造方法 | |
| JP4606525B2 (ja) | 半導体デバイス | |
| JPH0837164A (ja) | 半導体装置の製造方法 | |
| US6642590B1 (en) | Metal gate with PVD amorphous silicon layer and barrier layer for CMOS devices and method of making with a replacement gate process | |
| JPH0794731A (ja) | 半導体装置及びその製造方法 | |
| KR0161380B1 (ko) | 반도체장치의 트랜지스터 및 그 제조방법 | |
| JP4347479B2 (ja) | 電界効果トランジスタ | |
| JPH0616555B2 (ja) | 半導体装置およびその製造方法 | |
| JP2908774B2 (ja) | 半導体素子のビットライン及びその製造方法 | |
| US6432801B1 (en) | Gate electrode in a semiconductor device and method for forming thereof | |
| JP3011941B2 (ja) | 半導体装置の製造方法 | |
| JP3616122B2 (ja) | 半導体装置の製造方法 | |
| KR100353550B1 (ko) | 실리사이드 구조 및 그 형성방법 | |
| JPH0697667B2 (ja) | 半導体装置の製造方法 | |
| JP3061027B2 (ja) | 半導体装置の製造方法 | |
| JPH061774B2 (ja) | 半導体装置 | |
| JPH0845877A (ja) | 半導体装置の製造方法 | |
| JP2748532B2 (ja) | 半導体装置およびその製造方法 | |
| KR100437620B1 (ko) | 반도체소자의폴리사이드구조의형성방법 | |
| JPH08139175A (ja) | 半導体集積回路装置およびその製造方法 |