JPH06163892A - ダイヤモンド薄膜電界効果トランジスタ - Google Patents
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- 229910003460 diamond Inorganic materials 0.000 title claims abstract description 81
- 239000010432 diamond Substances 0.000 title claims abstract description 81
- 239000010409 thin film Substances 0.000 title claims abstract description 22
- 230000005669 field effect Effects 0.000 title claims abstract description 12
- 239000004065 semiconductor Substances 0.000 claims abstract description 36
- 239000010408 film Substances 0.000 claims abstract description 16
- 239000012535 impurity Substances 0.000 claims abstract description 4
- 230000005684 electric field Effects 0.000 claims 1
- 230000006866 deterioration Effects 0.000 abstract description 3
- 239000000758 substrate Substances 0.000 description 7
- 239000013078 crystal Substances 0.000 description 5
- 239000007789 gas Substances 0.000 description 5
- VNWKTOKETHGBQD-UHFFFAOYSA-N methane Chemical compound C VNWKTOKETHGBQD-UHFFFAOYSA-N 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 2
- 239000012071 phase Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000001179 sorption measurement Methods 0.000 description 2
- 238000003786 synthesis reaction Methods 0.000 description 2
- 230000002194 synthesizing effect Effects 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000000615 nonconductor Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000001308 synthesis method Methods 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
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Abstract
(57)【要約】
【目的】 ｐ型半導体ダイヤモンド活性層の膜厚及びＢ
ドーピング量を適切に設定し、ゲート電圧によるソース
−ドレイン間電流の変調度が十分に大きいと共に、水蒸
気の吸着にも拘らず、トランジスタ特性の劣化を回避す
ることができるダイヤモンド薄膜電界効果トラジスタを
提供する。 【構成】 ｐ型不純物の濃度が1017乃至1020／cm3、膜
厚が0.14μｍ以下のｐ型半導体ダイヤモンドからなる活
性層３と、このｐ型半導体ダイヤモンド活性層上に電気
絶縁性のダイヤモンド層４を介して形成されたゲート電
極７とを有する。更に、ホール濃度が1019／cm3以上で
ある導電性のダイヤモンド層８がｐ型半導体ダイヤモン
ド活性層３とソース電極５との間及びｐ型半導体ダイヤ
モンド活性層３とドレイン電極６との間に夫々形成され
ており、電気絶縁性のダイヤモンド層４は導電性ダイヤ
モンド層８の一部に積層された構造を有する。
ドーピング量を適切に設定し、ゲート電圧によるソース
−ドレイン間電流の変調度が十分に大きいと共に、水蒸
気の吸着にも拘らず、トランジスタ特性の劣化を回避す
ることができるダイヤモンド薄膜電界効果トラジスタを
提供する。 【構成】 ｐ型不純物の濃度が1017乃至1020／cm3、膜
厚が0.14μｍ以下のｐ型半導体ダイヤモンドからなる活
性層３と、このｐ型半導体ダイヤモンド活性層上に電気
絶縁性のダイヤモンド層４を介して形成されたゲート電
極７とを有する。更に、ホール濃度が1019／cm3以上で
ある導電性のダイヤモンド層８がｐ型半導体ダイヤモン
ド活性層３とソース電極５との間及びｐ型半導体ダイヤ
モンド活性層３とドレイン電極６との間に夫々形成され
ており、電気絶縁性のダイヤモンド層４は導電性ダイヤ
モンド層８の一部に積層された構造を有する。
Description
【０００１】
【産業上の利用分野】本発明はダイヤモンド薄膜を使用
したダイヤモンド薄膜電界効果トランジスタに関する。
したダイヤモンド薄膜電界効果トランジスタに関する。
【０００２】
【従来の技術】ダイヤモンドは耐熱性に優れており、そ
のバンドギャップは約5.4ｅＶと大きい。また、ダイヤ
モンドは電気的に絶縁体であるが、ボロン（Ｂ）原子を
ドーピングすることによりｐ型半導体となる。最近、ダ
イヤモンド薄膜を気相から合成する方法が確立され、得
られた半導体ダイヤモンド薄膜を使用して、耐熱性に優
れたダイオード及びトランジスタ等の電子デバイスの製
作が試みられている。
のバンドギャップは約5.4ｅＶと大きい。また、ダイヤ
モンドは電気的に絶縁体であるが、ボロン（Ｂ）原子を
ドーピングすることによりｐ型半導体となる。最近、ダ
イヤモンド薄膜を気相から合成する方法が確立され、得
られた半導体ダイヤモンド薄膜を使用して、耐熱性に優
れたダイオード及びトランジスタ等の電子デバイスの製
作が試みられている。
【０００３】図４は単結晶ダイヤモンド薄膜を使用した
金属／絶縁体／半導体電界効果トランジスタ（metal-in
sulator-semiconductor field effect transistor、以
下、ＭＩＳＦＥＴという）の素子構造の一例を示す（特
開平1-158774号）。図４において、単結晶電気絶縁性ダ
イヤモンド基板１上に、Ｂをドープした単結晶ダイヤモ
ンド薄膜３（以下、ｐ層という）が気相成長により形成
され、更にこのｐ層３の上に電気絶縁性ダイヤモンド薄
膜４（以下、ｉ層という）が選択的に積層されている。
また、ｐ層３上及びｉ層４上に、ソース電極５、ドレイ
ン電極６及びゲート電極７が所定のパターンで形成され
ている。ｐ層３の膜厚は約0.5μｍである。
金属／絶縁体／半導体電界効果トランジスタ（metal-in
sulator-semiconductor field effect transistor、以
下、ＭＩＳＦＥＴという）の素子構造の一例を示す（特
開平1-158774号）。図４において、単結晶電気絶縁性ダ
イヤモンド基板１上に、Ｂをドープした単結晶ダイヤモ
ンド薄膜３（以下、ｐ層という）が気相成長により形成
され、更にこのｐ層３の上に電気絶縁性ダイヤモンド薄
膜４（以下、ｉ層という）が選択的に積層されている。
また、ｐ層３上及びｉ層４上に、ソース電極５、ドレイ
ン電極６及びゲート電極７が所定のパターンで形成され
ている。ｐ層３の膜厚は約0.5μｍである。
【０００４】
【発明が解決しようとする課題】しかしながら、この図
４に示す従来のＭＩＳＦＥＴは、ｐ層３の膜厚、Ｂドー
ピング濃度及びｉ層４の膜厚が最適化されていないため
に、ゲート電圧によるソース−ドレイン間電流の変調度
が異常に小さいという問題点がある。このソース−ドレ
イン間の電流の変調度は実用的なＦＥＴにおいて重要な
要素である。また、この従来のＭＩＳＦＥＴ構造では、
ソース−ドレイン電流の経路となるＰ層３の表面に水蒸
気等が吸着された場合に、トランジスタ特性が劣化する
という問題点もある。
４に示す従来のＭＩＳＦＥＴは、ｐ層３の膜厚、Ｂドー
ピング濃度及びｉ層４の膜厚が最適化されていないため
に、ゲート電圧によるソース−ドレイン間電流の変調度
が異常に小さいという問題点がある。このソース−ドレ
イン間の電流の変調度は実用的なＦＥＴにおいて重要な
要素である。また、この従来のＭＩＳＦＥＴ構造では、
ソース−ドレイン電流の経路となるＰ層３の表面に水蒸
気等が吸着された場合に、トランジスタ特性が劣化する
という問題点もある。
【０００５】本発明はかかる問題点に鑑みてなされたも
のであって、ｐ型半導体ダイヤモンド層の膜厚及びＢド
ーピング量を適切に設定し、ゲート電圧によるソース−
ドレイン間電流の変調度が十分に大きいと共に、水蒸気
の吸着にも拘らず、トランジスタ特性の劣化を回避する
ことができるダイヤモンド薄膜電界効果トラジスタを提
供することを目的とする。
のであって、ｐ型半導体ダイヤモンド層の膜厚及びＢド
ーピング量を適切に設定し、ゲート電圧によるソース−
ドレイン間電流の変調度が十分に大きいと共に、水蒸気
の吸着にも拘らず、トランジスタ特性の劣化を回避する
ことができるダイヤモンド薄膜電界効果トラジスタを提
供することを目的とする。
【０００６】
【課題を解決するための手段】本発明に係るダイヤモン
ド薄膜電界効果トランジスタは、ｐ型不純物の濃度が10
17乃至1020／cm3、膜厚が0.14μｍ以下のｐ型半導体ダ
イヤモンドからなる活性層と、このｐ型半導体ダイヤモ
ンド活性層上に絶縁層を介して形成されたゲート電極と
を有することを特徴とする。ｐ型不純物としては、ボロ
ン（Ｂ）が一般的である。
ド薄膜電界効果トランジスタは、ｐ型不純物の濃度が10
17乃至1020／cm3、膜厚が0.14μｍ以下のｐ型半導体ダ
イヤモンドからなる活性層と、このｐ型半導体ダイヤモ
ンド活性層上に絶縁層を介して形成されたゲート電極と
を有することを特徴とする。ｐ型不純物としては、ボロ
ン（Ｂ）が一般的である。
【０００７】また、前記ｐ型半導体ダイヤモンド活性層
と前記ゲート電極との間に形成された絶縁層が電気絶縁
性のダイヤモンド層であり、前記ｐ型半導体ダイヤモン
ド活性層とソース電極との間及び前記ｐ型半導体ダイヤ
モンド活性層とドレイン電極との間に、夫々ホール濃度
が1019／cm3以上である導電性のダイヤモンド層が形成
され、前記電気絶縁性のダイヤモンド層が前記導電性ダ
イヤモンド層の一部に積層された構造を有するように構
成することが好ましい。
と前記ゲート電極との間に形成された絶縁層が電気絶縁
性のダイヤモンド層であり、前記ｐ型半導体ダイヤモン
ド活性層とソース電極との間及び前記ｐ型半導体ダイヤ
モンド活性層とドレイン電極との間に、夫々ホール濃度
が1019／cm3以上である導電性のダイヤモンド層が形成
され、前記電気絶縁性のダイヤモンド層が前記導電性ダ
イヤモンド層の一部に積層された構造を有するように構
成することが好ましい。
【０００８】なお、ＭＩＳＦＥＴとして単結晶又は多結
晶ダイヤモンド薄膜を使用してもよい。
晶ダイヤモンド薄膜を使用してもよい。
【０００９】
【作用】本発明においては、ＭＩＳＦＥＴの特性を大幅
に向上させるために、ｐ型半導体ダイヤモンド活性層の
Ｂドーピング濃度を1017乃至1020／cm3 の範囲とする。
また、このｐ型半導体ダイヤモンド活性層の膜厚は0.14
μｍ以下とし、好ましくは0.01μｍ以上とする。以下に
この理由について説明する。なお、本発明に係るダイヤ
モンド薄膜電界効果トランジスタの層構成は、特には限
定されない。ｐ型半導体ダイヤモンド層を活性層とし
て、この活性層上に絶縁層を介してゲート電極を形成し
た構造のＭＩＳＦＥＴに適用できる。従って、このトラ
ンジスタの構造の一例としては、従来技術で説明した図
４に示すものも含まれる。このため、以下の説明で、こ
の図４に示す層構成の符号を合わせて示す。
に向上させるために、ｐ型半導体ダイヤモンド活性層の
Ｂドーピング濃度を1017乃至1020／cm3 の範囲とする。
また、このｐ型半導体ダイヤモンド活性層の膜厚は0.14
μｍ以下とし、好ましくは0.01μｍ以上とする。以下に
この理由について説明する。なお、本発明に係るダイヤ
モンド薄膜電界効果トランジスタの層構成は、特には限
定されない。ｐ型半導体ダイヤモンド層を活性層とし
て、この活性層上に絶縁層を介してゲート電極を形成し
た構造のＭＩＳＦＥＴに適用できる。従って、このトラ
ンジスタの構造の一例としては、従来技術で説明した図
４に示すものも含まれる。このため、以下の説明で、こ
の図４に示す層構成の符号を合わせて示す。
【００１０】ｐ型半導体ダイヤモンド活性層（図４で、
ｐ層３）のＢドーピング濃度をＮa、このｐ型半導体ダ
イヤモンド活性層とゲート電極（ゲート電極７）との間
の絶縁層（ｉ層４）の膜厚をｄ、ダイヤモンドの誘電率
をε、更に電子の素電荷をｑで表すと、ゲート電極に正
電圧を印加したときに、ゲート電極下のｐ型半導体ダイ
ヤモンド層内に生じる空乏層の厚さＷは下記数式１で表
される。
ｐ層３）のＢドーピング濃度をＮa、このｐ型半導体ダ
イヤモンド活性層とゲート電極（ゲート電極７）との間
の絶縁層（ｉ層４）の膜厚をｄ、ダイヤモンドの誘電率
をε、更に電子の素電荷をｑで表すと、ゲート電極に正
電圧を印加したときに、ゲート電極下のｐ型半導体ダイ
ヤモンド層内に生じる空乏層の厚さＷは下記数式１で表
される。
【００１１】
【数１】Ｗ＝√ ｛（２ε ／ｑＮa）（Ｖｂｉ＋ＶＧ＋｜
ＶＤ｜）＋ｄ２｝−ｄ 但し、ＶGは印加したゲート電圧、｜ＶD｜はドレイン電
圧の絶対値、Ｖbiは絶縁層とｐ型半導体ダイヤモンド層
との界面に存在するビルトインポテンシャルであり、い
ずれも正の値である。
ＶＤ｜）＋ｄ２｝−ｄ 但し、ＶGは印加したゲート電圧、｜ＶD｜はドレイン電
圧の絶対値、Ｖbiは絶縁層とｐ型半導体ダイヤモンド層
との界面に存在するビルトインポテンシャルであり、い
ずれも正の値である。
【００１２】ＦＥＴの基本動作である飽和及びピンチオ
フが認められ、且つゲート電圧によるソース−ドレイン
間の電流の変調を大きくするためには、ＭＩＳＦＥＴが
以下に示す条件を満たす必要がある。
フが認められ、且つゲート電圧によるソース−ドレイン
間の電流の変調を大きくするためには、ＭＩＳＦＥＴが
以下に示す条件を満たす必要がある。
【００１３】（１）ゲート電圧ＶGを印加することによ
り、空乏層の厚さＷをｐ型半導体ダイヤモンド層の膜厚
より大きくできる。
り、空乏層の厚さＷをｐ型半導体ダイヤモンド層の膜厚
より大きくできる。
【００１４】（２）ゲート電極（ゲート電極７）からｐ
型半導体ダイヤモンド層（ｐ層３）へのリーク電流を十
分低減するために、絶縁層の膜厚を0.4μｍ以上にす
る。
型半導体ダイヤモンド層（ｐ層３）へのリーク電流を十
分低減するために、絶縁層の膜厚を0.4μｍ以上にす
る。
【００１５】（３）通常ダイヤモンド薄膜ＭＩＳＦＥＴ
が使用される領域はＶG＋｜ＶD｜≦20Ｖである。
が使用される領域はＶG＋｜ＶD｜≦20Ｖである。
【００１６】前記数式１から、上記条件２及び３が満た
される場合は、Ｗ≦0.14μｍであることが分かる。但
し、ビルトインポテンシャルＶｂｉは１Ｖとして計算し
た。これは、ダイヤモンド層の値として適切なものであ
る。これにより、上記条件１からｐ型半導体ダイヤモン
ド層（ｐ層３）の膜厚は0.14μｍ以下であることが必要
である。
される場合は、Ｗ≦0.14μｍであることが分かる。但
し、ビルトインポテンシャルＶｂｉは１Ｖとして計算し
た。これは、ダイヤモンド層の値として適切なものであ
る。これにより、上記条件１からｐ型半導体ダイヤモン
ド層（ｐ層３）の膜厚は0.14μｍ以下であることが必要
である。
【００１７】また、前記数式１から分かるように、ｐ型
半導体ダイヤモンド層（ｐ層３）のＢドーピング濃度を
1017／cm3未満にすると、空乏層の幅Ｗを増大できる
が、ｐ型半導体ダイヤモンド層が高抵抗になるという問
題が生じる。従って、Ｂドーピング濃度は1017／cm3以
上であることが必要である。
半導体ダイヤモンド層（ｐ層３）のＢドーピング濃度を
1017／cm3未満にすると、空乏層の幅Ｗを増大できる
が、ｐ型半導体ダイヤモンド層が高抵抗になるという問
題が生じる。従って、Ｂドーピング濃度は1017／cm3以
上であることが必要である。
【００１８】逆に、Ｂドーピング濃度を増やすと空乏層
の幅Ｗが減少するために、ｐ型半導体ダイヤモンド層
（ｐ層３）の膜厚を小さくする必要がある。一般に、ダ
イヤモンド薄膜合成において0.01μｍ以下の膜厚制御は
不可能であり、そこでＢドーピング濃度は1020／cm3以
下にしなければならない。
の幅Ｗが減少するために、ｐ型半導体ダイヤモンド層
（ｐ層３）の膜厚を小さくする必要がある。一般に、ダ
イヤモンド薄膜合成において0.01μｍ以下の膜厚制御は
不可能であり、そこでＢドーピング濃度は1020／cm3以
下にしなければならない。
【００１９】請求項２に記載のダイヤモンド薄膜電界効
果トランジスタにおいては、ホール濃度が1019／cm3以
上である導電性且つ低抵抗のダイヤモンド層をｐ型半導
体ダイヤモンド活性層と、ソース電極及びドレイン電極
との間に形成することにより、ソース電極及びドレイン
電極とｐ型半導体ダイヤモンド層（ｐ層３）との間の夫
々接触抵抗を低減できる。このような低抵抗のダイヤモ
ンド層は、高濃度にＢドープしたダイヤモンド薄膜（ｐ
+層）を合成することにより形成できる。
果トランジスタにおいては、ホール濃度が1019／cm3以
上である導電性且つ低抵抗のダイヤモンド層をｐ型半導
体ダイヤモンド活性層と、ソース電極及びドレイン電極
との間に形成することにより、ソース電極及びドレイン
電極とｐ型半導体ダイヤモンド層（ｐ層３）との間の夫
々接触抵抗を低減できる。このような低抵抗のダイヤモ
ンド層は、高濃度にＢドープしたダイヤモンド薄膜（ｐ
+層）を合成することにより形成できる。
【００２０】このｐ+ダイヤモンド層のホール濃度を10
19／cm3以上とし、ｐ型半導体ダイヤモンド層に接触す
る電極材料をＴｉとした場合には、10-5Ωcm2以下の実
用的な接触抵抗値が得られる。電気絶縁性のダイヤモン
ド層が導電性ダイヤモンド層の一部に積層された構造を
有するので、ｐ型半導体ダイヤモンド活性層を大気から
遮断でき、ＦＥＴ特性の劣化を防止できる。
19／cm3以上とし、ｐ型半導体ダイヤモンド層に接触す
る電極材料をＴｉとした場合には、10-5Ωcm2以下の実
用的な接触抵抗値が得られる。電気絶縁性のダイヤモン
ド層が導電性ダイヤモンド層の一部に積層された構造を
有するので、ｐ型半導体ダイヤモンド活性層を大気から
遮断でき、ＦＥＴ特性の劣化を防止できる。
【００２１】
【実施例】以下、添付の図面を参照して本発明の実施例
について具体的に説明する。
について具体的に説明する。
【００２２】前述の如く、図４に示す構造のＭＩＳＦＥ
Ｔにおいて、活性層であるｐ層３のボロン原子の濃度を
1017乃至1020／cm3、膜厚を0.14μｍ以下にすればよ
い。
Ｔにおいて、活性層であるｐ層３のボロン原子の濃度を
1017乃至1020／cm3、膜厚を0.14μｍ以下にすればよ
い。
【００２３】しかし、この図４に示す構造のＭＩＳＦＥ
Ｔにおいては、活性層であるｐ層３が大気にさらされる
構造になっており、そのために大気中の水分の吸着及び
ｐ層３の表面を伝達するリーク電流により、トランジス
タの特性が経時劣化する虞がある。
Ｔにおいては、活性層であるｐ層３が大気にさらされる
構造になっており、そのために大気中の水分の吸着及び
ｐ層３の表面を伝達するリーク電流により、トランジス
タの特性が経時劣化する虞がある。
【００２４】図１はこの問題を解決した本発明の実施例
に係るＭＩＳＦＥＴを示す。このＭＩＳＦＥＴにおいて
は、基板１上に下地層２が形成されており、この下地層
２上にｐ型半導体ダイヤモンド層（ｐ層３）が形成され
ている。そして、このｐ層３の上の２カ所に、ｐ+層８
が選択的に形成されている。このｐ+層８は、ホール濃
度が1019／cm3以上である導電性のダイヤモンド層であ
る。そして、このｐ+層８上にソース電極５及びドレイ
ン電極６が形成されている。また、絶縁層としてｉ層４
がｐ+層８間のｐ層３上に、若干ｐ+層８上に積層される
ようにして形成されている。このｉ層４は電気絶縁性の
ダイヤモンド層である。この電気絶縁性のダイヤモンド
層からなるｉ層４は０．４μｍ以上の厚さを有する。
に係るＭＩＳＦＥＴを示す。このＭＩＳＦＥＴにおいて
は、基板１上に下地層２が形成されており、この下地層
２上にｐ型半導体ダイヤモンド層（ｐ層３）が形成され
ている。そして、このｐ層３の上の２カ所に、ｐ+層８
が選択的に形成されている。このｐ+層８は、ホール濃
度が1019／cm3以上である導電性のダイヤモンド層であ
る。そして、このｐ+層８上にソース電極５及びドレイ
ン電極６が形成されている。また、絶縁層としてｉ層４
がｐ+層８間のｐ層３上に、若干ｐ+層８上に積層される
ようにして形成されている。このｉ層４は電気絶縁性の
ダイヤモンド層である。この電気絶縁性のダイヤモンド
層からなるｉ層４は０．４μｍ以上の厚さを有する。
【００２５】このように、ｉ層４がｐ+層８の一部にか
かるようにｐ層３上に積層された構造を採用することに
より、ｐ層３を大気と遮断することができ、これにより
ＦＥＴ特性の経時劣化を防止できる。
かるようにｐ層３上に積層された構造を採用することに
より、ｐ層３を大気と遮断することができ、これにより
ＦＥＴ特性の経時劣化を防止できる。
【００２６】次に、本発明の実施例に係るＭＩＳＦＥＴ
を実際に製造し、その特性を比較例と比較した結果につ
いて説明する。実施例１ 図１に示す構造のＭＩＳＦＥＴを以下に示すようにして
製造した。先ず、粒径が1μｍのダイヤモンドペースト
により窒化珪素基板（基板１）を約１時間研磨した後、
洗浄した。この基板上に熱フィラメント法及びマイクロ
波ＣＶＤ法を使用して、厚さが5μｍの電気絶縁性のダ
イヤモンド薄膜からなる下地層２を合成した。次いで、
原料ガスとしてメタン（0.5％）、水素（99.5％）及び
Ｂ2Ｈ6（0.5ppm）の混合ガスを用い、マイクロ波ＣＶＤ
法により、ｐ層３をＦＥＴ素子パターンに従って選択成
長した。ｐ層３の膜厚は0.09μｍ、Ｂドーピング濃度10
17／cm3であった。
を実際に製造し、その特性を比較例と比較した結果につ
いて説明する。実施例１ 図１に示す構造のＭＩＳＦＥＴを以下に示すようにして
製造した。先ず、粒径が1μｍのダイヤモンドペースト
により窒化珪素基板（基板１）を約１時間研磨した後、
洗浄した。この基板上に熱フィラメント法及びマイクロ
波ＣＶＤ法を使用して、厚さが5μｍの電気絶縁性のダ
イヤモンド薄膜からなる下地層２を合成した。次いで、
原料ガスとしてメタン（0.5％）、水素（99.5％）及び
Ｂ2Ｈ6（0.5ppm）の混合ガスを用い、マイクロ波ＣＶＤ
法により、ｐ層３をＦＥＴ素子パターンに従って選択成
長した。ｐ層３の膜厚は0.09μｍ、Ｂドーピング濃度10
17／cm3であった。
【００２７】次に、上述と同様の合成法で、厚さが0.1
μｍのｐ+層８を選択成長した。但し、このときの原料
ガス中のＢ2Ｈ6濃度は5ppmとした。このｐ+層８膜中の
ホール濃度は1020／cm3であった。次いで、図１に示す
ように、ｉ層４がｐ層３を完全に覆い、且つ、ｉ層４の
端部がｐ+層８に重なるようにしてｉ層４を形成する。
ｉ層４の膜厚は0.4μｍとした。
μｍのｐ+層８を選択成長した。但し、このときの原料
ガス中のＢ2Ｈ6濃度は5ppmとした。このｐ+層８膜中の
ホール濃度は1020／cm3であった。次いで、図１に示す
ように、ｉ層４がｐ層３を完全に覆い、且つ、ｉ層４の
端部がｐ+層８に重なるようにしてｉ層４を形成する。
ｉ層４の膜厚は0.4μｍとした。
【００２８】その後、フォトリソグラフィによりレジス
ト膜を所定のパターンで形成した後、Ｔｉ層／Ａｕ層の
２層構造体の膜をスパッタリング法により形成すること
によって、ソース電極５及びドレイン電極６を所定のパ
ターンで形成した。最後に、同じくフォトリソグラフィ
を使用して真空蒸着法によりＡｌからなるゲート電極７
を形成した。
ト膜を所定のパターンで形成した後、Ｔｉ層／Ａｕ層の
２層構造体の膜をスパッタリング法により形成すること
によって、ソース電極５及びドレイン電極６を所定のパ
ターンで形成した。最後に、同じくフォトリソグラフィ
を使用して真空蒸着法によりＡｌからなるゲート電極７
を形成した。
【００２９】図２は、このようにして作製したＭＩＳＦ
ＥＴにおいて、ゲート電圧を0から8Ｖ、ドレイン電圧を
0から-10Ｖまで印加したときのソース−ドレイン電極間
の電流−電圧特性（以下、Ｉ−Ｖ特性という）を、横軸
にドレイン電圧をとり、縦軸にドレイン電流をとって示
す。この図２に示すＩ−Ｖ特性は典型的なＦＥＴ特性を
示している。ソース−ドレイン電圧が-5Ｖ以下でＩ−Ｖ
特性にＦＥＴに特徴的な飽和が観測された。
ＥＴにおいて、ゲート電圧を0から8Ｖ、ドレイン電圧を
0から-10Ｖまで印加したときのソース−ドレイン電極間
の電流−電圧特性（以下、Ｉ−Ｖ特性という）を、横軸
にドレイン電圧をとり、縦軸にドレイン電流をとって示
す。この図２に示すＩ−Ｖ特性は典型的なＦＥＴ特性を
示している。ソース−ドレイン電圧が-5Ｖ以下でＩ−Ｖ
特性にＦＥＴに特徴的な飽和が観測された。
【００３０】図３は上述の如くして製作したＭＩＳＦＥ
Ｔのトランスコンダクタンス（以下、ｇmという）の経
時変化を示す。図３中、実線にて示すように、図１の
ｐ層３がｉ層４で覆われているＦＥＴでは、経時変化が
殆ど見られなかった。これに対し、本実施例と同様の方
法で製作したが、図４に示す構造をもつＦＥＴの場合に
は、図３中破線にて示すように、180時間でｇmが半分
以下に減少した。実施例２ タイプ２ａの単結晶（100）基板を使用して、図１に示
す構造を持つＭＩＳＦＥＴを製作した。ｐ層３及びｉ層
４の気相合成時にメタン濃度を３％としたこと以外は、
実施例１と同様の条件でＭＩＳＦＥＴを製作した。ｉ層
４の膜厚は0.4μｍとした。製作したＭＩＳＦＥＴは図
２と同様のＩ−Ｖ特性を示したが、ｐ層の移動度が約１
桁大きいために、ソース−ドレイン間電流は図２の場合
の約10倍であった。また、トランスコンダクタンスの経
時変化においても、1000時間経過後で特性の劣化は見ら
れなかった。
Ｔのトランスコンダクタンス（以下、ｇmという）の経
時変化を示す。図３中、実線にて示すように、図１の
ｐ層３がｉ層４で覆われているＦＥＴでは、経時変化が
殆ど見られなかった。これに対し、本実施例と同様の方
法で製作したが、図４に示す構造をもつＦＥＴの場合に
は、図３中破線にて示すように、180時間でｇmが半分
以下に減少した。実施例２ タイプ２ａの単結晶（100）基板を使用して、図１に示
す構造を持つＭＩＳＦＥＴを製作した。ｐ層３及びｉ層
４の気相合成時にメタン濃度を３％としたこと以外は、
実施例１と同様の条件でＭＩＳＦＥＴを製作した。ｉ層
４の膜厚は0.4μｍとした。製作したＭＩＳＦＥＴは図
２と同様のＩ−Ｖ特性を示したが、ｐ層の移動度が約１
桁大きいために、ソース−ドレイン間電流は図２の場合
の約10倍であった。また、トランスコンダクタンスの経
時変化においても、1000時間経過後で特性の劣化は見ら
れなかった。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
活性層のｐ型半導体ダイヤモンド層のドープ濃度を１０
17乃至１０20／ｃｍ3、厚さを０．１４μｍ以下にした
から、トランジスタ特性が優れていると共に、その経時
変化が小さいＭＩＳＦＥＴを得ることができる。
活性層のｐ型半導体ダイヤモンド層のドープ濃度を１０
17乃至１０20／ｃｍ3、厚さを０．１４μｍ以下にした
から、トランジスタ特性が優れていると共に、その経時
変化が小さいＭＩＳＦＥＴを得ることができる。
【図１】本発明の実施例に係るＭＩＳＦＥＴを示す断面
図である。
図である。
【図２】本実施例のドレイン電圧とドレイン電流との関
係を示すグラフ図である。
係を示すグラフ図である。
【図３】本実施例のトランジスタ特性の経時変化を示す
グラフ図である。
グラフ図である。
【図４】従来のＭＩＳＦＥＴを説明する断面図である。
１：基板 ２：下地層 ３：ｐ層 ４：ｉ層 ５：ソース電極 ６：ドレイン電極 ７：ゲート電極 ８：ｐ+層
Claims (3)
- 【請求項１】 ｐ型不純物の濃度が1017乃至1020／c
m3、膜厚が0.14μｍ以下のｐ型半導体ダイヤモンドから
なる活性層と、このｐ型半導体ダイヤモンド活性層上に
絶縁層を介して形成されたゲート電極とを有することを
特徴とするダイヤモンド薄膜電界効果トランジスタ。 - 【請求項２】 前記ｐ型半導体ダイヤモンド活性層とゲ
ート電極との間に形成された絶縁層は電気絶縁性のダイ
ヤモンド層であり、更にホール濃度が1019／cm3以上で
ある導電性のダイヤモンド層が前記ｐ型半導体ダイヤモ
ンド活性層とソース電極との間及び前記ｐ型半導体ダイ
ヤモンド活性層とドレイン電極との間に夫々形成されて
おり、前記電気絶縁性のダイヤモンド層が前記導電性ダ
イヤモンド層の一部に積層された構造を有することを特
徴とする請求項１に記載のダイヤモンド薄膜電界効果ト
ランジスタ。 - 【請求項３】 前記電気絶縁性のダイヤモンド層は、
０．４μｍ以上の厚さを有することを特徴とする請求項
２に記載のダイヤモンド薄膜電界効果トランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04313151A JP3117563B2 (ja) | 1992-11-24 | 1992-11-24 | ダイヤモンド薄膜電界効果トランジスタ |
| US08/156,638 US5633513A (en) | 1992-11-24 | 1993-11-24 | Diamond film field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04313151A JP3117563B2 (ja) | 1992-11-24 | 1992-11-24 | ダイヤモンド薄膜電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06163892A true JPH06163892A (ja) | 1994-06-10 |
| JP3117563B2 JP3117563B2 (ja) | 2000-12-18 |
Family
ID=18037727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04313151A Expired - Lifetime JP3117563B2 (ja) | 1992-11-24 | 1992-11-24 | ダイヤモンド薄膜電界効果トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5633513A (ja) |
| JP (1) | JP3117563B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016152380A (ja) * | 2015-02-19 | 2016-08-22 | 国立研究開発法人産業技術総合研究所 | 半導体−金属複合材料及びその製造方法 |
| CN109799534A (zh) * | 2019-01-25 | 2019-05-24 | 西安交通大学 | 金刚石溶液栅场效应晶体管系统 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100272272B1 (ko) * | 1997-06-30 | 2000-11-15 | 김영환 | 박막 트랜지스터 및 그의 제조방법 |
| US5973354A (en) * | 1998-03-30 | 1999-10-26 | Worldwide Semiconductor Manufacturing Corporation | Single polycylindrical flash memory cell having high coupling ratio |
| US6011356A (en) * | 1998-04-30 | 2000-01-04 | St. Clair Intellectual Property Consultants, Inc. | Flat surface emitter for use in field emission display devices |
| EP1522530A1 (en) * | 2002-05-30 | 2005-04-13 | Japan Science and Technology Agency | Method for preparing diamond from graphite by inner shell electron excitation |
| KR101268272B1 (ko) * | 2004-05-27 | 2013-05-31 | 도쿠리츠교세이호징 붓시쯔 자이료 겐큐키코 | 나노 크리스탈 다이아몬드막, 그 제조 방법, 및 나노크리스탈 다이아몬드막을 이용한 장치 |
| US7394103B2 (en) * | 2004-09-13 | 2008-07-01 | Uchicago Argonne, Llc | All diamond self-aligned thin film transistor |
| CN1321463C (zh) * | 2005-12-30 | 2007-06-13 | 山东泉舜科技有限公司 | 金刚石晶体管及其制作方法 |
| US8852998B1 (en) * | 2011-08-30 | 2014-10-07 | Sandia Corporation | Method to fabricate micro and nano diamond devices |
| US10700165B2 (en) * | 2016-06-17 | 2020-06-30 | Adamantite Technologies LLC | Doped diamond SemiConductor and method of manufacture using laser abalation |
| EP3642868A4 (en) * | 2017-06-19 | 2021-04-07 | Adamantite Technologies, LLC | DOPED DIAMOND SEMI-CONDUCTOR AND MANUFACTURING METHOD |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8812216D0 (en) * | 1988-05-24 | 1988-06-29 | Jones B L | Diamond transistor method of manufacture thereof |
| JP2775903B2 (ja) * | 1989-10-04 | 1998-07-16 | 住友電気工業株式会社 | ダイヤモンド半導体素子 |
| JPH0815160B2 (ja) * | 1991-03-29 | 1996-02-14 | 株式会社神戸製鋼所 | ダイヤモンドショットキーゲート型電界効果トランジスタ |
| USH1287H (en) * | 1992-06-16 | 1994-02-01 | The United States Of America As Represented By The Secretary Of The Navy | Ion implanted diamond metal-insulator-semiconductor field effect transistor |
-
1992
- 1992-11-24 JP JP04313151A patent/JP3117563B2/ja not_active Expired - Lifetime
-
1993
- 1993-11-24 US US08/156,638 patent/US5633513A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016152380A (ja) * | 2015-02-19 | 2016-08-22 | 国立研究開発法人産業技術総合研究所 | 半導体−金属複合材料及びその製造方法 |
| CN109799534A (zh) * | 2019-01-25 | 2019-05-24 | 西安交通大学 | 金刚石溶液栅场效应晶体管系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5633513A (en) | 1997-05-27 |
| JP3117563B2 (ja) | 2000-12-18 |
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| JPH0423834B2 (ja) |
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