JPH06152416A - アナログ−ディジタル変換器 - Google Patents
アナログ−ディジタル変換器Info
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- JPH06152416A JPH06152416A JP30342592A JP30342592A JPH06152416A JP H06152416 A JPH06152416 A JP H06152416A JP 30342592 A JP30342592 A JP 30342592A JP 30342592 A JP30342592 A JP 30342592A JP H06152416 A JPH06152416 A JP H06152416A
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Abstract
(57)【要約】
【目的】抵抗ストリング方式の逐次比較型アナログ−デ
ィジタル変換器において、ビット数が増加するにつれて
ペレット面積が拡大することを抑える。 【構成】単位抵抗を２M 個直列に接続して、各タップよ
り分圧電圧を取り出すためのスイッチを備えた第１のデ
ィジタル−アナログ変換器と、前記抵抗列の任意の単位
抵抗を１／２N に分圧するために、該単位抵抗に並列に
接続された２N 個の単位容量列と、該容量列の各タップ
の分圧電圧を取り出すためのスイッチを含む第２のディ
ジタル−アナログ変換器を備え、上位Ｍビットは第１の
Ｄ／Ａ変換器の出力によってＡ／Ｄ変換を行い、下位Ｎ
ビットは第２のＤ／Ａ変換器によってＡ／Ｄ変換を行
う。さらに、比較器として差動増幅器を用い第１のＤ／
Ａ変換器の出はスイッチとサンプルホールド用容量を介
して該差動増幅器の一方の入力端子へ接続され、第２の
Ｄ／Ａ変換器の出力はもう一方の入力端子への接続され
ている。
ィジタル変換器において、ビット数が増加するにつれて
ペレット面積が拡大することを抑える。 【構成】単位抵抗を２M 個直列に接続して、各タップよ
り分圧電圧を取り出すためのスイッチを備えた第１のデ
ィジタル−アナログ変換器と、前記抵抗列の任意の単位
抵抗を１／２N に分圧するために、該単位抵抗に並列に
接続された２N 個の単位容量列と、該容量列の各タップ
の分圧電圧を取り出すためのスイッチを含む第２のディ
ジタル−アナログ変換器を備え、上位Ｍビットは第１の
Ｄ／Ａ変換器の出力によってＡ／Ｄ変換を行い、下位Ｎ
ビットは第２のＤ／Ａ変換器によってＡ／Ｄ変換を行
う。さらに、比較器として差動増幅器を用い第１のＤ／
Ａ変換器の出はスイッチとサンプルホールド用容量を介
して該差動増幅器の一方の入力端子へ接続され、第２の
Ｄ／Ａ変換器の出力はもう一方の入力端子への接続され
ている。
Description
【０００１】
【産業上の利用分野】本発明はアナログ−ディジタル変
換器に関するものであり、特にＭＯＳ技術により作られ
るモノリシックなアナログ−ディジタル変換器（以下、
Ａ／Ｄ変換器という）に関するものである。
換器に関するものであり、特にＭＯＳ技術により作られ
るモノリシックなアナログ−ディジタル変換器（以下、
Ａ／Ｄ変換器という）に関するものである。
【０００２】
【従来の技術】従来、逐次比較型モノリシックＡ／Ｄ変
換器として、いわゆる抵抗ストリング方式のＤ／Ａ変換
器を内蔵したものがある。この方式を採用した８ビット
のＡ／Ｄ変換器の従来例を示す図４を参照すると、この
Ａ／Ｄ変換器は、２8 ＝２５６個の抵抗を直列に接続
し、各タップの電圧を選択的に比較器へ導く５１０個の
スイッチによって構成されたＤ／Ａ変換器と、このＤ／
Ａ変換器の出力とアナログ入力信号との比較結果を出力
する比較器と、この比較結果の対応して、前記Ｄ／Ａ変
換器のスイッチを制御するスイッチ制御回路とにより構
成されている。このＡ／Ｄ変換器は、上記の様にＤ／Ａ
変換器を構成することによって、単調増加性を確保して
いる。しかしながら、ＮビットのＡ／Ｄ変換器を構成す
る場合、２N個の抵抗と２N+1 −２個のスイッチを必要
とし、ビット数が増えるにしたがって、Ｄ／Ａ変換器の
半導体モノリシックのチップ上に占める面積が拡大し、
結果的にチップの収量および歩留を下げる要因の一つと
なっている。さらに、抵抗の各タップから比較器までの
間に直列につながるＮ個のスイッチのオン抵抗はＡ／Ｄ
変換器の変換速度を遅くする要因のひとつとなってい
る。
換器として、いわゆる抵抗ストリング方式のＤ／Ａ変換
器を内蔵したものがある。この方式を採用した８ビット
のＡ／Ｄ変換器の従来例を示す図４を参照すると、この
Ａ／Ｄ変換器は、２8 ＝２５６個の抵抗を直列に接続
し、各タップの電圧を選択的に比較器へ導く５１０個の
スイッチによって構成されたＤ／Ａ変換器と、このＤ／
Ａ変換器の出力とアナログ入力信号との比較結果を出力
する比較器と、この比較結果の対応して、前記Ｄ／Ａ変
換器のスイッチを制御するスイッチ制御回路とにより構
成されている。このＡ／Ｄ変換器は、上記の様にＤ／Ａ
変換器を構成することによって、単調増加性を確保して
いる。しかしながら、ＮビットのＡ／Ｄ変換器を構成す
る場合、２N個の抵抗と２N+1 −２個のスイッチを必要
とし、ビット数が増えるにしたがって、Ｄ／Ａ変換器の
半導体モノリシックのチップ上に占める面積が拡大し、
結果的にチップの収量および歩留を下げる要因の一つと
なっている。さらに、抵抗の各タップから比較器までの
間に直列につながるＮ個のスイッチのオン抵抗はＡ／Ｄ
変換器の変換速度を遅くする要因のひとつとなってい
る。
【０００３】そこで、発明者は、特願昭５８−３６９５
６において、上記従来技術の欠点を除去し、サンプルホ
ールド機能を備え、電源電圧までのアナログ入力信号を
精度よくディジタル変換でき、かつ変換ビット数が増大
してもチップ面積をあまり拡大することなしに、高精度
を実現し得るＤ／Ａ変換器を備えたモノリシック化に好
適なＡ／Ｄ変換器を開示した。その構成は、単位抵抗を
直列に接続した第１の抵抗列および該第１の抵抗列の各
タップを選択しアナログ入力信号と比較される基準のな
るＭ（Ｍは自然数）ビットの第１の出力信号を発生する
ための複数個の第１のスイッチ手段を備えた第１のＤ／
Ａ変換器と、前記第１の抵抗列中の任意の単位抵抗をさ
らに分割した第２の抵抗列および該第２の抵抗列の各タ
ップを選択しＮ（Ｎは自然数）ビットの第２の出力信号
を発生するための複数個の第２のスイッチ手段を備えた
第２のＤ／Ａ変換器と、前記アナログ入力信号と該比較
器からの出力信号を比較し、比較結果を出力する比較器
と、該比較器からの出力信号に応じて前記第１及び第２
のＤ／Ａ変換器を制御するための制御回路とを備え、Ｍ
＋Ｎビットのうち、上位Ｍビットは前記第１の出力信号
により、かつ下位Ｎビットは前記第２の出力信号により
それぞれＡ／Ｄ変換を行うことからなる。
６において、上記従来技術の欠点を除去し、サンプルホ
ールド機能を備え、電源電圧までのアナログ入力信号を
精度よくディジタル変換でき、かつ変換ビット数が増大
してもチップ面積をあまり拡大することなしに、高精度
を実現し得るＤ／Ａ変換器を備えたモノリシック化に好
適なＡ／Ｄ変換器を開示した。その構成は、単位抵抗を
直列に接続した第１の抵抗列および該第１の抵抗列の各
タップを選択しアナログ入力信号と比較される基準のな
るＭ（Ｍは自然数）ビットの第１の出力信号を発生する
ための複数個の第１のスイッチ手段を備えた第１のＤ／
Ａ変換器と、前記第１の抵抗列中の任意の単位抵抗をさ
らに分割した第２の抵抗列および該第２の抵抗列の各タ
ップを選択しＮ（Ｎは自然数）ビットの第２の出力信号
を発生するための複数個の第２のスイッチ手段を備えた
第２のＤ／Ａ変換器と、前記アナログ入力信号と該比較
器からの出力信号を比較し、比較結果を出力する比較器
と、該比較器からの出力信号に応じて前記第１及び第２
のＤ／Ａ変換器を制御するための制御回路とを備え、Ｍ
＋Ｎビットのうち、上位Ｍビットは前記第１の出力信号
により、かつ下位Ｎビットは前記第２の出力信号により
それぞれＡ／Ｄ変換を行うことからなる。
【０００４】図５は上記Ａ／Ｄ変換器の構成を示すブロ
ック図である。このＡ／Ｄ変換器は、Ｄ／Ａ変換器１８
と、その制御回路である逐次比較レジスタ１７および比
較器５を構成する容量１４と、スイッチ１３と、差動増
幅器１６とを含んでおり、更にＤ／Ａ変換器１８は、単
位抵抗Ｒによる第１のＤ／Ａ変換器１をその中の１つの
単位抵抗をさらにＲ／２N に分割した単位抵抗による第
２のＤ／Ａ変換器２とからなりそれぞれ第１の出力１９
がスイッチ１２を介して容量１４の１端に接続され、第
２の出力２０が差動増幅器１６の第２の端子２２に接続
され、差動増幅器１６の出力は逐次比較レジスタ１７に
入力され、アナログ入力信号Ｖｘがアナログ入力端子１
０、スイッチ１１を介して容量１４の１端に得られ、容
量１４の他端は差動増幅器１６の第１の端子２１に接続
されている。
ック図である。このＡ／Ｄ変換器は、Ｄ／Ａ変換器１８
と、その制御回路である逐次比較レジスタ１７および比
較器５を構成する容量１４と、スイッチ１３と、差動増
幅器１６とを含んでおり、更にＤ／Ａ変換器１８は、単
位抵抗Ｒによる第１のＤ／Ａ変換器１をその中の１つの
単位抵抗をさらにＲ／２N に分割した単位抵抗による第
２のＤ／Ａ変換器２とからなりそれぞれ第１の出力１９
がスイッチ１２を介して容量１４の１端に接続され、第
２の出力２０が差動増幅器１６の第２の端子２２に接続
され、差動増幅器１６の出力は逐次比較レジスタ１７に
入力され、アナログ入力信号Ｖｘがアナログ入力端子１
０、スイッチ１１を介して容量１４の１端に得られ、容
量１４の他端は差動増幅器１６の第１の端子２１に接続
されている。
【０００５】
【発明が解決しようとする課題】上述したＡ／Ｄ変換器
において、第２の抵抗列を構成する場合、第１の抵抗列
との整合性を良くするために図６に示すごとく第１の抵
抗列の単位抵抗を２N 個並列に接続して構成することが
望ましい。しかし、上述の構成ではＮが大きくなるにし
たがって第２の抵抗列の半導体モノリシックのチップ上
に占める面積も大きくなるという欠点があった。
において、第２の抵抗列を構成する場合、第１の抵抗列
との整合性を良くするために図６に示すごとく第１の抵
抗列の単位抵抗を２N 個並列に接続して構成することが
望ましい。しかし、上述の構成ではＮが大きくなるにし
たがって第２の抵抗列の半導体モノリシックのチップ上
に占める面積も大きくなるという欠点があった。
【０００６】
【課題を解決するための手段】本発明のＡ／Ｄ変換器
は、単位抵抗を直列に接続した第１の抵抗列および前記
第１の抵抗列の各タップを選択し、アナログ入力信号と
比較される基準となるＭ（Ｍは自然数）ビットの第１の
出力信号を発生するための複数個の第１のスイッチ手段
を備えた第１のディジタル−アナログ変換器と、前記１
の抵抗列中の任意の単位抵抗の両端に並列に接続される
単位容量を直列に接続した第１の容量列と、前記第１の
容量列の各タップを選択しＮビット（Ｎは自然数）の第
２の出力信号を発生するための複数個の第２のスイッチ
手段を備えた第２のディジタル−アナログ変換器と、前
記アナログ入力信号と前記第１および第２のディジタル
−アナログ変換器の出力信号を比較する比較器と、前記
比較器からの出力信号に応じて前記第１および第２のデ
ィジタル−アナログ変換器を制御するための制御回路と
を備え、（Ｍ＋Ｎ）ビットのうち、上位Ｍビットは前記
第１のディジタル−アナログ変換器の出力信号により、
下位Ｎビットは前記第２のディジタル−アナログ変換器
の出力信号により、それぞれＤ／Ａ変換を行う構成であ
る。
は、単位抵抗を直列に接続した第１の抵抗列および前記
第１の抵抗列の各タップを選択し、アナログ入力信号と
比較される基準となるＭ（Ｍは自然数）ビットの第１の
出力信号を発生するための複数個の第１のスイッチ手段
を備えた第１のディジタル−アナログ変換器と、前記１
の抵抗列中の任意の単位抵抗の両端に並列に接続される
単位容量を直列に接続した第１の容量列と、前記第１の
容量列の各タップを選択しＮビット（Ｎは自然数）の第
２の出力信号を発生するための複数個の第２のスイッチ
手段を備えた第２のディジタル−アナログ変換器と、前
記アナログ入力信号と前記第１および第２のディジタル
−アナログ変換器の出力信号を比較する比較器と、前記
比較器からの出力信号に応じて前記第１および第２のデ
ィジタル−アナログ変換器を制御するための制御回路と
を備え、（Ｍ＋Ｎ）ビットのうち、上位Ｍビットは前記
第１のディジタル−アナログ変換器の出力信号により、
下位Ｎビットは前記第２のディジタル−アナログ変換器
の出力信号により、それぞれＤ／Ａ変換を行う構成であ
る。
【０００７】さらに、前記第１の容量列は、前記第１の
抵抗列の中の中央に位置する単位抵抗の両端に並列に接
続される構成にするとができる。なおさらに、前記第１
の容量列は、前記第１の抵抗列の中の任意の単位抵抗の
両端に、利得が実質的に１の第１と第２のバッファ増幅
器を介して並列に接続される構成にすることもできる。
抵抗列の中の中央に位置する単位抵抗の両端に並列に接
続される構成にするとができる。なおさらに、前記第１
の容量列は、前記第１の抵抗列の中の任意の単位抵抗の
両端に、利得が実質的に１の第１と第２のバッファ増幅
器を介して並列に接続される構成にすることもできる。
【０００８】なお更に、前記比較器は、アナログ入力信
号をサンプル保持する第１の容量素子と、差動増幅器
と、該差動増幅器の第１の入力端子と第２の入力端子間
に第３のスイッチ手段を備え、前記第１の入力端子には
前記第１の容量素子が接続され、前記第２の入力端子に
は前記第２のディジタル−アナログ変換器の出力接続さ
れている構成である。
号をサンプル保持する第１の容量素子と、差動増幅器
と、該差動増幅器の第１の入力端子と第２の入力端子間
に第３のスイッチ手段を備え、前記第１の入力端子には
前記第１の容量素子が接続され、前記第２の入力端子に
は前記第２のディジタル−アナログ変換器の出力接続さ
れている構成である。
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例のＡ／Ｄ変換器の構成を示
すブロック図である。
る。図１は本発明の一実施例のＡ／Ｄ変換器の構成を示
すブロック図である。
【００１０】図１において、本発明の一実施例のＡ／Ｄ
変換器は、単位抵抗を直列に接続し、単位抵抗による分
圧電圧を取り出すスイッチ（図示せず）を含む第１のＤ
／Ａ変換器１、このスイッチを制御するとともに第１の
Ｄ／Ａ変換器１の出力電圧を比較器５へ導くスイッチ制
御回路３，第１のＤ／Ａ変換器１の抵抗列の中の１つの
単位抵抗の両端に並列に接続された単位容量を直列に接
続した第１の容量列とこの容量列の分圧電圧を取り出す
スイッチ（図示せず）を含む第２のＤ／Ａ変換器２と、
このスイッチを制御するとともに第２のＤ／Ａ変換器２
の出力電圧を比較器５へ導くスイッチ制御回路４と、比
較器５を構成する容量１４と、スイッチ１３及び差動増
幅器１６，比較器５の比較結果に応じて第１および第２
のＤ／Ａ変換器１および２のスイッチ制御信号を出力す
る逐次比較レジスタ１７を含んでおり、アナログ入力信
号と第１のＤ／Ａ変換器１の出力はそれぞれスイッチ１
１及び１２を介して容量１４へ接続され、この容量１４
の一方の端子は差動増幅器１６の一方の端子２１へ接続
され、第２のＤ／Ａ変換器の出力は差動増幅器１６のも
う一方の端子２２へ接続されている。
変換器は、単位抵抗を直列に接続し、単位抵抗による分
圧電圧を取り出すスイッチ（図示せず）を含む第１のＤ
／Ａ変換器１、このスイッチを制御するとともに第１の
Ｄ／Ａ変換器１の出力電圧を比較器５へ導くスイッチ制
御回路３，第１のＤ／Ａ変換器１の抵抗列の中の１つの
単位抵抗の両端に並列に接続された単位容量を直列に接
続した第１の容量列とこの容量列の分圧電圧を取り出す
スイッチ（図示せず）を含む第２のＤ／Ａ変換器２と、
このスイッチを制御するとともに第２のＤ／Ａ変換器２
の出力電圧を比較器５へ導くスイッチ制御回路４と、比
較器５を構成する容量１４と、スイッチ１３及び差動増
幅器１６，比較器５の比較結果に応じて第１および第２
のＤ／Ａ変換器１および２のスイッチ制御信号を出力す
る逐次比較レジスタ１７を含んでおり、アナログ入力信
号と第１のＤ／Ａ変換器１の出力はそれぞれスイッチ１
１及び１２を介して容量１４へ接続され、この容量１４
の一方の端子は差動増幅器１６の一方の端子２１へ接続
され、第２のＤ／Ａ変換器の出力は差動増幅器１６のも
う一方の端子２２へ接続されている。
【００１１】図２は、図１に示した一実施例に含まれる
第１および第２のＤ／Ａ変換器の一実施例の部分詳細回
路であって第１のＤ／Ａ変換器１は４ビット（Ｍ＝
４），第２のＤ／Ａ変換器２は２ビット（Ｎ＝２）であ
る。なお、実施例の図面において、同一機能の構成要素
には原則として同一参照記号を付してある。
第１および第２のＤ／Ａ変換器の一実施例の部分詳細回
路であって第１のＤ／Ａ変換器１は４ビット（Ｍ＝
４），第２のＤ／Ａ変換器２は２ビット（Ｎ＝２）であ
る。なお、実施例の図面において、同一機能の構成要素
には原則として同一参照記号を付してある。
【００１２】図２において、第１のＤ／Ａ変換器１は抵
抗値Ｒの１６個の単位抵抗からなり、各単位抵抗の接続
点にスイッチ用トランジスタが接続されており、各スイ
ッチ用トランジスタはスイッチ制御回路３の信号に応動
して抵抗列の分圧電圧を出力線１９へ導く。また単位容
量Ｃを４個直列に接続した第１の容量列とこの容量列に
よる分圧電圧を出力線２０へ導くスイッチトランジスタ
によって構成された第２のＤ／Ａ変換器２は、第１のＤ
／Ａ変換器１の抵抗列の中央に位置する単位抵抗に並列
に接続され、この第２のＤ／Ａ変換器２の出力はスイッ
チ制御回路４の信号に応じて出力線２０へ導かれる。
抗値Ｒの１６個の単位抵抗からなり、各単位抵抗の接続
点にスイッチ用トランジスタが接続されており、各スイ
ッチ用トランジスタはスイッチ制御回路３の信号に応動
して抵抗列の分圧電圧を出力線１９へ導く。また単位容
量Ｃを４個直列に接続した第１の容量列とこの容量列に
よる分圧電圧を出力線２０へ導くスイッチトランジスタ
によって構成された第２のＤ／Ａ変換器２は、第１のＤ
／Ａ変換器１の抵抗列の中央に位置する単位抵抗に並列
に接続され、この第２のＤ／Ａ変換器２の出力はスイッ
チ制御回路４の信号に応じて出力線２０へ導かれる。
【００１３】次に、再び図１および図２を参照して本実
施例の動作について説明する。アナログ入力端子１０に
入力されたアナログ信号Ｖｘはスイッチ１１を介してサ
ンプリングされる。このとき、スイッチ６および１３が
それぞれオンすることにより、容量１４の一方の端子は
ＶＲＥＦ／２電圧にバイアスされ、次にスイッチ１３が
オフしてアナログ入力信号Ｖｘが容量１４に保持され
る。このとき容量１４に保持された電荷はＣ１４（Ｖｘ
−ＶＲＥＦ／２）となる。ここに、Ｃ１４は容量１４の
容量値を示す。
施例の動作について説明する。アナログ入力端子１０に
入力されたアナログ信号Ｖｘはスイッチ１１を介してサ
ンプリングされる。このとき、スイッチ６および１３が
それぞれオンすることにより、容量１４の一方の端子は
ＶＲＥＦ／２電圧にバイアスされ、次にスイッチ１３が
オフしてアナログ入力信号Ｖｘが容量１４に保持され
る。このとき容量１４に保持された電荷はＣ１４（Ｖｘ
−ＶＲＥＦ／２）となる。ここに、Ｃ１４は容量１４の
容量値を示す。
【００１４】引き継いて逐次比較動作に入り、まず最初
のＶＲＥＦ／２電圧と入力信号Ｖｘとを比較するため
に、逐次比較レジスタ１７はスイッチ制御回路３へ制御
信号を送る。この信号によって出力線１９へＶＲＥＦ／
２電圧が出力される。入力信号ＶｘがＶＲＥＦ／２より
大きい場合には比較器５の出力に応じて逐次比較レジス
タ１７のＭＳＢには“１”がセットされ、同時に逐次比
較レジスタ１７は第１のＤ／Ａ変換器が（３／４）・Ｖ
ＲＥＦを出力するごとく制御信号スイッチ制御回路３へ
送出する。
のＶＲＥＦ／２電圧と入力信号Ｖｘとを比較するため
に、逐次比較レジスタ１７はスイッチ制御回路３へ制御
信号を送る。この信号によって出力線１９へＶＲＥＦ／
２電圧が出力される。入力信号ＶｘがＶＲＥＦ／２より
大きい場合には比較器５の出力に応じて逐次比較レジス
タ１７のＭＳＢには“１”がセットされ、同時に逐次比
較レジスタ１７は第１のＤ／Ａ変換器が（３／４）・Ｖ
ＲＥＦを出力するごとく制御信号スイッチ制御回路３へ
送出する。
【００１５】一方、入力信号ＶｘがＶＲＥＦ／２より小
さい場合には逐次比較レジスタ１７は第１のＤ／Ａ変換
器１が（１／４）・ＶＲＥＦを出力するごとく制御信号
をスイッチ制御回路３へ送出する。このようにして、こ
れらの逐次比較動作をくり返し、上位４ビットのディジ
タル値が決定され、逐次比較レジスタ１７に保持され
る。上位４ビットの比較動作における差動増幅器１６の
一方の入力端子２１の電圧変化は以下の式で表わすこと
ができる。
さい場合には逐次比較レジスタ１７は第１のＤ／Ａ変換
器１が（１／４）・ＶＲＥＦを出力するごとく制御信号
をスイッチ制御回路３へ送出する。このようにして、こ
れらの逐次比較動作をくり返し、上位４ビットのディジ
タル値が決定され、逐次比較レジスタ１７に保持され
る。上位４ビットの比較動作における差動増幅器１６の
一方の入力端子２１の電圧変化は以下の式で表わすこと
ができる。
【００１６】
【００１７】ここに、Ｄ１，Ｄ２，Ｄ３およびＤ４はそ
れぞれＭＳＢ，第２ビット，第３ビット及び第４ビット
のディジタル値を表わし“０”か“１”の値をとる。こ
の値は残り下位２ビットの比較が終わるまで逐次比較レ
ジスタ１７に保持される。また、差動増幅器１６のもう
一方の入力端子２２は上位４ビットの比較が終るまでス
イッチ６をオンさせるこのにより、ＶＲＥＦ／２にバイ
アスされている。
れぞれＭＳＢ，第２ビット，第３ビット及び第４ビット
のディジタル値を表わし“０”か“１”の値をとる。こ
の値は残り下位２ビットの比較が終わるまで逐次比較レ
ジスタ１７に保持される。また、差動増幅器１６のもう
一方の入力端子２２は上位４ビットの比較が終るまでス
イッチ６をオンさせるこのにより、ＶＲＥＦ／２にバイ
アスされている。
【００１８】次に、下位２ビットの逐次比較を行う。第
５ビットに比較時にはスイッチ８がオンすることにより
出力線２０にＶＲＥＦ／２−ＶＲＥＦ／２5 なる電圧が
出され、差動増幅器１６の入力端子２２へ供給される。
このとき、入力端子２１は上記（１）式で表わされる電
圧が保持されており、したがって、入力端子間の電圧は
次式で表わされる。
５ビットに比較時にはスイッチ８がオンすることにより
出力線２０にＶＲＥＦ／２−ＶＲＥＦ／２5 なる電圧が
出され、差動増幅器１６の入力端子２２へ供給される。
このとき、入力端子２１は上記（１）式で表わされる電
圧が保持されており、したがって、入力端子間の電圧は
次式で表わされる。
【００１９】
【００２０】ここに、Ｄ５は第５ビットの比較結果を表
わし、もしＶ（２１）＞Ｖ（２２）あれば“０”がセッ
トされ、Ｖ（２１）＜Ｖ（２２）であれば“１”がセッ
トされる。
わし、もしＶ（２１）＞Ｖ（２２）あれば“０”がセッ
トされ、Ｖ（２１）＜Ｖ（２２）であれば“１”がセッ
トされる。
【００２１】次に、ＬＳＢの比較が行なわれる。もし、
Ｄ５が“０”であればスイッチ７をオンしてＶＲＥＦ／
２−ＶＲＥＦ／２6 なる電圧を作動増幅器１６入力端子
２２へ供給する。このときの比較は次式で表わされる。
Ｄ５が“０”であればスイッチ７をオンしてＶＲＥＦ／
２−ＶＲＥＦ／２6 なる電圧を作動増幅器１６入力端子
２２へ供給する。このときの比較は次式で表わされる。
【００２２】
【００２３】一方、Ｄ５が“１”のときはスイッチ９が
オンしてＶＲＥＦ／２−（３／２6）・ＶＲＥＦなる電
圧を入力端子２２へ供給する。このときの比較は次式で
表わされる。
オンしてＶＲＥＦ／２−（３／２6）・ＶＲＥＦなる電
圧を入力端子２２へ供給する。このときの比較は次式で
表わされる。
【００２４】
【００２５】ここにＤ６はＬＳＢの比較結果を表わし、
もしＶ（２１）＞Ｖ（２２）ならば“０”にセットさ
れ、Ｖ（２１）＜Ｖ（２２）ならば“１”にセットされ
る。
もしＶ（２１）＞Ｖ（２２）ならば“０”にセットさ
れ、Ｖ（２１）＜Ｖ（２２）ならば“１”にセットされ
る。
【００２６】以上のようにして、アナログ入力信号Ｖｘ
のディジタル変換値Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ
６が決定される。
のディジタル変換値Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ
６が決定される。
【００２７】図３に、本発明の他の実施例を示す。図に
おいて単位容量Ｃの容量列はバッファ増幅器３０，３１
を介して抵抗列の中の任意の単位抵抗Ｒに並列に接続さ
れている。このことにより、抵抗列と容量列が絶縁され
るため、相互に干渉することがなく、より高精度な第１
及びＤ／Ａ変換器の出力を得ることができる。さらに容
量列を含む閉ループの抵抗を下げることができるので、
より高速動作が可能となる。
おいて単位容量Ｃの容量列はバッファ増幅器３０，３１
を介して抵抗列の中の任意の単位抵抗Ｒに並列に接続さ
れている。このことにより、抵抗列と容量列が絶縁され
るため、相互に干渉することがなく、より高精度な第１
及びＤ／Ａ変換器の出力を得ることができる。さらに容
量列を含む閉ループの抵抗を下げることができるので、
より高速動作が可能となる。
【００２８】
【発明の効果】以上説明したように本発明によれば、第
２のＤ／Ａ変換器を、第１のＤ／Ａ変換器の単位抵抗と
は無関係に適当な大きさの単位容量列で構成することが
できるので、第２のＤ／Ａ変換器の面積を増大すること
なく高ビット、高精度のＡ／Ｄ変換器を達成することが
可能となる。例えば、Ｎビットの第２のＤ／Ａ変換器を
従来の単位抵抗で構成しようとした場合、２2N個の単位
抵抗と２N 個のスイッチが必要であったが本発明によれ
ば、わずか２N Ｃの容量と２N 個のスイッチで構成し得
る。このことは、単位抵抗と単位容量の面積を同じと仮
定しても、本発明によれば１／２N の面積に低減され
る。
２のＤ／Ａ変換器を、第１のＤ／Ａ変換器の単位抵抗と
は無関係に適当な大きさの単位容量列で構成することが
できるので、第２のＤ／Ａ変換器の面積を増大すること
なく高ビット、高精度のＡ／Ｄ変換器を達成することが
可能となる。例えば、Ｎビットの第２のＤ／Ａ変換器を
従来の単位抵抗で構成しようとした場合、２2N個の単位
抵抗と２N 個のスイッチが必要であったが本発明によれ
ば、わずか２N Ｃの容量と２N 個のスイッチで構成し得
る。このことは、単位抵抗と単位容量の面積を同じと仮
定しても、本発明によれば１／２N の面積に低減され
る。
【００２９】この様に、本発明によれば、ペレット面積
を拡大することなしに高ビットで高精度で、しかも低コ
ストなモノリシック化に好適なＡ／Ｄ変換器を得ること
ができる。
を拡大することなしに高ビットで高精度で、しかも低コ
ストなモノリシック化に好適なＡ／Ｄ変換器を得ること
ができる。
【図１】本発明の一実施例のＡ／Ｄ変換器のブロック図
である。
である。
【図２】図１に示す一実施例の部分詳細回路図である。
【図３】本発明の他の実施例のＡ／Ｄ変換器の部分ブロ
ック図である。
ック図である。
【図４】従来技術のＡ／Ｄ変換器のブロック図である。
【図５】他の従来技術のＡ／Ｄ変換器のブロック図であ
る。
る。
【図６】図５に示す他の従来例の部分詳細回路図であ
る。
る。
【符号の説明】 １ 第１のＤ／Ａ変換器 ２ 第２のＤ／Ａ変換器 ３，４ スイッチ制御回路 ５ 比較器 １０ アナログ入力端子 ６，７，８，９，１１，１２，１３ スイッチ １４ 容量 １６ 差動増幅器 １７ 逐次比較レジスタ １９，２０ 出力線 ３０，３１ バッファ増幅器
Claims (4)
- 【請求項１】 単位抵抗を直列に接続した第１の抵抗列
および前記第１の抵抗列の各タップを選択し、アナログ
入力信号と比較される基準となるＭ（Ｍは自然数）ビッ
トの第１の出力信号を発生するための複数個の第１のス
イッチ手段を備えた第１のディジタル−アナログ変換器
と、前記１の抵抗列中の任意の単位抵抗の両端に並列に
接続される単位容量を直列に接続した第１の容量列と、
前記第１の容量列の各タップを選択しＮビット（Ｎは自
然数）の第２の出力信号を発生するための複数個の第２
のスイッチ手段を備えた第２のディジタル−アナログ変
換器と、前記アナログ入力信号と前記第１および第２の
ディジタル−アナログ変換器の出力信号を比較する比較
器と、前記比較器からの出力信号に応じて前記第１およ
び第２のディジタル−アナログ変換器を制御するための
制御回路とを備え、（Ｍ＋Ｎ）ビットのうち、上位Ｍビ
ットは前記第１のディジタル−アナログ変換器の出力信
号により、下位Ｎビットは前記第２のディジタル−アナ
ログ変換器の出力信号により、それぞれアナログ−ディ
ジタル変換を行うことを特徴とするアナログ−ディジタ
ル変換器。 - 【請求項２】 前記第１の容量列は、前記第１の抵抗列
の中の中央に位置する単位抵抗の両端に並列に接続され
たことを特徴とする請求項１記載のアナログ−ディジタ
ル変換器。 - 【請求項３】 前記第１の容量列は、前記第１の抵抗列
の中の任意の単位抵抗の両端に、利得が実質的に１の第
１および第２のバッファ増幅器を介して、並列に接続さ
れたことを特徴とする請求項１記載のアナログ−ディジ
タル変換器。 - 【請求項４】 前記比較器は、アナログ入力信号をサン
プル保持する第１の容量素子と、差動増幅器と、前記差
動増幅器の第１の入力端子と第２の入力端子との間に第
３のスイッチ手段を備え、前記第１の入力端子には前記
第１の容量素子が接続され、前記第２の入力端子には前
記第２のディジタル−アナログ変換器の出力が接続され
ていることを特徴とする請求項１記載のアナログ−ディ
ジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30342592A JPH06152416A (ja) | 1992-11-13 | 1992-11-13 | アナログ−ディジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30342592A JPH06152416A (ja) | 1992-11-13 | 1992-11-13 | アナログ−ディジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06152416A true JPH06152416A (ja) | 1994-05-31 |
Family
ID=17920864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30342592A Pending JPH06152416A (ja) | 1992-11-13 | 1992-11-13 | アナログ−ディジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06152416A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7609191B2 (en) | 2005-11-05 | 2009-10-27 | Samsung Electronics Co., Ltd. | Digital/analog converting driver and method |
-
1992
- 1992-11-13 JP JP30342592A patent/JPH06152416A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7609191B2 (en) | 2005-11-05 | 2009-10-27 | Samsung Electronics Co., Ltd. | Digital/analog converting driver and method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990406 |