JPH06150650A - 半導体集積回路基板バイアス装置 - Google Patents
半導体集積回路基板バイアス装置Info
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Abstract
(57)【要約】 （修正有）
【目的】 集積回路へのバイアス電圧の供給による特性
の改善と装置がスタンバイモードのときに、過剰な電力
を消費せずに基板バイアスを供給できる回路を提供す
る。 【構成】 メモリアレイと周辺回路を半導体基板中に形
成されて有するダイナミックメモリ装置の基板に対して
バイアスを供給するための回路が開示されている。本回
路はメモリスタンバイモードにおいて基板バイアスを供
給するための第１のポンプと発振器を含んでいる。メモ
リが活動的である時に基板バイアスを供給するための第
２の電力ポンプと発振器が含まれている。メモリが活動
的であり、また基板電圧レベルがプリセットレベルより
も高くなった時に基板バイアスを供給するためのブース
タ発振器とポンプもまた含まれている。その上にダイナ
ミックメモリ装置が形成されている基板の電圧レベルを
制御するための方法もまた開示されている。
の改善と装置がスタンバイモードのときに、過剰な電力
を消費せずに基板バイアスを供給できる回路を提供す
る。 【構成】 メモリアレイと周辺回路を半導体基板中に形
成されて有するダイナミックメモリ装置の基板に対して
バイアスを供給するための回路が開示されている。本回
路はメモリスタンバイモードにおいて基板バイアスを供
給するための第１のポンプと発振器を含んでいる。メモ
リが活動的である時に基板バイアスを供給するための第
２の電力ポンプと発振器が含まれている。メモリが活動
的であり、また基板電圧レベルがプリセットレベルより
も高くなった時に基板バイアスを供給するためのブース
タ発振器とポンプもまた含まれている。その上にダイナ
ミックメモリ装置が形成されている基板の電圧レベルを
制御するための方法もまた開示されている。
Description
【０００１】
【産業上の利用分野】本発明は集積回路に関するもので
あり、更に詳細には半導体基板中に形成された例えばダ
イナミックランダムアクセスメモリ等のメモリ装置のよ
うな集積回路装置に関するものである。
あり、更に詳細には半導体基板中に形成された例えばダ
イナミックランダムアクセスメモリ等のメモリ装置のよ
うな集積回路装置に関するものである。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）型の超大規模集積回路（ＶＬＳＩ）半導体
装置の進歩はよく知られている。近年、半導体産業界で
は、（ラオ（Ｒａｏ）に与えられた米国特許第４，０５
５，４４４号に述べられたような）１６Ｋ型のＤＲＡＭ
から、（マッケルロイ（ＭｃＥｌｒｏｙ）に与えられた
米国特許第４，６５８，３７７号に述べられたような）
１ＭＢ型のＤＲＡＭまで着実に進展してきており、更に
４ＭＢ型のＤＲＡＭにまで到達してきた。単一メモリチ
ップ上に一千六百万個以上のメモリセルと付随回路が集
積された１６ＭＢＤＲＡＭは生産化が予定されている次
の世代のＤＲＡＭである。
（ＤＲＡＭ）型の超大規模集積回路（ＶＬＳＩ）半導体
装置の進歩はよく知られている。近年、半導体産業界で
は、（ラオ（Ｒａｏ）に与えられた米国特許第４，０５
５，４４４号に述べられたような）１６Ｋ型のＤＲＡＭ
から、（マッケルロイ（ＭｃＥｌｒｏｙ）に与えられた
米国特許第４，６５８，３７７号に述べられたような）
１ＭＢ型のＤＲＡＭまで着実に進展してきており、更に
４ＭＢ型のＤＲＡＭにまで到達してきた。単一メモリチ
ップ上に一千六百万個以上のメモリセルと付随回路が集
積された１６ＭＢＤＲＡＭは生産化が予定されている次
の世代のＤＲＡＭである。
【０００３】現在、１６ＭＢ ＤＲＡＭ型のＶＬＳＩ半
導体メモリ装置を設計するについて、設計担当者は数多
くの挑戦すべき課題に直面している。関心のある１つの
問題は、例えば、速度である。集積回路装置の特性が、
その回路が形成されている半導体基板へバイアス電圧を
供給することで改善されることは知られている。ＤＲＡ
Ｍ分野においてそのようなバイアスの応用例として、米
国特許第４，８２５，１４２号を引用する。
導体メモリ装置を設計するについて、設計担当者は数多
くの挑戦すべき課題に直面している。関心のある１つの
問題は、例えば、速度である。集積回路装置の特性が、
その回路が形成されている半導体基板へバイアス電圧を
供給することで改善されることは知られている。ＤＲＡ
Ｍ分野においてそのようなバイアスの応用例として、米
国特許第４，８２５，１４２号を引用する。
【０００４】
【発明の目的と概要】別の１つの関心事は装置の消費電
力の問題であり、従って本発明の１つの目的は、特に装
置がスタンバイモードにある時に、すなわち装置の活動
度が停止または非常に低い状態で、過剰な電力消費をせ
ずに基板バイアスを供給できる進歩した回路を得ること
である。
力の問題であり、従って本発明の１つの目的は、特に装
置がスタンバイモードにある時に、すなわち装置の活動
度が停止または非常に低い状態で、過剰な電力消費をせ
ずに基板バイアスを供給できる進歩した回路を得ること
である。
【０００５】本発明の１つの面に従えば、半導体基板中
に集積回路装置が形成され、それは前記基板へバイアス
を供給するための回路を含み、前記バイアス供給回路
は：前記装置がスタンバイモードにある時に、基板バイ
アスを供給する第１のバイアス発生器、前記装置が活動
的モードにある時に、基板バイアスを供給する第２のバ
イアス発生器、を含んでいる。
に集積回路装置が形成され、それは前記基板へバイアス
を供給するための回路を含み、前記バイアス供給回路
は：前記装置がスタンバイモードにある時に、基板バイ
アスを供給する第１のバイアス発生器、前記装置が活動
的モードにある時に、基板バイアスを供給する第２のバ
イアス発生器、を含んでいる。
【０００６】望ましくは、前記バイアス供給回路は更
に、前記装置の活動的モードにおいて、基板電圧レベル
がプリセットレベルよりも低下した時に基板バイアスを
供給するための第３のバイアス発生器を含む。この回路
は、装置トランジスタのＶｔを逆に増大させるようなレ
ベルよりも低く、しかし接合リーク電流を避けるために
は十分なレベルに前記基板へのバイアスを調節すること
ができるようになっていることが有利である。前記基板
がＰ形である場合には、前記回路は約−２ボルトのバイ
アスレベルを供給する。
に、前記装置の活動的モードにおいて、基板電圧レベル
がプリセットレベルよりも低下した時に基板バイアスを
供給するための第３のバイアス発生器を含む。この回路
は、装置トランジスタのＶｔを逆に増大させるようなレ
ベルよりも低く、しかし接合リーク電流を避けるために
は十分なレベルに前記基板へのバイアスを調節すること
ができるようになっていることが有利である。前記基板
がＰ形である場合には、前記回路は約−２ボルトのバイ
アスレベルを供給する。
【０００７】本発明に従う集積回路装置の好適な構成に
おいては、前記第１のバイアス発生器は、前記装置に電
源が投入されることによって活動を開始し、装置の電源
が取り除かれるまで活動状態に留まるようになってい
る。前記バイアス発生器の内の少なくとも１つが発振器
とポンプを含んでいることが有利であり、望ましくは、
第１のバイアス発生器が前記装置へ電源が供給されてい
る間連続して動作するようになった発振器とポンプを含
んでいる。望ましくは、バイアス発生器は、発振器を駆
動して矩形波を発生させる手段であって、望ましくは各
々前記矩形波の波形勾配を連続的に急峻化させるための
複数個のステージを含むような駆動する手段を含んでい
る。前記発振器は前記矩形波信号を発生させるために複
数個のインバータを含むことができる。
おいては、前記第１のバイアス発生器は、前記装置に電
源が投入されることによって活動を開始し、装置の電源
が取り除かれるまで活動状態に留まるようになってい
る。前記バイアス発生器の内の少なくとも１つが発振器
とポンプを含んでいることが有利であり、望ましくは、
第１のバイアス発生器が前記装置へ電源が供給されてい
る間連続して動作するようになった発振器とポンプを含
んでいる。望ましくは、バイアス発生器は、発振器を駆
動して矩形波を発生させる手段であって、望ましくは各
々前記矩形波の波形勾配を連続的に急峻化させるための
複数個のステージを含むような駆動する手段を含んでい
る。前記発振器は前記矩形波信号を発生させるために複
数個のインバータを含むことができる。
【０００８】本発明に従う集積回路装置の別の好適実施
例は、ダイナミックメモリを含み、そこにおいては前記
第２の発振器とポンプが前記メモリのＲＡＳ制御入力が
活動的な低レベルへ変化した時に基板バイアスを供給す
るようになっている。
例は、ダイナミックメモリを含み、そこにおいては前記
第２の発振器とポンプが前記メモリのＲＡＳ制御入力が
活動的な低レベルへ変化した時に基板バイアスを供給す
るようになっている。
【０００９】本発明に従う集積回路装置の更に別の好適
実施例では、前記第１の発振器が比較的低電力型のもの
であり、前記第２発振器が比較的高電力型のものであ
る。
実施例では、前記第１の発振器が比較的低電力型のもの
であり、前記第２発振器が比較的高電力型のものであ
る。
【００１０】本発明の別の面に従えば、集積回路装置が
形成されている基板の電圧レベルを制御する方法であっ
て、次の工程：前記装置のスタンバイモードにおいて、
基板バイアスを供給するための低電力発振器およびポン
プを設けること、前記装置の活動的モードにおいて、基
板バイアスを供給するための高電力発振器およびポンプ
を設けること、前記装置が前記活動的モードにあって、
また基板電圧レベルがプリセットレベルよりも高くなっ
た時に、基板バイアスを供給するためのブースタ発振器
およびポンプを設けること、を含む方法が得られる。こ
の方法は、更に、前記バイアス供給回路を調節して、前
記基板へのバイアスを、装置のトランジスタのＶｔを逆
に増大させるレベルよりも低く、また接合のリーク電流
を回避するのには十分な高いレベルへ調節するための工
程を含んでいる。
形成されている基板の電圧レベルを制御する方法であっ
て、次の工程：前記装置のスタンバイモードにおいて、
基板バイアスを供給するための低電力発振器およびポン
プを設けること、前記装置の活動的モードにおいて、基
板バイアスを供給するための高電力発振器およびポンプ
を設けること、前記装置が前記活動的モードにあって、
また基板電圧レベルがプリセットレベルよりも高くなっ
た時に、基板バイアスを供給するためのブースタ発振器
およびポンプを設けること、を含む方法が得られる。こ
の方法は、更に、前記バイアス供給回路を調節して、前
記基板へのバイアスを、装置のトランジスタのＶｔを逆
に増大させるレベルよりも低く、また接合のリーク電流
を回避するのには十分な高いレベルへ調節するための工
程を含んでいる。
【００１１】本出願の一部分として、半導体基板中に形
成されたメモリアレイと周辺回路を有するダイナミック
メモリ装置の基板へバイアスを供給するための回路例が
開示されている。この回路はメモリスタンバイモードに
おいて基板バイアスを供給するための低電力発振器およ
びポンプを含んでいる。メモリが活動的な時に基板バイ
アスを供給するための高電力ポンプおよび発振器が含ま
れている。また、メモリが活動的であって、また基板電
圧レベルがプリセットレベルよりも高くなった時に基板
バイアスを供給するためのブースタ発振器およびポンプ
もまた含まれている。ダイナミックメモリ装置がその上
に形成されている基板の電圧レベルを制御するための方
法もまた開示されている。
成されたメモリアレイと周辺回路を有するダイナミック
メモリ装置の基板へバイアスを供給するための回路例が
開示されている。この回路はメモリスタンバイモードに
おいて基板バイアスを供給するための低電力発振器およ
びポンプを含んでいる。メモリが活動的な時に基板バイ
アスを供給するための高電力ポンプおよび発振器が含ま
れている。また、メモリが活動的であって、また基板電
圧レベルがプリセットレベルよりも高くなった時に基板
バイアスを供給するためのブースタ発振器およびポンプ
もまた含まれている。ダイナミックメモリ装置がその上
に形成されている基板の電圧レベルを制御するための方
法もまた開示されている。
【００１２】本発明のその他の目的、利点、特徴は、当
業者にとっては、本発明の例として取り上げられた本発
明の実施例についての図面を参照した詳細な説明から明
らかとなるであろう。
業者にとっては、本発明の例として取り上げられた本発
明の実施例についての図面を参照した詳細な説明から明
らかとなるであろう。
【００１３】
【実施例】ここで、本発明の実施例の１例と本発明を含
むメモリチップについて説明する。図１は、１６ＭＢ
ＤＲＡＭと呼ばれる１６メガビットダナミックランダム
アクセスメモリチップを示す。チップ寸法は約３２５×
６６０ｍｍである。このチップは４個のメモリアレイ四
半分区分に分割されている。各メモリアレイ四半分区分
は４メガビットを含んでいる。１個の４ＭＢメモリアレ
イ四半分区分は１６個のメモリブロックを含む。各メモ
リブロックは２５６キロビットを含む。コラムデコーダ
が、それらに対応するメモリアレイ四半分区分に隣接す
るチップの垂直軸に沿って配置されている。ローデコー
ダが、それらに対応するメモリアレイ四半分区分に隣接
するチップの水平軸に沿って配置されている。入出力バ
ッファやタイミングおよび制御回路のような装置を含む
周辺回路がチップの水平軸および垂直軸の両方に沿って
中央部に位置している。ボンディングパッドがチップの
水平軸に沿って中央部に位置している。
むメモリチップについて説明する。図１は、１６ＭＢ
ＤＲＡＭと呼ばれる１６メガビットダナミックランダム
アクセスメモリチップを示す。チップ寸法は約３２５×
６６０ｍｍである。このチップは４個のメモリアレイ四
半分区分に分割されている。各メモリアレイ四半分区分
は４メガビットを含んでいる。１個の４ＭＢメモリアレ
イ四半分区分は１６個のメモリブロックを含む。各メモ
リブロックは２５６キロビットを含む。コラムデコーダ
が、それらに対応するメモリアレイ四半分区分に隣接す
るチップの垂直軸に沿って配置されている。ローデコー
ダが、それらに対応するメモリアレイ四半分区分に隣接
するチップの水平軸に沿って配置されている。入出力バ
ッファやタイミングおよび制御回路のような装置を含む
周辺回路がチップの水平軸および垂直軸の両方に沿って
中央部に位置している。ボンディングパッドがチップの
水平軸に沿って中央部に位置している。
【００１４】図２はこの装置の実装／ピン出力を示す平
面図である。チップは中央でボンディングされており、
薄い樹脂製で小さい外形のＪ字形のパッケージ中にカプ
セル封じされている。他の特徴の中でも、このＤＲＡＭ
はＸ１またはＸ４装置のいずれかにボンディングによっ
てプログラム可能であるという特徴を有する。Ｘ１およ
びＸ４の動作モードの両方に対してのピン構成を示して
いる。
面図である。チップは中央でボンディングされており、
薄い樹脂製で小さい外形のＪ字形のパッケージ中にカプ
セル封じされている。他の特徴の中でも、このＤＲＡＭ
はＸ１またはＸ４装置のいずれかにボンディングによっ
てプログラム可能であるという特徴を有する。Ｘ１およ
びＸ４の動作モードの両方に対してのピン構成を示して
いる。
【００１５】図３は、封止樹脂を透明なものとしてカプ
セル封じしたチップの三次元的外観を示す図である。図
示されたピン構成はＸ４オプションに対応するものであ
る。このＴＳＯＪパッケージは中央ボンディング（ＬＯ
ＣＣＢ）型のリードオーバチップ（ｌｅａｄ ｏｖｅｒ
ｔｉｐ）である。基本的に、チップはリードフィンガ
の下側に位置している。ポリイミドのテープがチップを
リードフィンガへつないでいる。金線がリードフィンガ
からチップの中央ボンディングパッドへワイヤボンディ
ングパッドされている。
セル封じしたチップの三次元的外観を示す図である。図
示されたピン構成はＸ４オプションに対応するものであ
る。このＴＳＯＪパッケージは中央ボンディング（ＬＯ
ＣＣＢ）型のリードオーバチップ（ｌｅａｄ ｏｖｅｒ
ｔｉｐ）である。基本的に、チップはリードフィンガ
の下側に位置している。ポリイミドのテープがチップを
リードフィンガへつないでいる。金線がリードフィンガ
からチップの中央ボンディングパッドへワイヤボンディ
ングパッドされている。
【００１６】図４はパッケージ方式の組み上げ外観図で
あり、図５は実装された装置の断面図である。図６はボ
ンディングパッドの名称とシーケンスを示す図である。
Ｘ１およびＸ４オプションに対する両方のシーケンスを
示している。ＥＸＴ ＢＬＲはインハウス（ｉｎ−ｈｏ
ｕｓｅ）だけのためのパッドである。ボンディングパッ
ド４および２５に対して示されたようなブラケットはこ
れがボンディングパッドオプションであることを示して
いる。
あり、図５は実装された装置の断面図である。図６はボ
ンディングパッドの名称とシーケンスを示す図である。
Ｘ１およびＸ４オプションに対する両方のシーケンスを
示している。ＥＸＴ ＢＬＲはインハウス（ｉｎ−ｈｏ
ｕｓｅ）だけのためのパッドである。ボンディングパッ
ド４および２５に対して示されたようなブラケットはこ
れがボンディングパッドオプションであることを示して
いる。
【００１７】図１の１６ＭＢ ＤＲＡＭの一般的特性は
次のようなことである。この装置は典型的には５ボルト
の外部ＶＤＤを受け取っている。同一チップ上の内部電
圧レギュレータが、電力消費とチャネルホットキャリア
効果を減らすために、メモリアレイへ３．３ボルトで電
力を供給し、４．０ボルトで周辺回路へ電力を供給して
いる。基板は−２ボルトにバイアスされている。この構
成はボンディングによるプログラムが可能なＸ１／Ｘ４
である。Ｘ１またはＸ４のオプションは、製造段階で、
Ｘ１装置に対してはボンディングパッド２５（図６）と
ＶＳＳとの間にボンディングワイヤを配置することによ
って、またＸ４装置に対してはこのボンディングワイヤ
を省略することによって、選ぶことができる。１０個の
オプションに対する結果のピン出力が図２に示されてい
る。ボンディングワイヤをボンディングパッド２５とリ
ードフレームのＶＳＳバス３（図３）との間に設けるこ
とができる。
次のようなことである。この装置は典型的には５ボルト
の外部ＶＤＤを受け取っている。同一チップ上の内部電
圧レギュレータが、電力消費とチャネルホットキャリア
効果を減らすために、メモリアレイへ３．３ボルトで電
力を供給し、４．０ボルトで周辺回路へ電力を供給して
いる。基板は−２ボルトにバイアスされている。この構
成はボンディングによるプログラムが可能なＸ１／Ｘ４
である。Ｘ１またはＸ４のオプションは、製造段階で、
Ｘ１装置に対してはボンディングパッド２５（図６）と
ＶＳＳとの間にボンディングワイヤを配置することによ
って、またＸ４装置に対してはこのボンディングワイヤ
を省略することによって、選ぶことができる。１０個の
オプションに対する結果のピン出力が図２に示されてい
る。ボンディングワイヤをボンディングパッド２５とリ
ードフレームのＶＳＳバス３（図３）との間に設けるこ
とができる。
【００１８】エンハーンスト・ページ・モード（ｅｎｈ
ａｎｃｅｄ ｐａｇｅ ｍｏｄｅ）が好適なオプション
であり、それはビット毎書き込み（データマスク）動作
に対する金属マスクによってプログラム可能なオプショ
ンを備えている。
ａｎｃｅｄ ｐａｇｅ ｍｏｄｅ）が好適なオプション
であり、それはビット毎書き込み（データマスク）動作
に対する金属マスクによってプログラム可能なオプショ
ンを備えている。
【００１９】リフレッシュ方式に関する好適オプション
は６４ｍｓで４０９６サイクルである。しかし、このＤ
ＲＡＭは、ボンディングによって２０４８サイクルリフ
レッシュをプログラム可能である。オプションの選択
は、Ｘ２またはＸ４オプション選択に用いられたのと類
似の方法で達成できる。関連するボンディングパッドは
４であり、２Ｋリフレッシュに対してＶＳＳへボンディ
ングされ、そうでなければ４Ｋリフレッシュオプション
が実行される。
は６４ｍｓで４０９６サイクルである。しかし、このＤ
ＲＡＭは、ボンディングによって２０４８サイクルリフ
レッシュをプログラム可能である。オプションの選択
は、Ｘ２またはＸ４オプション選択に用いられたのと類
似の方法で達成できる。関連するボンディングパッドは
４であり、２Ｋリフレッシュに対してＶＳＳへボンディ
ングされ、そうでなければ４Ｋリフレッシュオプション
が実行される。
【００２０】ＤＲＡＭは数多くのテスト用設計の特徴を
有している。テストモードエントリー１は、モードデー
タ比較を備えた１６Ｘ内部並列テストのためのアドレス
キイなしＷＣＢＲを通してである。テストモードエント
リー２は、その後にだけのアドレスキイと過電圧を備え
たＷＣＢＲである（Ａ１１に８ボルト）。テストモード
から抜け出すことは、任意のリフレッシュサイクル（Ｃ
ＢＲまたはＲＡＳオンリー）によって発生する。テスト
モードエントリー１は工業標準の１６Ｘ並列テストであ
る。このテストは１ＭＢおよび４ＭＢのＤＲＡＭにおい
て用いられているのと類似のものであるが、８ビットの
代わりに１６ビットが同時比較される。有効なアドレス
キイはＡ０、Ａ１、Ａ２、Ａ６である。テストモードエ
ントリー２は数多くのテストを含んでいる。データ比較
を備えた３２Ｘ並列テストとデータ比較を備えた１６Ｘ
並列テストが含まれている。異なる並列テストに対して
は異なる１６進数アドレスがキイとなる。ストレージセ
ルストレステストおよびＶＤＤマージンテストが、Ｐチ
ャネル装置を経て外部ＶＤＤから内部ＶＡＲＹおよびＶ
ＰＥＲＩ装置電源ラインへの接続を許容する。その他の
テストとして、冗長サイン（ｓｉｇｎａｔｕｒｅ）テス
ト、ロー冗長ロールコール（ｒｏｌｌ ｃａｌｌ）テス
ト、コラム冗長ロールコールテスト、ワードラインリー
ク検出テスト、クリア同時発生テスト、ノーマルモード
へのリセットが含まれる。このＤＲＡＭはまた、それが
テストモードに留まっているかどうかを示すテスト有効
確認法を含んでいる。
有している。テストモードエントリー１は、モードデー
タ比較を備えた１６Ｘ内部並列テストのためのアドレス
キイなしＷＣＢＲを通してである。テストモードエント
リー２は、その後にだけのアドレスキイと過電圧を備え
たＷＣＢＲである（Ａ１１に８ボルト）。テストモード
から抜け出すことは、任意のリフレッシュサイクル（Ｃ
ＢＲまたはＲＡＳオンリー）によって発生する。テスト
モードエントリー１は工業標準の１６Ｘ並列テストであ
る。このテストは１ＭＢおよび４ＭＢのＤＲＡＭにおい
て用いられているのと類似のものであるが、８ビットの
代わりに１６ビットが同時比較される。有効なアドレス
キイはＡ０、Ａ１、Ａ２、Ａ６である。テストモードエ
ントリー２は数多くのテストを含んでいる。データ比較
を備えた３２Ｘ並列テストとデータ比較を備えた１６Ｘ
並列テストが含まれている。異なる並列テストに対して
は異なる１６進数アドレスがキイとなる。ストレージセ
ルストレステストおよびＶＤＤマージンテストが、Ｐチ
ャネル装置を経て外部ＶＤＤから内部ＶＡＲＹおよびＶ
ＰＥＲＩ装置電源ラインへの接続を許容する。その他の
テストとして、冗長サイン（ｓｉｇｎａｔｕｒｅ）テス
ト、ロー冗長ロールコール（ｒｏｌｌ ｃａｌｌ）テス
ト、コラム冗長ロールコールテスト、ワードラインリー
ク検出テスト、クリア同時発生テスト、ノーマルモード
へのリセットが含まれる。このＤＲＡＭはまた、それが
テストモードに留まっているかどうかを示すテスト有効
確認法を含んでいる。
【００２１】分かりやすいようにするため、図１には示
されていないが、ＤＲＡＭは欠陥消去のための冗長特徴
を備えている。それは２５６Ｋのメモリブロック当たり
に４個の冗長ローを有する。これら４個のローは同時に
使用されることができる。冗長ロー当たり３個のデコー
ダがあり、冗長ローデコーダ当たり１１個のローアドレ
スがある。ロー冗長のためにヒューズが使用されてお
り、平均して単一の修正（ｒｅｐａｉｒ）について１０
個のヒューズが溶断する。ロー冗長は、修正を効率よく
可能とするために２段階のプログラム可能な方式を使用
している。四半分区分当たりに１２個の冗長コラムがあ
り、冗長コラム当たりに４個のデコーダがある。デコー
ダ当たりに８個のコラムアドレスと３個のローアドレス
がある。コラム修正に対する合計のヒューズ個数は、単
一の修正当たり平均約１０個のヒューズ溶断である。コ
ラム冗長もまたより効率的な修正を可能とするために、
２段階のプログラム可能な方式を採用している。
されていないが、ＤＲＡＭは欠陥消去のための冗長特徴
を備えている。それは２５６Ｋのメモリブロック当たり
に４個の冗長ローを有する。これら４個のローは同時に
使用されることができる。冗長ロー当たり３個のデコー
ダがあり、冗長ローデコーダ当たり１１個のローアドレ
スがある。ロー冗長のためにヒューズが使用されてお
り、平均して単一の修正（ｒｅｐａｉｒ）について１０
個のヒューズが溶断する。ロー冗長は、修正を効率よく
可能とするために２段階のプログラム可能な方式を使用
している。四半分区分当たりに１２個の冗長コラムがあ
り、冗長コラム当たりに４個のデコーダがある。デコー
ダ当たりに８個のコラムアドレスと３個のローアドレス
がある。コラム修正に対する合計のヒューズ個数は、単
一の修正当たり平均約１０個のヒューズ溶断である。コ
ラム冗長もまたより効率的な修正を可能とするために、
２段階のプログラム可能な方式を採用している。
【００２２】図７はコンデンサセル配置の平面図であ
る。ビットラインはポリ３（ＴｉＳｉ２）ポリサイドで
ある。ビットライン基準は用いられていない。ビットラ
インは雑音抑制のために３本を捻り合わせてある。電源
ライン電圧は約３．３ボルトである。ワードラインは区
分化されたポリ２である。それらは６４ビット毎に金属
２によって縛られている。メモリセルは修正されたトレ
ンチコンデンサ型のもので、米国特許第５，０１７，５
０６号および欧州特許出願第０４１０２８８号に開示さ
れたようなプロセスを用いて形成できる。
る。ビットラインはポリ３（ＴｉＳｉ２）ポリサイドで
ある。ビットライン基準は用いられていない。ビットラ
インは雑音抑制のために３本を捻り合わせてある。電源
ライン電圧は約３．３ボルトである。ワードラインは区
分化されたポリ２である。それらは６４ビット毎に金属
２によって縛られている。メモリセルは修正されたトレ
ンチコンデンサ型のもので、米国特許第５，０１７，５
０６号および欧州特許出願第０４１０２８８号に開示さ
れたようなプロセスを用いて形成できる。
【００２３】これと別の好適なメモリセルは米国特許第
４，９７８，６３４号に開示されたスタックトレンチ
（ｓｔａｃｋｅｄ ｔｒｅｎｃｈ）型のものである。
４，９７８，６３４号に開示されたスタックトレンチ
（ｓｔａｃｋｅｄ ｔｒｅｎｃｈ）型のものである。
【００２４】図７において、各部の寸法は、ビットライ
ンピッチが１．６μｍで、ダブルワードラインピッチが
３．０μｍで、セル寸法は約４．８μｍ2 であり、０．
６μｍ技術を用いて得られている。トレンチ開口部は約
１．１μｍであり、トレンチ深さは約０．６μｍであ
る。誘電体は約６５Åの厚さを持つ窒化物／酸化物であ
る。フィールドプレート分離が用いられている。トラン
ジスタは薄いゲートのものである。図８は修正されたト
レンチコンデンサセルの断面図であり、図９はトレンチ
コンデンサセルの側面図である。
ンピッチが１．６μｍで、ダブルワードラインピッチが
３．０μｍで、セル寸法は約４．８μｍ2 であり、０．
６μｍ技術を用いて得られている。トレンチ開口部は約
１．１μｍであり、トレンチ深さは約０．６μｍであ
る。誘電体は約６５Åの厚さを持つ窒化物／酸化物であ
る。フィールドプレート分離が用いられている。トラン
ジスタは薄いゲートのものである。図８は修正されたト
レンチコンデンサセルの断面図であり、図９はトレンチ
コンデンサセルの側面図である。
【００２５】本発明のこの実施例、１６Ｍ ＤＲＡＭ
（１６メガ）はＰ形の基板上に構築されている。特性改
善のために、基板は更に負のレベルへバイアスされる必
要がある。そのようにすることで、接合の順方向のバイ
アスが避けられ、従って少数キャリアの流れが回避さ
れ、それによってＰ形基板トランジスタの接合容量が低
減化される。しかし、それをあまり負にバイアスして、
トランジスタのしきい値電圧（Ｖｔ）を増大させるよう
にしてもいけない。最適値として選ばれたバイアスレベ
ルは−２ボルトである。
（１６メガ）はＰ形の基板上に構築されている。特性改
善のために、基板は更に負のレベルへバイアスされる必
要がある。そのようにすることで、接合の順方向のバイ
アスが避けられ、従って少数キャリアの流れが回避さ
れ、それによってＰ形基板トランジスタの接合容量が低
減化される。しかし、それをあまり負にバイアスして、
トランジスタのしきい値電圧（Ｖｔ）を増大させるよう
にしてもいけない。最適値として選ばれたバイアスレベ
ルは−２ボルトである。
【００２６】基板をバイアスするについて、１６メガは
３組の発振器およびポンプを使用している。それらは； ａ．低電力発振器及びポンプ、ＬＰＯＳＣおよびＶＢＢ
ＬＰＰ、 ｂ．高電力発振器およびポンプ、ＨＰＯＳＣおよびＶＢ
ＢＨＰＰ、 ｃ．ブースタ発振器およびポンプ、ＢＯＳＣおよびＶＢ
ＢＰＢ、 である。これらの発振器およびポンプは異なるふうに駆
動される。最初はＬＰＯＳＣおよびＶＢＢＬＰＰであ
る。この低電力組はスタンバイモードでの基板バイアス
供給を行う。従って、これは電源投入と同時に駆動さ
れ、装置の電源が切断されるまで稼働状態に留まる。
３組の発振器およびポンプを使用している。それらは； ａ．低電力発振器及びポンプ、ＬＰＯＳＣおよびＶＢＢ
ＬＰＰ、 ｂ．高電力発振器およびポンプ、ＨＰＯＳＣおよびＶＢ
ＢＨＰＰ、 ｃ．ブースタ発振器およびポンプ、ＢＯＳＣおよびＶＢ
ＢＰＢ、 である。これらの発振器およびポンプは異なるふうに駆
動される。最初はＬＰＯＳＣおよびＶＢＢＬＰＰであ
る。この低電力組はスタンバイモードでの基板バイアス
供給を行う。従って、これは電源投入と同時に駆動さ
れ、装置の電源が切断されるまで稼働状態に留まる。
【００２７】次はＨＰＯＳＣおよびＶＢＢＨＰＰであ
る。これらはアクティビティ発振器およびアクティビテ
ィポンプとしても知られている。その名前が示すよう
に、こらはアクティビティの存在する時にのみ駆動され
る、すなわちページモードの間のようにＲＡＳ＿が活動
的な低レベルになる時に駆動される。これは活動的サイ
クル中にＶＢＢレベルを一定に保つように第１のポンプ
ＶＢＢＬＰＰをサポートする。
る。これらはアクティビティ発振器およびアクティビテ
ィポンプとしても知られている。その名前が示すよう
に、こらはアクティビティの存在する時にのみ駆動され
る、すなわちページモードの間のようにＲＡＳ＿が活動
的な低レベルになる時に駆動される。これは活動的サイ
クル中にＶＢＢレベルを一定に保つように第１のポンプ
ＶＢＢＬＰＰをサポートする。
【００２８】最後がＢＯＳＣおよびＶＢＢＰＢである。
これは電源投入時にＶＢＢを必要なレベルにまで高速に
充電する。更にこれは、ＶＢＢレベルが−１ボルトより
も正になった時にはいつでも駆動される緊急ポンプとし
ても働く。通常の状態ではＢＯＳＣおよびＶＢＢＰＢは
オフ状態にある。
これは電源投入時にＶＢＢを必要なレベルにまで高速に
充電する。更にこれは、ＶＢＢレベルが−１ボルトより
も正になった時にはいつでも駆動される緊急ポンプとし
ても働く。通常の状態ではＢＯＳＣおよびＶＢＢＰＢは
オフ状態にある。
【００２９】装置の電源投入時に、ＶＢＢはそれの−
２．０ボルトレベルへポンプダウンされる；この間にＶ
ＰＥＲＩ（ＤＲＡＭセルアレイへアクセスする回路用の
電源）が確立すると共に、ＲＩＤが高レベルとなり、制
御論理回路中のすべてのＲ／Ｓラッチをリセットする。
このことによって制御論理回路のための知られた開始点
状態が確立する。またＶＢＢがポンプダウンされるに伴
い、それはＶＢＢＤＥＴ回路によって監視され、それの
必要なレベルに到達するとＶＢＢＤＥＴ回路によって発
せられた信号、ＶＢＳ＿がＲＩＤをリセットする。これ
によって制御ラッチが解放され、基本的な電源投入シー
ケンスが完了し、装置はそれの任意のメモリサイクルを
開始することをイネーブルされることになる。
２．０ボルトレベルへポンプダウンされる；この間にＶ
ＰＥＲＩ（ＤＲＡＭセルアレイへアクセスする回路用の
電源）が確立すると共に、ＲＩＤが高レベルとなり、制
御論理回路中のすべてのＲ／Ｓラッチをリセットする。
このことによって制御論理回路のための知られた開始点
状態が確立する。またＶＢＢがポンプダウンされるに伴
い、それはＶＢＢＤＥＴ回路によって監視され、それの
必要なレベルに到達するとＶＢＢＤＥＴ回路によって発
せられた信号、ＶＢＳ＿がＲＩＤをリセットする。これ
によって制御ラッチが解放され、基本的な電源投入シー
ケンスが完了し、装置はそれの任意のメモリサイクルを
開始することをイネーブルされることになる。
【００３０】ＶＢＢ回路にはプローブパッドＥＸＴＯＤ
Ｓが設けられている。このパッドを強制的に論理‘１’
とすることによって、それは３個の発振器すべてをディ
スエーブルさせることができる。従って、それは間接的
にＶＢＢポンプをディスエーブルさせる。このようにす
ることで、それは基板電圧が必要なレベルにまで決して
下らないということを意味する。従って、この装置は常
にプリセット状態にあることになる。これを避けるため
に、活動的論理状態‘１’のＥＸＴＯＤＳはまたは一定
のまたは約２−５μｓの時間遅れで装置をそれのプリセ
ット状態から強制的に脱出させることを行う。
Ｓが設けられている。このパッドを強制的に論理‘１’
とすることによって、それは３個の発振器すべてをディ
スエーブルさせることができる。従って、それは間接的
にＶＢＢポンプをディスエーブルさせる。このようにす
ることで、それは基板電圧が必要なレベルにまで決して
下らないということを意味する。従って、この装置は常
にプリセット状態にあることになる。これを避けるため
に、活動的論理状態‘１’のＥＸＴＯＤＳはまたは一定
のまたは約２−５μｓの時間遅れで装置をそれのプリセ
ット状態から強制的に脱出させることを行う。
【００３１】図１０はＶＢＢ発生の一般的なフロー図と
タイミング図である。図１１はＶＢＢ発生器システムの
ブロック図である。付録Ｉは基板の特性データを含んで
いる。
タイミング図である。図１１はＶＢＢ発生器システムの
ブロック図である。付録Ｉは基板の特性データを含んで
いる。
【００３２】ＬＰＯＳＣ −低電力発振器 −図１２に模式図 この発振器は低電力ポンプまたはスタンバイＶＢＢポン
プを駆動する矩形波信号を発生する。５個のインバータ
のループが用いられて約１μｓのサイクル時間の１ＭＨ
ｚ信号を供給している。これらのインバータはプログラ
ム可能な寸法を持つＰチャネルおよびＮチャネルトラン
ジスタで設計されている。これによって、必要な時には
インバータのＷ／Ｌ比を制御することで望みのサイクル
時間を達成して発振周波数を調節できる。結果の波形は
ゆっくりした立ち上がりおよび立ち下がり時間を有す
る。この信号を矩形波へ変換するために、ループの出力
すなわちノードＮ５へ３個の修正されたインバータがつ
ながれている。これらのインバータは信号を増幅し、矩
形波が得られるまで立ち上がり及び立ち下がり時間を増
大させる。
プを駆動する矩形波信号を発生する。５個のインバータ
のループが用いられて約１μｓのサイクル時間の１ＭＨ
ｚ信号を供給している。これらのインバータはプログラ
ム可能な寸法を持つＰチャネルおよびＮチャネルトラン
ジスタで設計されている。これによって、必要な時には
インバータのＷ／Ｌ比を制御することで望みのサイクル
時間を達成して発振周波数を調節できる。結果の波形は
ゆっくりした立ち上がりおよび立ち下がり時間を有す
る。この信号を矩形波へ変換するために、ループの出力
すなわちノードＮ５へ３個の修正されたインバータがつ
ながれている。これらのインバータは信号を増幅し、矩
形波が得られるまで立ち上がり及び立ち下がり時間を増
大させる。
【００３３】発振信号はプローブパッドＥＸＴＯＤＳへ
高レベル信号を注入することによって禁止できる。これ
によってインバータループが遮断され、ノードＮ５を強
制的に低電位へ設定することになる。従って、出力ＬＰ
ＯＳＣは強制的に低レベルにされ、静的な出力となる。
高レベル信号を注入することによって禁止できる。これ
によってインバータループが遮断され、ノードＮ５を強
制的に低電位へ設定することになる。従って、出力ＬＰ
ＯＳＣは強制的に低レベルにされ、静的な出力となる。
【００３４】２つの出力、ＬＰＯＳＣとＰＢＯＳＣとが
ある。ＬＰＯＳＣはＶＢＢポンプのために使用され、Ｐ
ＢＯＳＣは装置の各種部品に対するブート（ｂｏｏｔ）
信号として使用される。
ある。ＬＰＯＳＣはＶＢＢポンプのために使用され、Ｐ
ＢＯＳＣは装置の各種部品に対するブート（ｂｏｏｔ）
信号として使用される。
【００３５】最後に、トランジスタＭＮ１１とＭＮ１６
とは他のインバータとは寸法が異なっていることを指摘
しておく。これは電源投入時に出力が中間レベルに固定
される状態を回避するためである。このことは５個のイ
ンバータのループ中の１つのインバータの直流伝達曲線
を変更することで達成される。
とは他のインバータとは寸法が異なっていることを指摘
しておく。これは電源投入時に出力が中間レベルに固定
される状態を回避するためである。このことは５個のイ
ンバータのループ中の１つのインバータの直流伝達曲線
を変更することで達成される。
【００３６】ＶＢＢＬＰＰ −ＶＢＢ低電力ポンプ −図１３に模式図 これはＶＢＢスタンバイポンプである。これは２つのＰ
チャネルコンデンサＰＭ１とＰＭ４を有し、ダイオード
の形につながれた２つのＰチャネルトランジスタＭＰ３
とＭＰ６を有し、２つのプルダウンＰチャネルトランジ
スタＭＰ２とＭＰ５を有する。動作はノードＮ３とＮ４
へ位相の（１８０度）異なる２つのクロックを発生させ
ることによって達成される。上述の２つのクロックは、
低電力発振器出力ＬＰＯＳＣから、それをＸＤＥＬ２Ａ
とＸＤＥＬ２Ｂからの遅延信号でゲートトリガすること
によって発生する。
チャネルコンデンサＰＭ１とＰＭ４を有し、ダイオード
の形につながれた２つのＰチャネルトランジスタＭＰ３
とＭＰ６を有し、２つのプルダウンＰチャネルトランジ
スタＭＰ２とＭＰ５を有する。動作はノードＮ３とＮ４
へ位相の（１８０度）異なる２つのクロックを発生させ
ることによって達成される。上述の２つのクロックは、
低電力発振器出力ＬＰＯＳＣから、それをＸＤＥＬ２Ａ
とＸＤＥＬ２Ｂからの遅延信号でゲートトリガすること
によって発生する。
【００３７】Ｎ３で高レベル、Ｎ４で低レベルの状態か
ら出発する第１の位相において、零電位を仮定すると、
ＰチャネルコンデンサＭＰ１はスタートアップトランジ
スタＭＰ８を経て少し充電される。瞬間的にＮ１は上昇
し、ＭＰ８トランジスタのＶtpへ戻って落ちつく。これ
により、ＰチャネルトランジスタＭＰ１中に電荷、Ｏmp
l ＝Ｃmpil（ＶＰＥＲＩ−２／Ｖtp／）が生ずる。Ｎ３
が低下し、Ｎ４が上昇すると、Ｎ１が負へ振られてそれ
と共にＭＰ３のゲートとドレインが低下する。これによ
って、この時点でＶＢＢは零と仮定されているのでポン
プダイオードＭＰ３がターンオンし、基板から正の電荷
を外へくみ出す。このことは、Ｎ３がＭＰ１を充電した
のと同じようにＰチャネルコンデンサＭＰ４を強制的に
充電する；但しＭＰ４はＭＰ８経由でなくＭＰ７を経て
充電される。ポンプのノードの電圧が確立されると、Ｎ
１とＮ２はＶＳＳと約−（ＶＰＥＲＩ−／Ｖtp／）の負
レベルとの間で振動し始める。このことはＯmp4 ＝（Ｖ
ＰＥＲＩ−／Ｖtp／）のようなより多くの電荷がＭＰ４
上に充電されることを許容する。Ｎ２が負になってＭＰ
２をターンオンする場合にも同じような現象が発生し、
ＭＰ１中にＯmp1 ＝（ＶＰＥＲＩ−／Ｖtp／）の電荷が
蓄積することが許容される。結局、コンデンサはＭＰ７
とＭＰ８の代わりにＭＰ２とＭＰ５を経由して充電され
る。注意すべきことは、基板電圧ＶＢＢは−（ＶＰＥＲ
Ｉ−２／Ｖtp／）または−（ＶＰＥＲＩ−／Ｖtmp1／−
／Ｖtmp3／）という近似的なレベルへ到達するであろう
ということである。このようにして、ＶＰＥＲＩ＝４ボ
ルト、Ｖtp＝−１．０ボルトに対して、ＶＢＢは−２．
０ボルトとなるであろう。ＶＢＢがこの値へ到達すると
ポンプダイオードＭＰ３とＭＰ６は停止し、ポンピング
電荷は流れを止める。
ら出発する第１の位相において、零電位を仮定すると、
ＰチャネルコンデンサＭＰ１はスタートアップトランジ
スタＭＰ８を経て少し充電される。瞬間的にＮ１は上昇
し、ＭＰ８トランジスタのＶtpへ戻って落ちつく。これ
により、ＰチャネルトランジスタＭＰ１中に電荷、Ｏmp
l ＝Ｃmpil（ＶＰＥＲＩ−２／Ｖtp／）が生ずる。Ｎ３
が低下し、Ｎ４が上昇すると、Ｎ１が負へ振られてそれ
と共にＭＰ３のゲートとドレインが低下する。これによ
って、この時点でＶＢＢは零と仮定されているのでポン
プダイオードＭＰ３がターンオンし、基板から正の電荷
を外へくみ出す。このことは、Ｎ３がＭＰ１を充電した
のと同じようにＰチャネルコンデンサＭＰ４を強制的に
充電する；但しＭＰ４はＭＰ８経由でなくＭＰ７を経て
充電される。ポンプのノードの電圧が確立されると、Ｎ
１とＮ２はＶＳＳと約−（ＶＰＥＲＩ−／Ｖtp／）の負
レベルとの間で振動し始める。このことはＯmp4 ＝（Ｖ
ＰＥＲＩ−／Ｖtp／）のようなより多くの電荷がＭＰ４
上に充電されることを許容する。Ｎ２が負になってＭＰ
２をターンオンする場合にも同じような現象が発生し、
ＭＰ１中にＯmp1 ＝（ＶＰＥＲＩ−／Ｖtp／）の電荷が
蓄積することが許容される。結局、コンデンサはＭＰ７
とＭＰ８の代わりにＭＰ２とＭＰ５を経由して充電され
る。注意すべきことは、基板電圧ＶＢＢは−（ＶＰＥＲ
Ｉ−２／Ｖtp／）または−（ＶＰＥＲＩ−／Ｖtmp1／−
／Ｖtmp3／）という近似的なレベルへ到達するであろう
ということである。このようにして、ＶＰＥＲＩ＝４ボ
ルト、Ｖtp＝−１．０ボルトに対して、ＶＢＢは−２．
０ボルトとなるであろう。ＶＢＢがこの値へ到達すると
ポンプダイオードＭＰ３とＭＰ６は停止し、ポンピング
電荷は流れを止める。
【００３８】ＨＰＯＳＣ −高電力発振器 ＢＯＳＣ −ブースタ発振器 −図１４および図１６に模式図 これら２つの発振器は同じ設計のものである。違いは、
ＨＰＯＳＣがＶＰＥＲＩを電源として利用しているのに
対して、ＢＯＳＣが外部電圧ＶＤＤ（ＶＥＸＴ）を電源
として利用していることである。これらの発振器は３Ｍ
Ｈｚの矩形波を供給する。
ＨＰＯＳＣがＶＰＥＲＩを電源として利用しているのに
対して、ＢＯＳＣが外部電圧ＶＤＤ（ＶＥＸＴ）を電源
として利用していることである。これらの発振器は３Ｍ
Ｈｚの矩形波を供給する。
【００３９】両回路とも期間ループ中に７個のインバー
タをつないでリングオシレータを構成するように設計さ
れている。１つのステージが異なる伝達比率を有してい
るため、このオシレータは電源が供給されると自動的に
始動するようになっている。各ステージは発振周波数を
いくらか調節できるようにプログラム可能なトランジス
タ寸法を有している。
タをつないでリングオシレータを構成するように設計さ
れている。１つのステージが異なる伝達比率を有してい
るため、このオシレータは電源が供給されると自動的に
始動するようになっている。各ステージは発振周波数を
いくらか調節できるようにプログラム可能なトランジス
タ寸法を有している。
【００４０】ＨＰＯＳＣへは（ＲＡＳから取り出され
た）ＲＬ１＿がゲートとして与えられ、従ってそれはＲ
ＡＳ＿が低レベル時のみ活動的となり、短いメモリサイ
クルにおいては１回サイクリングし、ＲＡＳ＿が拡張さ
れた時間間隔に亘って低レベルに保持されるページモー
ドサイクルにおいては複数回サイクリングする。ＨＰＯ
ＳＣは第１のバイアス発生器の対応する発振器よりも高
速に動作するように構成されており、従ってより大電力
の需要に応じることができる。ＢＯＳＣはＶＢＢ検出器
回路ＶＢＢＤＥＴによって制御されるＶＢＳ＿でゲート
を与えられてオン、オフされる。すなわち、ＶＢＢが十
分でない時にはＶＢＳ＿が低レベルであり、ＢＯＳＣが
駆動される。ＢＯＳＣはブースタポンプＶＢＢＰＢを駆
動し、それが電源投入時の基板のバイアスを発生する。
た）ＲＬ１＿がゲートとして与えられ、従ってそれはＲ
ＡＳ＿が低レベル時のみ活動的となり、短いメモリサイ
クルにおいては１回サイクリングし、ＲＡＳ＿が拡張さ
れた時間間隔に亘って低レベルに保持されるページモー
ドサイクルにおいては複数回サイクリングする。ＨＰＯ
ＳＣは第１のバイアス発生器の対応する発振器よりも高
速に動作するように構成されており、従ってより大電力
の需要に応じることができる。ＢＯＳＣはＶＢＢ検出器
回路ＶＢＢＤＥＴによって制御されるＶＢＳ＿でゲート
を与えられてオン、オフされる。すなわち、ＶＢＢが十
分でない時にはＶＢＳ＿が低レベルであり、ＢＯＳＣが
駆動される。ＢＯＳＣはブースタポンプＶＢＢＰＢを駆
動し、それが電源投入時の基板のバイアスを発生する。
【００４１】ＬＰＯＳＣの場合と同じように、外部から
供給される信号ＥＸＴＯＤＳを用いて発振器ＨＰＯＳＣ
とＢＯＳＣをディスエーブルさせることができ、従って
基板バイアスが外部から与えられることになっていれば
それらのポンプを間接的にディスエーブルさせることが
できる。
供給される信号ＥＸＴＯＤＳを用いて発振器ＨＰＯＳＣ
とＢＯＳＣをディスエーブルさせることができ、従って
基板バイアスが外部から与えられることになっていれば
それらのポンプを間接的にディスエーブルさせることが
できる。
【００４２】ＶＢＢＨＰＰ −ＶＢＢ高電力ポンプ ＶＢＢＰＢ −ＶＢＢブースタポンプ −図１５と図１７に模式図 ＶＢＢＨＰＰはアクティブサイクルが存在する時のみ、
すなわちＲＬ１＿が低レベルの時にのみ駆動されるポン
プである。ブースタポンプＶＢＢＰＢはＶＢＢレベルが
不十分な時に駆動される。両ポンプはそれらの発振器Ｈ
ＰＯＳＣとＢＯＳＣの駆動によって制御される。第２の
発振器（ＶＢＢＨＰＰ）のポンプは第１のそれよりも大
きい出力トランジスタを備えた形で作製され、より高電
力容量を供給する。
すなわちＲＬ１＿が低レベルの時にのみ駆動されるポン
プである。ブースタポンプＶＢＢＰＢはＶＢＢレベルが
不十分な時に駆動される。両ポンプはそれらの発振器Ｈ
ＰＯＳＣとＢＯＳＣの駆動によって制御される。第２の
発振器（ＶＢＢＨＰＰ）のポンプは第１のそれよりも大
きい出力トランジスタを備えた形で作製され、より高電
力容量を供給する。
【００４３】これらの２つのポンプはＬＰＯＳＣと正確
に同じように動作する。すなわち、それらはノードＮ３
とＮ４に位相のずれた２つのクロックを必要とする。そ
れらのクロックは２つの位相ポンプ動作を制御する。
に同じように動作する。すなわち、それらはノードＮ３
とＮ４に位相のずれた２つのクロックを必要とする。そ
れらのクロックは２つの位相ポンプ動作を制御する。
【００４４】両ポンプは同じであるが、それらが異なる
電圧レベルを供給されていることは注目すべきであろ
う。ＶＢＢＨＰＰへは４．０ボルトに調整されたＶＰＥ
ＲＩが供給され、一方ＶＢＢＰＢへは外部ＶＤＤから通
常５．０ボルトのＶＥＸＴが直接供給されている。この
ように、２つのポンプの駆動容量は異なっている。
電圧レベルを供給されていることは注目すべきであろ
う。ＶＢＢＨＰＰへは４．０ボルトに調整されたＶＰＥ
ＲＩが供給され、一方ＶＢＢＰＢへは外部ＶＤＤから通
常５．０ボルトのＶＥＸＴが直接供給されている。この
ように、２つのポンプの駆動容量は異なっている。
【００４５】ＶＢＢＨＰＰによって駆動できる最大の可
能なＶＢＢレベルは： ＝ＶＳＳ−（ＶＰＥＲＩ−２Ｖｔ） ＝０ボルト−（４ボルト−２Ｖｔ）；ＭＰＳ，ＭＰ４，
ＭＰ５，ＭＰ６のＶｔを１．０ボルトとした。 ＝−２ボルト ；ＶＰＥＲＩは４ボル
トに制御されている。 ＶＢＢＰＢによって駆動できる最大の可能なＶＢＢレベ
ルは： ＝ＶＳＳ−（ＶＥＸＴ−２Ｖｔ） ＝０ボルト−（５ボルト−２（１．０））；ＭＰ３，Ｍ
Ｐ４，ＭＰ５，ＭＰ６のＶｔを１．０ボルトとした。 ＝−３ボルト ；公称外部電圧を５ボ
ルトとした。 このように、通常の条件下で、外部電源を５ボルトとし
た場合、ＶＢＢＰＢはＶＢＢＨＰＰと比較してより大き
い駆動容量を持っている。
能なＶＢＢレベルは： ＝ＶＳＳ−（ＶＰＥＲＩ−２Ｖｔ） ＝０ボルト−（４ボルト−２Ｖｔ）；ＭＰＳ，ＭＰ４，
ＭＰ５，ＭＰ６のＶｔを１．０ボルトとした。 ＝−２ボルト ；ＶＰＥＲＩは４ボル
トに制御されている。 ＶＢＢＰＢによって駆動できる最大の可能なＶＢＢレベ
ルは： ＝ＶＳＳ−（ＶＥＸＴ−２Ｖｔ） ＝０ボルト−（５ボルト−２（１．０））；ＭＰ３，Ｍ
Ｐ４，ＭＰ５，ＭＰ６のＶｔを１．０ボルトとした。 ＝−３ボルト ；公称外部電圧を５ボ
ルトとした。 このように、通常の条件下で、外部電源を５ボルトとし
た場合、ＶＢＢＰＢはＶＢＢＨＰＰと比較してより大き
い駆動容量を持っている。
【００４６】ＶＢＢＤＥＴ −ＶＢＢ検出器 −図１８に模式図 ＶＢＢＤＥＴはＶＢＢレベルを検出し、ブースタ発振器
に対してスイッチオンおよびオフすべき時点を信号で伝
える。この回路はＭＰ１のゲート電位を制御するため
の、直列接続されたトランジスタＭＰ３からＭＰ７とＭ
Ｎ６からＭＮ１２とを有する。この電位発生器はＭＰ１
を通してほとんど一定な電流を発生し、そうすることに
よってノードＮ１は基板電圧よりも常に４Ｖｔ高くなっ
ている。この４ＶｔはトランジスタＭＰ８からＭＰ１１
に付随している。ＭＰ１のゲートでの電圧制御は供給電
源および温度の変化の広い範囲に亘って有効である。
に対してスイッチオンおよびオフすべき時点を信号で伝
える。この回路はＭＰ１のゲート電位を制御するため
の、直列接続されたトランジスタＭＰ３からＭＰ７とＭ
Ｎ６からＭＮ１２とを有する。この電位発生器はＭＰ１
を通してほとんど一定な電流を発生し、そうすることに
よってノードＮ１は基板電圧よりも常に４Ｖｔ高くなっ
ている。この４ＶｔはトランジスタＭＰ８からＭＰ１１
に付随している。ＭＰ１のゲートでの電圧制御は供給電
源および温度の変化の広い範囲に亘って有効である。
【００４７】電源投入時に、ノードＮ１とＮ３は外部電
圧に追随する。このことはトランジスタＭＰ１、ＭＰ２
とＰチャネルコンデンサＭＰ１２とＭＰ１３を経て達成
される。供給電圧が上昇すると、電圧レギュレータトラ
ンジスタＭＰ３からＭＰ７とＭＮ６からＭＮ１２はター
ンオンし始め、ＭＮ１６へゲート電圧を供給する。この
ことは、Ｎ３がＮ１より２Ｖｔだけ低い状態で、ＭＮ１
４とＭＮ１５が活動的なソースフォロワー（ｓｏｕｒｃ
ｅ ｆｏｌｌｏｗｅｒ）となることを許容する。ＭＮ１
６がターンオンすると、Ｎ３は低下し始め、それがＮ１
の制御下に入るまで低下する。高レベルＶＢＢがまだ零
であるため、Ｎ１は５．０ボルトでＮ３は３．０ボルト
近くになる。これはハイレイション（ｈｉｇｈ ｒａｔ
ｉｏｎ）インバータＩＶ１の出力であるノードＮ４を強
制的に零とするのに十分な電圧である。ノードＮ４にお
ける論理レベル“０”は、ＢＯＳＣに対して電源投入時
に発振を続けさせるように信号を与えることと等価であ
る。ＩＶ１の出力であるＮ４は相補的なソースフォロワ
ーであるＭＰ１４とＭＮ１８へ与えられ、それはＩＶ
２、ＭＰ１５、ＭＮ１９で構成される再生検出器を駆動
する。この相補的ソースフォロワーはラッチ検出器への
ＩＶ１の低駆動能力に対してバッファ効果を与えるもの
である。エッジトリガラッチＮＤ３とＮＤ４中へのＢＯ
ＳＣの立ち下がり端の出力、すなわちＮ２１が高レベル
になる時、ＶＢＳ＿はＢＯＳＣをターンオンおよびオフ
させるように決定的に設定される。
圧に追随する。このことはトランジスタＭＰ１、ＭＰ２
とＰチャネルコンデンサＭＰ１２とＭＰ１３を経て達成
される。供給電圧が上昇すると、電圧レギュレータトラ
ンジスタＭＰ３からＭＰ７とＭＮ６からＭＮ１２はター
ンオンし始め、ＭＮ１６へゲート電圧を供給する。この
ことは、Ｎ３がＮ１より２Ｖｔだけ低い状態で、ＭＮ１
４とＭＮ１５が活動的なソースフォロワー（ｓｏｕｒｃ
ｅ ｆｏｌｌｏｗｅｒ）となることを許容する。ＭＮ１
６がターンオンすると、Ｎ３は低下し始め、それがＮ１
の制御下に入るまで低下する。高レベルＶＢＢがまだ零
であるため、Ｎ１は５．０ボルトでＮ３は３．０ボルト
近くになる。これはハイレイション（ｈｉｇｈ ｒａｔ
ｉｏｎ）インバータＩＶ１の出力であるノードＮ４を強
制的に零とするのに十分な電圧である。ノードＮ４にお
ける論理レベル“０”は、ＢＯＳＣに対して電源投入時
に発振を続けさせるように信号を与えることと等価であ
る。ＩＶ１の出力であるＮ４は相補的なソースフォロワ
ーであるＭＰ１４とＭＮ１８へ与えられ、それはＩＶ
２、ＭＰ１５、ＭＮ１９で構成される再生検出器を駆動
する。この相補的ソースフォロワーはラッチ検出器への
ＩＶ１の低駆動能力に対してバッファ効果を与えるもの
である。エッジトリガラッチＮＤ３とＮＤ４中へのＢＯ
ＳＣの立ち下がり端の出力、すなわちＮ２１が高レベル
になる時、ＶＢＳ＿はＢＯＳＣをターンオンおよびオフ
させるように決定的に設定される。
【００４８】Ｎ１とＮ３に戻ると、ＶＢＢがポンプダウ
ンされると、それは結局−２．０ボルトへ達する。この
時点でＮ１はＶＢＢよりも４Ｖｔまたは約＋４．０ボル
ト高くなる。すなわち、Ｎ１は＋２．０ボルト程度とな
り、Ｎ３は約０．０ボルトとなる。Ｎ３における論理
“０”はノードＮ４に論理“１”を引き起こし、それは
ＶＢＳ＿上の高レベルに変換され、ＢＯＳＣをターンオ
フさせる信号となる。Ｎ４が高レベルになるのに応答し
て、再生ラッチ検出器はトリップし、ノードＮ２６を高
レベルへ、ノードＮ５を低レベルへ駆動する。ノードＮ
５はノードＮ６を論理“１”へフリップさせ、それはＭ
Ｎ１３をターンオンさせて、これによって検出器スタッ
ク中の１個のＰチャネルトランジスタを短絡除外し、Ｎ
１を更に約１．０ボルト引き下げる。このことは、ＢＯ
ＳＣをターンオン状態へ戻すためには、ＶＢＢが−２．
０ボルトから−１．０ボルトへ余分の電圧だけ上昇しな
ければならなくする。このように、ＭＮ１３をスイッチ
ングして取り込んだり取り外したりすることによってＶ
ＢＢ検出にヒステリシス現象が生ずる。
ンされると、それは結局−２．０ボルトへ達する。この
時点でＮ１はＶＢＢよりも４Ｖｔまたは約＋４．０ボル
ト高くなる。すなわち、Ｎ１は＋２．０ボルト程度とな
り、Ｎ３は約０．０ボルトとなる。Ｎ３における論理
“０”はノードＮ４に論理“１”を引き起こし、それは
ＶＢＳ＿上の高レベルに変換され、ＢＯＳＣをターンオ
フさせる信号となる。Ｎ４が高レベルになるのに応答し
て、再生ラッチ検出器はトリップし、ノードＮ２６を高
レベルへ、ノードＮ５を低レベルへ駆動する。ノードＮ
５はノードＮ６を論理“１”へフリップさせ、それはＭ
Ｎ１３をターンオンさせて、これによって検出器スタッ
ク中の１個のＰチャネルトランジスタを短絡除外し、Ｎ
１を更に約１．０ボルト引き下げる。このことは、ＢＯ
ＳＣをターンオン状態へ戻すためには、ＶＢＢが−２．
０ボルトから−１．０ボルトへ余分の電圧だけ上昇しな
ければならなくする。このように、ＭＮ１３をスイッチ
ングして取り込んだり取り外したりすることによってＶ
ＢＢ検出にヒステリシス現象が生ずる。
【００４９】以上の説明から明かなように、本発明はス
タンバイモードを有する集積回路装置に用途を見いだ
す。そのような装置の例は、装置が活動状態である時に
比較的高電力容量を持って動作でき、また不活動状態で
ある時やスタンバイ状態の時に比較的低電力容量を持っ
て動作する電源を備えた回路であろう。例えば、スタン
バイモードとは、装置のリーク電流だけを供給されてい
る状態であろう。ＤＲＡＭを使用する場合、スタンバイ
モードは、ローアドレスストローブ（ＲＡＳ）がそれの
不活動状態（高レベル）にあって、メモリアレイそれ自
身への外部からの何のアクセスも期待されていない状態
といえるであろう。
タンバイモードを有する集積回路装置に用途を見いだ
す。そのような装置の例は、装置が活動状態である時に
比較的高電力容量を持って動作でき、また不活動状態で
ある時やスタンバイ状態の時に比較的低電力容量を持っ
て動作する電源を備えた回路であろう。例えば、スタン
バイモードとは、装置のリーク電流だけを供給されてい
る状態であろう。ＤＲＡＭを使用する場合、スタンバイ
モードは、ローアドレスストローブ（ＲＡＳ）がそれの
不活動状態（高レベル）にあって、メモリアレイそれ自
身への外部からの何のアクセスも期待されていない状態
といえるであろう。
【００５０】本発明において、例えば、第２の発振器Ｈ
ＰＯＳＣはＮＯＲゲートＮＲ１を経て作用する信号ＲＬ
１＿（図１４）によって制御されている。図１９から分
かるように、ＲＬ１＿はＲＡＳからクロック回路ＸＴＴ
ＬＣＬＫおよびインバータＩＶ４とＩＶ９を経て取り出
される。
ＰＯＳＣはＮＯＲゲートＮＲ１を経て作用する信号ＲＬ
１＿（図１４）によって制御されている。図１９から分
かるように、ＲＬ１＿はＲＡＳからクロック回路ＸＴＴ
ＬＣＬＫおよびインバータＩＶ４とＩＶ９を経て取り出
される。
【００５１】以上の説明に関して更に以下の項を開示す
る。 （１） 半導体基板中に形成されて、前記基板に対して
バイアスを供給するための回路を有する集積回路装置で
あって、前記バイアスを供給する回路が：前記装置のス
タンバイモードにおいて、基板バイアスを供給する第１
のバイアス発生器、前記装置の活動モードにおいて、基
板バイアスを供給する第２のバイアス発生器、を含んで
いる、集積回路装置。
る。 （１） 半導体基板中に形成されて、前記基板に対して
バイアスを供給するための回路を有する集積回路装置で
あって、前記バイアスを供給する回路が：前記装置のス
タンバイモードにおいて、基板バイアスを供給する第１
のバイアス発生器、前記装置の活動モードにおいて、基
板バイアスを供給する第２のバイアス発生器、を含んで
いる、集積回路装置。
【００５２】（２） 第１項の集積回路装置であって、
前記バイアス供給回路が更に、前記装置の活動モードに
おいて基板電圧レベルがプリセットレベルよりも低くな
った時に基板バイアスを供給するための第３のバイアス
発生器を含んでいる、集積回路装置。
前記バイアス供給回路が更に、前記装置の活動モードに
おいて基板電圧レベルがプリセットレベルよりも低くな
った時に基板バイアスを供給するための第３のバイアス
発生器を含んでいる、集積回路装置。
【００５３】（３） 第１項または第２項の集積回路装
置であって、前記基板へバイアスを供給するための前記
回路が、前記基板へ装置トランジスタのＶｔを逆に増大
させるレベルよりは低く、しかし接合リーク電流を避け
るのには十分なバイアスを供給するように調節されるよ
うになっている、集積回路装置。
置であって、前記基板へバイアスを供給するための前記
回路が、前記基板へ装置トランジスタのＶｔを逆に増大
させるレベルよりは低く、しかし接合リーク電流を避け
るのには十分なバイアスを供給するように調節されるよ
うになっている、集積回路装置。
【００５４】（４） 第１項から第３項の任意の集積回
路装置であって、前記基板がＰ形基板であって、前記バ
イアス供給回路が約−２ボルトのバイアスレベルを供給
するようになった、集積回路装置。
路装置であって、前記基板がＰ形基板であって、前記バ
イアス供給回路が約−２ボルトのバイアスレベルを供給
するようになった、集積回路装置。
【００５５】（５） 第１項から第４項の任意の集積回
路装置であって、前記第１のバイアス発生器が前記装置
の電源投入によって起動され、装置の電源が取り除かれ
るまではそのまま稼働状態に留まるようになっている、
集積回路装置。
路装置であって、前記第１のバイアス発生器が前記装置
の電源投入によって起動され、装置の電源が取り除かれ
るまではそのまま稼働状態に留まるようになっている、
集積回路装置。
【００５６】（６） 第１項から第５項の任意の集積回
路装置であって、前記バイアス発生器の少なくとも１つ
が発振器とポンプを含んでいる、集積回路装置。
路装置であって、前記バイアス発生器の少なくとも１つ
が発振器とポンプを含んでいる、集積回路装置。
【００５７】（７）第１項から第６項の任意の集積回路
装置であって、前記第１のバイアス発生器が、前記装置
へ電源が供給されている間は連続的に稼働するようにな
った発振器とポンプを含んでいる、集積回路装置。
装置であって、前記第１のバイアス発生器が、前記装置
へ電源が供給されている間は連続的に稼働するようにな
った発振器とポンプを含んでいる、集積回路装置。
【００５８】（８）第１項から第７項の任意の集積回路
装置であって、バイアス発生器が、発振器を駆動して矩
形波を生成させるための手段を含んでいる、集積回路装
置。
装置であって、バイアス発生器が、発振器を駆動して矩
形波を生成させるための手段を含んでいる、集積回路装
置。
【００５９】（９） 第８項の集積回路装置であって、
前記発振器を駆動して矩形波を発生させるための前記手
段が、各々前記矩形波の波形勾配を連続的に急峻化する
ための複数個のステージを含んでいる、集積回路装置。
前記発振器を駆動して矩形波を発生させるための前記手
段が、各々前記矩形波の波形勾配を連続的に急峻化する
ための複数個のステージを含んでいる、集積回路装置。
【００６０】（１０） 第８項または第９項の集積回路
装置であって、前記発振器が前記矩形波信号を供給する
ための複数個のインバータを含んでいる、集積回路装
置。
装置であって、前記発振器が前記矩形波信号を供給する
ための複数個のインバータを含んでいる、集積回路装
置。
【００６１】（１１） 第１項から第１０項の任意の集
積回路装置であって、ダイナミックメモリを含み、前記
第２の発振器とポンプが、前記メモリのＲＡＳ制御入力
が活動的な低レベルへ変化する時に基板バイアスを供給
するようになった、集積回路装置。
積回路装置であって、ダイナミックメモリを含み、前記
第２の発振器とポンプが、前記メモリのＲＡＳ制御入力
が活動的な低レベルへ変化する時に基板バイアスを供給
するようになった、集積回路装置。
【００６２】（１２） 第１項から第１２項の任意の集
積回路装置であって、前記第１の発振器が比較的低電力
型のものであり、前記第２の発振器が比較的高電力型の
ものである、集積回路装置。
積回路装置であって、前記第１の発振器が比較的低電力
型のものであり、前記第２の発振器が比較的高電力型の
ものである、集積回路装置。
【００６３】（１３） 第２項または第３項から第１２
項の内で第２項に従属する任意の集積回路装置であっ
て、前記第３のバイアス発生器が前記第２のバイアス発
生器よりも高い駆動能力を有している、集積回路装置。
項の内で第２項に従属する任意の集積回路装置であっ
て、前記第３のバイアス発生器が前記第２のバイアス発
生器よりも高い駆動能力を有している、集積回路装置。
【００６４】（１４） 集積回路装置が形成されている
基板の電圧レベルを制御するための方法であって、前記
装置のスタンバイモードにおいて、基板バイアスを供給
するための低電力発振器およびポンプを設けること、前
記装置の活動モードにおいて基板バイアスを供給するた
めの高電力発振器およびポンプを設け、また前記装置が
前記活動モードにあって更に基板電圧レベルがプリセッ
トレベルよりも大きくなった時に基板バイアスを供給す
るためのブースタ発振器およびポンプを設けること、の
工程を含んでいる、方法。
基板の電圧レベルを制御するための方法であって、前記
装置のスタンバイモードにおいて、基板バイアスを供給
するための低電力発振器およびポンプを設けること、前
記装置の活動モードにおいて基板バイアスを供給するた
めの高電力発振器およびポンプを設け、また前記装置が
前記活動モードにあって更に基板電圧レベルがプリセッ
トレベルよりも大きくなった時に基板バイアスを供給す
るためのブースタ発振器およびポンプを設けること、の
工程を含んでいる、方法。
【００６５】（１５） 第１４項の基板電圧を制御する
ための方法であって、更に前記回路を調節して、前記基
板に対して、装置トランジスタのＶｔを逆に増大させる
レベルよりは低く、また接合のリーク電流を回避するの
には十分高いバイアスレベルを供給するようにさせる工
程を含む方法。
ための方法であって、更に前記回路を調節して、前記基
板に対して、装置トランジスタのＶｔを逆に増大させる
レベルよりは低く、また接合のリーク電流を回避するの
には十分高いバイアスレベルを供給するようにさせる工
程を含む方法。
【００６６】（１６） メモリアレイと周辺回路を半導
体基板中に形成されて有するダイナミックメモリ装置の
基板に対してバイアスを供給するための回路が開示され
ている。本回路はメモリスタンバイモードにおいて基板
バイアスを供給するための第１のポンプと発振器を含ん
でいる。メモリが活動的である時に基板バイアスを供給
するための第２の電力ポンプと発振器が含まれている。
メモリが活動的であり、また基板電圧レベルがプリセッ
トレベルよりも高くなった時に基板バイアスを供給する
ためのブースタ発振器とポンプもまた含まれている。そ
の上にダイナミックメモリ装置が形成されている基板の
電圧レベルを制御するための方法もまた開示されてい
る。
体基板中に形成されて有するダイナミックメモリ装置の
基板に対してバイアスを供給するための回路が開示され
ている。本回路はメモリスタンバイモードにおいて基板
バイアスを供給するための第１のポンプと発振器を含ん
でいる。メモリが活動的である時に基板バイアスを供給
するための第２の電力ポンプと発振器が含まれている。
メモリが活動的であり、また基板電圧レベルがプリセッ
トレベルよりも高くなった時に基板バイアスを供給する
ためのブースタ発振器とポンプもまた含まれている。そ
の上にダイナミックメモリ装置が形成されている基板の
電圧レベルを制御するための方法もまた開示されてい
る。
【００６７】付録Ｉは基板特性データを示す。基板ポン
プ特性データは基板ポンプ回路形成のためのタイミング
と電力を示している。
プ特性データは基板ポンプ回路形成のためのタイミング
と電力を示している。
【表１】
【表２】
【図１】本発明の実施例を採用した１６ＭＢダイナミッ
クランダムアクセスメモリチップを示す、ブロックシス
テムレベル図。
クランダムアクセスメモリチップを示す、ブロックシス
テムレベル図。
【図２】実装されたメモリチップのピン構成を示す平面
図。
図。
【図３】実装されたメモリチップの三次元的構造であっ
て、封止材料を透明なものとして示した外観図。
て、封止材料を透明なものとして示した外観図。
【図４】図３の組み上げ外観図。
【図５】図３の断面図。
【図６】メモリチップのボンディングパッド構成を示す
平面図。
平面図。
【図７】メモリアレイの部分を示す平面図。
【図８】メモリアレイの一部分の断面図。
【図９】図８の断面の側面図。
【図１０】基板バイアス電圧ＶＢＢの一般的なフロー
図。
図。
【図１１】回路ＴＬＣＣＡＬＬの供給／駆動およびバイ
アス要素の一般的な構成図。
アス要素の一般的な構成図。
【図１２】低電力発振器回路、ＬＰＯＳＣの回路図。
【図１３】ＶＢＢ低電力ポンプ回路、ＶＢＢＬＰＰの回
路図。
路図。
【図１４】高電力ポンプ回路、ＨＰＯＳＣの回路図。
【図１５】ＶＢＢ高電力ポンプ回路、ＶＢＢＨＰＰの回
路図。
路図。
【図１６】パワーアップブースト発振器回路、ＢＯＳＣ
の回路図。
の回路図。
【図１７】ＶＢＢブースタポンプ回路、ＶＢＢＰＢの回
路図。
路図。
【図１８】ＶＢＢ検出器回路、ＶＢＢＤＥＴの回路図。
【図１９】ＲＣＬ図、すなわち、ロー・クロック・ロジ
ック回路図。
ック回路図。
ＨＰＯＳＣ： 高電力発振器 ＢＯＳＣ： ブースタ発振器 ＶＢＢＨＰＰ： ＶＢＢ高電力ポンプ ＶＢＢＰＢ： ＶＢＢブースタポンプ ＶＢＢＤＥＴ： ＶＢＢ検出器 Ｎ： ノード
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/06 27/108 7210−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｖ (72)発明者 ディー．アール．クライン アメリカ合衆国テキサス州プラノ，ケンブ リッジ ドライブ 805 (72)発明者 ダブリュ．ケイ．ロッホ アメリカ合衆国テキサス州リチャードソ ン，プレイリー クリーク ドライブ ウ エスト 2113 (72)発明者 エィチ．ピー．マックアダムス アメリカ合衆国テキサス州ヒューストン, サウス アイビイ サークル 17158
Claims (2)
- 【請求項１】 半導体基板中に形成されて、前記基板に
対してバイアスを供給するための回路を有する集積回路
装置であって、前記バイアスを供給する回路が：前記装
置のスタンバイモードにおいて、基板バイアスを供給す
る第１のバイアス発生器、 前記装置の活動モードにおいて、基板バイアスを供給す
る第２のバイアス発生器、を含んでいる、集積回路装
置。 - 【請求項２】 集積回路装置が形成されている基板の電
圧レベルを制御するための方法であって、 前記装置のスタンバイモードにおいて、基板バイアスを
供給するための低電力発振器およびポンプを設けるこ
と、 前記装置の活動モードにおいて基板バイアスを供給する
ための高電力発振器およびポンプを設け、また前記装置
が前記活動モードにあって更に基板電圧レベルがプリセ
ットレベルよりも大きくなった時に基板バイアスを供給
するためのブースタ発振器およびポンプを設けること、
の工程を含んでいる、方法。
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|---|---|---|---|
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Publications (2)
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Family
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- 1991-07-31 EP EP91112892A patent/EP0469587B1/en not_active Expired - Lifetime
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