JPH06140926A - Phase comparator circuit - Google Patents
Phase comparator circuitInfo
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- JPH06140926A JPH06140926A JP4308172A JP30817292A JPH06140926A JP H06140926 A JPH06140926 A JP H06140926A JP 4308172 A JP4308172 A JP 4308172A JP 30817292 A JP30817292 A JP 30817292A JP H06140926 A JPH06140926 A JP H06140926A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は位相比較回路に関し、特
に１タイムスロットを２分割し、連続する原符号“１”
に対して“１１”及び“００”が交互に対応し、かつ原
符号“０”に対して“０１”が対応するＣＭＩ（Ｃｏｄ
ｅｄ Ｍａｒｋ Ｉｎｖｅｒｓｉｏｎ）データを送受信
する伝送装置におけるＰＬＬ（位相同期ループ）の位相
比較回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a phase comparison circuit, and in particular, one time slot is divided into two, and continuous original code "1".
CMI (Cod) in which "11" and "00" correspond alternately to each other and "01" corresponds to the original code "0".
The present invention relates to a phase comparison circuit of a PLL (Phase Lock Loop) in a transmission device that transmits and receives ed Mark Inversion (Data).
【０００２】[0002]
【従来の技術】一般に、ＣＭＩデータを送受信する伝送
装置には、ＣＭＩデータからクロック成分を抽出してデ
ータを再生する機能が必要である。クロック成分を抽出
するには、セラミックフィルタを使用する技術がある
が、装置の小型化、低価格化のためにはこの機能を集積
回路内のＰＬＬで実現することが望ましい。2. Description of the Related Art Generally, a transmission device for transmitting and receiving CMI data needs a function of extracting a clock component from the CMI data and reproducing the data. Although there is a technique of using a ceramic filter to extract a clock component, it is desirable to realize this function by a PLL in an integrated circuit in order to reduce the size and cost of the device.
【０００３】ＰＬＬは周知の如く位相比較回路、ループ
フィルタ、ＶＣＯ（電圧制御発振器）で構成されてい
る。従来、このＰＬＬにおける位相比較回路では原符号
“０”、すなわちＣＭＩデータの“０１”のエッジ情報
から位相同期を行っている。そのため、原符号“１”す
なわちＣＭＩデータの“００”あるいは“１１“の受信
確率が高くなるとループ利得が減少し、ジッタが増加す
る要因となっていた。As is well known, the PLL is composed of a phase comparison circuit, a loop filter, and a VCO (voltage controlled oscillator). Conventionally, the phase comparison circuit in this PLL performs phase synchronization from the original code "0", that is, the edge information of "01" of the CMI data. Therefore, if the reception probability of the original code "1", that is, "00" or "11" of the CMI data becomes high, the loop gain decreases and the jitter increases.
【０００４】その従来の位相比較回路の構成について図
５及び図６を参照して説明する。図５は従来の位相比較
回路の回路図、図６は図５の位相比較回路の動作を示す
波形図である。図において、ＦＦ（フリップフロップ）
４は、Ｄ型ＦＦによりＴ型ＦＦを構成したものであり、
電圧制御発振器の出力クロックＶＣＯ ＣＬＫを２分周
した出力ｄを送出するものである。The structure of the conventional phase comparison circuit will be described with reference to FIGS. FIG. 5 is a circuit diagram of a conventional phase comparison circuit, and FIG. 6 is a waveform diagram showing the operation of the phase comparison circuit of FIG. In the figure, FF (flip-flop)
4 is a T-type FF composed of a D-type FF,
An output d obtained by dividing the output clock VCO CLK of the voltage controlled oscillator by 2 is transmitted.
【０００５】エッジ検出回路５はＣＭＩデータの立上り
及び立下りのタイミングにパルス出力ｅを発生させる回
路である。The edge detection circuit 5 is a circuit for generating a pulse output e at the rising and falling timings of CMI data.
【０００６】ＦＦ６はＤ型ＦＦであり、ＦＦ４の反転Ｑ
出力を、そのＤ端子の入力とし、エッジ検出回路５の出
力を、そのＣ端子の入力としている。FF6 is a D-type FF, and the inverted Q of FF4
The output is the input of the D terminal, and the output of the edge detection circuit 5 is the input of the C terminal.
【０００７】ＥｘＯＲ（排他的論理和）ゲート７はＦＦ
４及び６の両Ｑ出力の排他的論理和をとり、本位相比較
器の出力とする回路である。The ExOR (exclusive OR) gate 7 is an FF
This is a circuit that takes the exclusive OR of both Q outputs of 4 and 6 and uses them as the output of this phase comparator.
【０００８】一方、図６において、入力されるＣＭＩデ
ータの値は“０１”，“０１”，“００”，“１１”，
“００”，“１１”，“００”，“１１”となってい
る。出力ｄはＦＦ４のＱ出力であり、ＶＣＯ ＣＬＫを
２分周したものである。パルス出力ｅはエッジ検出回路
の出力であり、ＣＭＩデータの立上り及び立下りのタイ
ミングを検出したものである。出力ｆはＦＦ６のＱ出力
であり、ＦＦ４の反転Ｑ出力をパルス出力ｅのタイミン
グで読直したものである。そして、位相比較出力７０は
ＦＦ４の出力ｄとＦＦ６の出力ｆとの排他的論理和をＥ
ｘＯＲゲート７でとったものである。On the other hand, in FIG. 6, the values of the input CMI data are "01", "01", "00", "11",
It is "00", "11", "00", "11". The output d is the Q output of the FF4, which is the VCO CLK divided by two. The pulse output e is an output of the edge detection circuit, and detects the rising and falling timings of the CMI data. The output f is the Q output of the FF 6, and the inverted Q output of the FF 4 is read again at the timing of the pulse output e. Then, the phase comparison output 70 calculates the exclusive OR of the output d of the FF4 and the output f of the FF6 by E.
It is taken by the xOR gate 7.
【０００９】上述した従来の位相比較回路では、ＣＭＩ
データに“００”，“１１”が連続すると、エッジ検出
回路５の出力ｅはＶＣＯ ＣＬＫの２分の１の周期とな
る。それゆえ、ＦＦ６は２分周クロックたる出力ｄの
“１”を常に読込むため、出力ｆは“１”が連続する波
形となる。このとき、出力ｆ及びｄの両波形の排他的論
理和をとった位相比較回路７の出力７０には出力ｄの波
形が現われている。出力ｆはＣＭＩデータの位相情報を
表し、出力ｄはＶＣＯ ＣＬＫの位相情報を表している
から、ＣＭＩデータに“００”，“１１”が連続すると
きは、ＣＭＩデータの位相情報が出力されないことにな
る。In the conventional phase comparison circuit described above, the CMI
When "00" and "11" are consecutive in the data, the output e of the edge detection circuit 5 has a cycle of 1/2 of VCO CLK. Therefore, the FF 6 always reads "1" of the output d, which is a clock divided by two, and the output f has a waveform in which "1" continues. At this time, the waveform of the output d appears at the output 70 of the phase comparison circuit 7, which is the exclusive OR of the waveforms of the outputs f and d. Since the output f represents the phase information of the CMI data and the output d represents the phase information of the VCO CLK, the phase information of the CMI data should not be output when "00" and "11" are consecutive in the CMI data. become.
【００１０】従って、この位相比較回路をＰＬＬに採用
すると、ＣＭＩデータに“００”、“１１”が連続する
状態になるとジッタを発生し、また長く連続したときは
同期がはずれてしまうという欠点がある。Therefore, if this phase comparison circuit is used for a PLL, there is a drawback that jitter is generated when CMI data is in a state where "00" and "11" are continuous, and synchronization is lost when it is continuous for a long time. is there.
【００１１】このジッタや同期はずれを防止する方策と
して、特開平３―７６４４６号公報に記載されている技
術がある。これは、上述した“００”，“１１”の連続
状態、すなわちパルスの歯抜け状態に起因する抽出クロ
ックの周波数低下分を見こしてその分だけ位相同期回路
内の中心発振周波数を予め高めに設定しておくものであ
る。As a measure for preventing this jitter and loss of synchronization, there is a technique described in Japanese Patent Laid-Open No. 3-76446. This is because the frequency drop of the extracted clock caused by the above-mentioned continuous state of “00” and “11”, that is, the missing tooth state of the pulse is found, and the central oscillation frequency in the phase locked loop is increased by that amount in advance. It is to be set.
【００１２】また、簡単な回路でＣＭＩデータの誤り監
視や同期抽出を行う方策として、特開昭６０―８６９５
２号公報に記載されている技術がある。これは、ＣＭＩ
データからクロックを抽出し、そのクロックによって動
作するシフトレジスタ及びその出力をデコードするデコ
ーダにより、ＣＭＩデータの誤りを検出したり、ＣＭＩ
データに同期したタイミング信号を得るものである。Further, as a measure for error monitoring and synchronization extraction of CMI data with a simple circuit, Japanese Patent Laid-Open No. 60-8695.
There is a technique described in Japanese Patent No. This is CMI
A CMI data error is detected or a CMI data error is detected by a shift register that operates according to the clock and a decoder that decodes its output.
A timing signal synchronized with the data is obtained.
【００１３】[0013]
【発明が解決しようとする課題】しかしながら、前者の
方策である特開平３−７６４４６号公報に開示の技術で
は、ＣＭＩデータ符号の平均歯抜け率に相応する分だけ
初期偏差として通常値より高めに設定しておくものであ
り、実際の歯抜け率が平均値と大きく異なる場合には、
依然としてジッタや同期はずれが生じるという欠点があ
る。However, in the technique disclosed in Japanese Unexamined Patent Publication No. 3-76446, which is the former measure, the initial deviation is made higher than the normal value by an amount corresponding to the average tooth loss rate of the CMI data code. This is set in advance, and if the actual tooth loss rate is significantly different from the average value,
It still has the drawback of causing jitter and loss of synchronization.
【００１４】また、後者の方策である特開昭６０−８６
９５２号公報に開示の技術では、ＣＭＩデータからクロ
ックを正しく抽出していることが前提となっているた
め、上述した“００”、“１１”の連続状態が長くなる
とクロックを正しく抽出できず、やはりジッタや同期は
ずれが生じるという欠点がある。Further, the latter method is disclosed in Japanese Patent Laid-Open No. 60-86.
In the technique disclosed in Japanese Patent No. 952, it is premised that the clock is correctly extracted from the CMI data. Therefore, if the continuous state of "00" and "11" described above becomes long, the clock cannot be correctly extracted. After all, there is a drawback that jitter and synchronization loss occur.
【００１５】このように、従来技術においては、ＣＭＩ
データに“１１”と“００”とが交互に連続して出現す
るとジッタや同期はずれが生じるという欠点があった。As described above, in the prior art, the CMI
When "11" and "00" appear alternately in the data, there is a drawback that jitter or synchronization loss occurs.
【００１６】本発明はこのような従来技術の欠点を解決
するためになされたものであり、その目的は原符号
“１”が連続した場合に生じるＣＭＩデータの“１
１”，“００”の連続状態が発生してもＣＭＩデータの
位相情報を得ることのできる位相比較回路を提供するこ
とである。The present invention has been made to solve the above-mentioned drawbacks of the prior art, and its purpose is to provide "1" of CMI data generated when the original code "1" is continuous.
It is an object of the present invention to provide a phase comparison circuit that can obtain phase information of CMI data even when a continuous state of 1 ”and“ 00 ”occurs.
【００１７】[0017]
【課題を解決するための手段】上述した従来技術の欠点
を解決するため、本発明による位相比較回路は、電圧制
御発振器と共にＰＬＬを構成し、１タイムスロットを２
分割して原符号“０”に対して“０１”が対応し、かつ
連続する原符号“１”に対して“１１”と“００”とが
交互に対応するＣＭＩデータの位相状態と前記電圧制御
発振器の出力クロックの位相状態とを比較する位相比較
回路であって、前記出力クロックを２分周する分周手段
と、前記原符号“１”の連続状態を検出する検出手段
と、この検出結果に応じて前記クロックと前記分周手段
の出力とを択一的に送出する選択手段とを有することを
特徴としている。In order to solve the above-mentioned drawbacks of the prior art, the phase comparison circuit according to the present invention constitutes a PLL together with a voltage controlled oscillator, and one time slot is divided into two.
The phase state of the CMI data corresponding to the original code “0” that is divided and “11” and “00” alternately corresponding to the continuous original code “1” and the voltage. A phase comparison circuit for comparing a phase state of an output clock of a controlled oscillator, the frequency dividing means for dividing the output clock by two, a detecting means for detecting a continuous state of the original code "1", and this detecting means. It is characterized in that it has selection means for selectively sending out the clock and the output of the frequency division means according to the result.
【００１８】[0018]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例による位相比較回
路の構成を示すブロック図であり、図５と同等部分は同
一符号により示されている。Embodiments of the present invention will now be described with reference to the drawings. 1 is a block diagram showing a configuration of a phase comparison circuit according to an embodiment of the present invention, and the same portions as those in FIG. 5 are designated by the same reference numerals.
【００１９】図において、本実施例の位相比較回路は、
入力される原符号（ＣＭＩデータを得るための元となる
ディジタル符号）“１”の連続状態を検出する“１”検
出回路２と、ＶＣＯ ＣＬＫを２分周するＦＦ１と、
“１”検出回路２の検出結果に応じてＶＣＯ ＣＬＫと
ＦＦ４の出力とを択一的に送出する２―１セレクタ３と
が従来の回路（図５）に追加された構成である。なお、
８はインバータである。In the figure, the phase comparison circuit of this embodiment is
A "1" detection circuit 2 that detects a continuous state of an input original code (a digital code that is a source for obtaining CMI data) "1", and an FF1 that divides VCO CLK by two.
This is a configuration in which a 2-1 selector 3 that selectively sends out the VCO CLK and the output of the FF 4 according to the detection result of the "1" detection circuit 2 is added to the conventional circuit (FIG. 5). In addition,
Reference numeral 8 is an inverter.
【００２０】ＦＦ１は、その反転Ｑ端子の出力をＤ端子
に帰還してＴ型ＦＦと同等の機能を実現し、Ｃ端子に入
力されているＶＣＯ ＣＬＫを２分周するものである。The FF1 feeds back the output of the inverted Q terminal to the D terminal to realize a function equivalent to that of the T-type FF, and divides the VCO CLK input to the C terminal by two.
【００２１】“１”検出回路２は、原符号“１”の連続
状態、すなわちＣＭＩデータの“１１”及び“００”の
連続状態を検出するものである。その内部構成は後述す
る。The "1" detection circuit 2 detects the continuous state of the original code "1", that is, the continuous state of CMI data "11" and "00". The internal structure will be described later.
【００２２】２―１セレクタ３は、“１”検出回路２に
おいて原符号“１”の連続状態が検出されたときはＦＦ
１の反転Ｑ出力を送出し、原符号“１”の連続状態が検
出されないときはＶＣＯ ＣＬＫを送出するように選択
動作をするものである。The 2-1 selector 3 is an FF when the "1" detection circuit 2 detects a continuous state of the original code "1".
The selection operation is performed so that the inverted Q output of 1 is transmitted, and VCO CLK is transmitted when the continuous state of the original code "1" is not detected.
【００２３】ＦＦ４は、その反転Ｑ端子の出力をＤ端子
に帰還して、そのＣ端子に入力されている２―１セレク
タ３の選択出力を２分周するものである。The FF4 feeds back the output of the inverted Q terminal to the D terminal and divides the selected output of the 2-1 selector 3 input to the C terminal by two.
【００２４】エッジ検出回路５は、従来の回路（図５）
と同様に、ＣＭＩデータの波形の立上り及び立下りから
インパルスの出力ｅを送出するものである。The edge detection circuit 5 is a conventional circuit (FIG. 5).
Similarly to the above, the impulse output e is sent from the rising and falling edges of the CMI data waveform.
【００２５】ＦＦ６は、ＦＦ４の反転Ｑ出力を、エッジ
検出回路５の出力をクロックとして保持するものであ
る。The FF6 holds the inverted Q output of the FF4 using the output of the edge detection circuit 5 as a clock.
【００２６】ＥｘＯＲゲート７は、ＦＦ４及び６の両出
力の排他的論理和をとり、一致すれば“０”を出力し、
不一致であれば“１”を出力するものである。The ExOR gate 7 takes the exclusive OR of the outputs of the FFs 4 and 6, and outputs "0" if they match,
If they do not match, "1" is output.
【００２７】つまり、かかる構成によれば、原符号
“１”が連続したときＶＣＯ ＣＬＫを２分周し、この
２分周後のクロックを用いることにより、常にＣＭＩデ
ータの位相情報を得ることができるのである。That is, according to such a configuration, when the original code "1" continues, the VCO CLK is divided by two, and the clock after the division by two is used, so that the phase information of the CMI data can always be obtained. You can do it.
【００２８】ここで、図１中の“１”検出回路２の内部
構成例について図面を参照して説明する。図３は図１中
の“１”検出回路２の一構成例を示すブロック図であ
り、図１と同等部分は同一符号により示されている。Here, an example of the internal configuration of the "1" detection circuit 2 in FIG. 1 will be described with reference to the drawings. FIG. 3 is a block diagram showing a configuration example of the “1” detection circuit 2 in FIG. 1, and the same portions as those in FIG. 1 are designated by the same reference numerals.
【００２９】図において、“１”検出回路２は、シフト
レジスタを構成してＣＭＩデータを順次保持するＤ型Ｆ
Ｆ２１〜２３及び２７と、このシフトレジスタの各段の
出力からＣＭＩデータの“１１”及び“００”の連続状
態を検知する論理回路を構成するアンドゲート２４及び
２５並びにオアゲート２６とを含んで構成されている。
ＦＦ２１は、ＶＣＯ ＣＬＫの立上りタイミングでＣＭ
Ｉデータを保持し、ＦＦ２２、２３及び２７は出力ａの
立上りタイミングでＤ入力端子のデータを保持する。In the figure, a "1" detection circuit 2 is a D-type F which constitutes a shift register and sequentially holds CMI data.
F21 to 23 and 27, and AND gates 24 and 25 and an OR gate 26 that form a logic circuit that detects the continuous state of "11" and "00" of CMI data from the output of each stage of this shift register. Has been done.
FF21 is CM at the rising timing of VCO CLK.
The I data is held, and the FFs 22, 23 and 27 hold the data of the D input terminal at the rising timing of the output a.
【００３０】かかる構成において、原符号“１”が連続
すると、ＣＭＩデータの値は“１１”及び“００”を交
互に繰返す。すると、ＦＦ２２及び２３については、い
ずれか一方のＱ出力と他方の反転Ｑ出力とが共に“１”
になり、アンドゲート２４及び２５の出力が交互に
“１”になる。よって、オアゲート２６を介してＦＦ２
７には常に“１”が入力されることになる。すなわち、
ＣＭＩデータに符号“１”が連続するかぎり、ＦＦ２７
の出力ｂは“１”になるのである。In such a structure, when the original code "1" continues, the value of the CMI data repeats "11" and "00" alternately. Then, as for the FFs 22 and 23, the Q output of either one and the inverted Q output of the other are both “1”.
And the outputs of the AND gates 24 and 25 are alternately set to "1". Therefore, FF2 is transmitted through the OR gate 26.
"1" is always input to 7. That is,
As long as the code "1" continues in the CMI data, FF27
The output b of "1" becomes "1".
【００３１】以上の動作について図４のタイムチャート
を参照して説明する。図には、図６と同様のＣＭＩデー
タ、ＶＣＯ ＣＬＫ、出力ａ、出力ｂの他に、各ＦＦや
アンドゲート等の出力２１０〜２６０が示されている。The above operation will be described with reference to the time chart of FIG. In the figure, in addition to the CMI data, VCO CLK, output a, and output b similar to those in FIG. 6, outputs 210 to 260 such as FFs and AND gates are shown.
【００３２】図において、入力されるＣＭＩデータは、
ＶＣＯ ＣＬＫの立上りタイミングで順次ＦＦ２１に保
持されるため、図示の如く出力２１０が変化する。In the figure, the input CMI data is
Since it is held in the FF 21 sequentially at the rising timing of VCO CLK, the output 210 changes as shown.
【００３３】ここで、原符号“０”、すなわちＣＭＩデ
ータの“０１”である場合は、ＦＦ２２の出力２２０と
ＦＦ２３の出力２３０とが共に“１”であるためアンド
ゲート２４及び２５の出力は共に“０”のままである。When the original code is "0", that is, the CMI data is "01", the outputs 220 of the FF 22 and 230 are both "1", and the outputs of the AND gates 24 and 25 are Both remain “0”.
【００３４】ところが、原符号“１”、すなわちＣＭＩ
データの“００”及び“１１”を繰返す状態である場合
は、ＦＦ２２の出力２２０とＦＦ２３の出力２３０とが
交互に“１”になるためアンドゲート２４及び２５にお
ける論理が成立し、両出力２４０及び２５０は交互に
“１”になる。これにより、オアゲート２６の出力２６
０は、ＣＭＩデータが“００”及び“１１”を繰返すか
ぎり“１”のままである。したがって、ＦＦ２７の出
力、すなわち本回路の出力ｂは“１”になる。 以上に
より、“１”検出回路２は、ＣＭＩデータの値が２回連
続して原符号“１”である場合には“１”を送出するこ
とがわかる。なお、より多数回連続した場合に“１”を
送出するように構成するためには、“１”検出回路内の
シフトレジスタの段数を増加すれば良い。However, the original code "1", that is, CMI
When the data “00” and “11” are repeated, the output 220 of the FF 22 and the output 230 of the FF 23 are alternately set to “1” so that the logics in the AND gates 24 and 25 are established and both outputs 240 And 250 are alternately "1". As a result, the output 26 of the OR gate 26
0 remains “1” as long as the CMI data repeats “00” and “11”. Therefore, the output of the FF 27, that is, the output b of this circuit becomes "1". From the above, it can be seen that the "1" detection circuit 2 sends out "1" when the value of the CMI data is the original code "1" twice consecutively. It should be noted that, in order to configure so that "1" is transmitted when the number of consecutive times is larger, the number of stages of shift registers in the "1" detection circuit may be increased.
【００３５】次に、かかる構成とされた“１”検出回路
を含む本実施例の位相比較回路の動作について図２を参
照して説明する。Next, the operation of the phase comparison circuit of this embodiment including the "1" detection circuit having the above configuration will be described with reference to FIG.
【００３６】図２において、図１の位相比較回路に入力
されるＣＭＩデータは、図６と同様に“０１”，“０
１”，“００”，“１１”，“００”，“１１”，“０
０”，“１１”となっている。図中の出力ａの波形はＦ
Ｆ１によるＶＣＯ ＣＬＫの分周クロックである。ここ
で、“１”検出回路２における検出パタン数を説明のた
めに、仮に、連続２回とする。この条件での“１”検出
回路２の検出結果が出力ｂである。この出力ｂの波形
は、ＣＭＩデータが“００”となり、その後“１１”か
ら“００”に変化したとき、すなわち符号“１”が２回
連続したとき“１”なる。また、出力ｃは２−１セレク
タ３の出力であり、出力ｂが“０”のときＶＣＯ ＣＬ
Ｋを選択し、“１”のとき出力ａを選択して送出してい
る。さらに、出力ｄはＦＦ４によって出力ｃを分周した
波形である。ＦＦ６がエッジ検出回路５の出力ｅでこの
ＦＦ４の反転出力Ｑを読直したのが出力ｆである。In FIG. 2, the CMI data input to the phase comparison circuit of FIG. 1 is "01", "0" as in FIG.
1 ”,“ 00 ”,“ 11 ”,“ 00 ”,“ 11 ”,“ 0 ”
0 ”and“ 11. ”The waveform of the output a in the figure is F
It is a divided clock of VCO CLK by F1. Here, for the sake of explanation, the number of detection patterns in the “1” detection circuit 2 is assumed to be two consecutive times. The detection result of the "1" detection circuit 2 under this condition is the output b. The waveform of this output b becomes "1" when the CMI data becomes "00" and then changes from "11" to "00", that is, when the code "1" is repeated twice. Further, the output c is the output of the 2-1 selector 3, and when the output b is "0", VCO CL
When K is selected and the output is "1", the output a is selected and transmitted. Further, the output d is a waveform obtained by dividing the output c by the FF4. It is the output f that the FF 6 rereads the inverted output Q of the FF 4 with the output e of the edge detection circuit 5.
【００３７】位相比較出力７０は出力ｄと出力ｆとの排
他的論理和をとったＥｘＯＲゲート７の出力である。The phase comparison output 70 is the output of the ExOR gate 7 which is the exclusive OR of the output d and the output f.
【００３８】図において、ＣＭＩデータの位相情報は出
力ｅ、ｆの波形に表われ、またＶＣＯ ＣＬＫの位相情
報は出力ｄの波形に表われている。よって、位相比較出
力７０については、その立上りは出力ｆによるＣＭＩデ
ータの位相情報から得られ、その立下りは出力ｄによる
ＶＣＯ ＣＬＫの位相情報から得られる。“１”検出回
路２の出力ｂが“１”になると出力ｆにＣＭＩデータの
位相情報が得られる。従ってこの位相比較回路を使用し
たＰＬＬは、入力されるＣＭＩデータが“００”，“１
１”の連続するデータとなっても、ジッタが生じること
はなく、よって同期がはずれずに、安定して動作するの
である。In the figure, the phase information of the CMI data is shown in the waveforms of the outputs e and f, and the phase information of the VCO CLK is shown in the waveform of the output d. Therefore, for the phase comparison output 70, its rising edge is obtained from the phase information of the CMI data by the output f, and its falling edge is obtained from the phase information of the VCO CLK by the output d. When the output b of the "1" detection circuit 2 becomes "1", the phase information of the CMI data is obtained at the output f. Therefore, in the PLL using this phase comparison circuit, the input CMI data is "00", "1".
Even if the data becomes 1 ″ continuous, no jitter occurs, and therefore, the synchronization is not lost, and stable operation is achieved.
【００３９】つまり、ＣＭＩデータが“００”や“１
１”の場合は、、“０１”の場合に比べて繰返し周波数
がみかけ上１／２に変化したことになる。これに鑑み、
本発明では、ＣＭＩデータに対応させて、その位相情報
を変化せしめているのである。これにより、常に、ＣＭ
Ｉデータの位相情報が得られ、本位相比較回路を用いれ
ばＰＬＬが安定して動作するのである。That is, the CMI data is "00" or "1".
In the case of "1", the repetition frequency apparently changed to 1/2 as compared with the case of "01".
In the present invention, the phase information is changed corresponding to the CMI data. As a result, CM is always
The phase information of the I data is obtained, and the PLL operates stably if this phase comparison circuit is used.
【００４０】[0040]
【発明の効果】以上説明したように、本発明は、ＣＭＩ
データから“００”，“１１”の連続状態を検出し、そ
の検出結果に応じてＶＣＯ ＣＬＫ及びその２分周クロ
ックを択一的に送出することにより、“００”，“１
１”が連続してもＣＭＩデータの位相情報を出力でき、
ＣＭＩデータの位相情報とＶＣＯ ＣＬＫの位相情報と
を比較できるため、この位相比較回路を使用したＰＬＬ
はＣＭＩデータに“００”，“１１”が連続しても同期
はずれしないという効果がある。As described above, according to the present invention, the CMI
By detecting a continuous state of "00" and "11" from the data and selectively transmitting VCO CLK and its divided clock by 2 according to the detection result, "00" and "1"
Even if 1 ”continues, phase information of CMI data can be output,
Since the phase information of CMI data and the phase information of VCO CLK can be compared, a PLL using this phase comparison circuit
Has an effect that even if "00" and "11" are consecutive in the CMI data, the synchronization is not lost.
【図１】本発明の実施例による位相比較回路の構成を示
すブロック図である。FIG. 1 is a block diagram showing a configuration of a phase comparison circuit according to an embodiment of the present invention.
【図２】図１の位相比較回路の動作を示す波形図であ
る。FIG. 2 is a waveform diagram showing an operation of the phase comparison circuit of FIG.
【図３】図１中の“１”検出回路の構成例を示すブロッ
ク図である。FIG. 3 is a block diagram showing a configuration example of a “1” detection circuit in FIG.
【図４】図３の“１”検出回路の動作を示す波形図であ
る。FIG. 4 is a waveform diagram showing the operation of the “1” detection circuit of FIG.
【図５】従来の位相比較回路の構成を示すブロック図で
ある。FIG. 5 is a block diagram showing a configuration of a conventional phase comparison circuit.
【図６】図５の位相比較回路の動作を示す波形図であ
る。6 is a waveform chart showing an operation of the phase comparison circuit of FIG.
１、４、６ Ｄ型ＦＦ ２ “１”検出回路 ３ ２―１セレクタ ５ エッジ検出回路 ７ ＥＸＯＲゲート 1, 4, 6 D-type FF 2 “1” detection circuit 3 2-1 selector 5 edge detection circuit 7 EXOR gate
───────────────────────────────────────────────────── フロントページの続き (72)発明者 東野 勝彦 東京都港区西新橋三丁目20番４号 日本電 気エンジニアリング株式会社内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Katsuhiko Higashino 3-20-4 Nishishinbashi, Minato-ku, Tokyo Inside NEC Engineering Co., Ltd.
Claims (3)
１タイムスロットを２分割して原符号“０”に対して
“０１”が対応し、かつ連続する原符号“１”に対して
“１１”と“００”とが交互に対応するＣＭＩデータの
位相状態と前記電圧制御発振器の出力クロックの位相状
態を比較する位相比較回路であって、前記出力クロック
を２分周する分周手段と、前記原符号“１”の連続状態
を検出する検出手段と、この検出結果に応じて前記クロ
ックと前記分周手段の出力とを択一的に送出する選択手
段とを有することを特徴とする位相比較回路。1. A PLL is configured with a voltage controlled oscillator,
One time slot is divided into two, and "01" corresponds to the original code "0", and "11" and "00" alternately correspond to the continuous original code "1". A phase comparison circuit for comparing a phase state with a phase state of an output clock of the voltage controlled oscillator, wherein the frequency dividing means divides the output clock by two and the detecting means detects a continuous state of the original code "1". And a selection means for selectively transmitting the clock and the output of the frequency dividing means according to the detection result.
“１１”及び“００”の連続状態を検出することを特徴
とする請求項１記載の位相比較回路。2. The phase comparison circuit according to claim 1, wherein the detection means detects a continuous state of “11” and “00” of the CMI data.
を順次保持する多段シフトレジスタと、このシフトレジ
スタの各段の出力から前記ＣＭＩデータの“１１”及び
“００”の連続状態を検知する論理回路とを有すること
を特徴とする請求項１記載の位相比較回路。3. The detecting means detects a continuous state of “11” and “00” of the CMI data from a multi-stage shift register which sequentially holds the value of the CMI data and an output of each stage of the shift register. The phase comparison circuit according to claim 1, further comprising a logic circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4308172A JPH0817323B2 (en) | 1992-10-22 | 1992-10-22 | Phase comparison circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4308172A JPH0817323B2 (en) | 1992-10-22 | 1992-10-22 | Phase comparison circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06140926A true JPH06140926A (en) | 1994-05-20 |
| JPH0817323B2 JPH0817323B2 (en) | 1996-02-21 |
Family
ID=17977773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4308172A Expired - Lifetime JPH0817323B2 (en) | 1992-10-22 | 1992-10-22 | Phase comparison circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0817323B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10038880A1 (en) * | 2000-08-09 | 2002-03-07 | Siemens Ag | Phase detector for phase control loop especially for use in a mobile phone base station in which the phase relationship of the digital input signals can be determined independently of the start condition of the phase detector |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0273724A (en) * | 1988-09-08 | 1990-03-13 | Nec Corp | Cmi decoding circuit |
| JPH02200013A (en) * | 1989-01-30 | 1990-08-08 | Anritsu Corp | Cmi block synchronizing circuit |
-
1992
- 1992-10-22 JP JP4308172A patent/JPH0817323B2/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0273724A (en) * | 1988-09-08 | 1990-03-13 | Nec Corp | Cmi decoding circuit |
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| DE10038880C2 (en) * | 2000-08-09 | 2002-06-20 | Siemens Ag | Phase detector for a phase locked loop |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0817323B2 (en) | 1996-02-21 |
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