JPH06140604A - マスタスライス・チップ・セル - Google Patents
マスタスライス・チップ・セルInfo
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- JPH06140604A JPH06140604A JP33060191A JP33060191A JPH06140604A JP H06140604 A JPH06140604 A JP H06140604A JP 33060191 A JP33060191 A JP 33060191A JP 33060191 A JP33060191 A JP 33060191A JP H06140604 A JPH06140604 A JP H06140604A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11801—Masterslice integrated circuits using bipolar technology
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】チップ上の各個々のセルの論理ファミリの選択
により、チップ性能を改善したマスタスライス・チップ
のセル構造を提供する。 【構成】マスタスライス・チップ用のセルにおいて、３
つの別の論理ファミリを提供する。この論理ファミリは
電流源及びエミッタ・フォロア・トランジスタ、キャパ
シタ及びマルチタップ抵抗を含む複数のディスクリート
要素により構成され、各々は対応する接点を介してスタ
ッドに接続される。各セルを配線するための３つのチャ
ネルが規定され、差動カスコード電流スイッチ、ハーフ
電流スイッチ及び電流スイッチ・エミッタ・フォロア論
理を形成する。このセルはまた、論理ファミリ間の変換
器を形成するようにも配線され、マスタスライス・チッ
プはチップ上で３つの論理ファミリのいずれか或いは全
てを構成することができ、総合的なチップ性能を最適化
する。
により、チップ性能を改善したマスタスライス・チップ
のセル構造を提供する。 【構成】マスタスライス・チップ用のセルにおいて、３
つの別の論理ファミリを提供する。この論理ファミリは
電流源及びエミッタ・フォロア・トランジスタ、キャパ
シタ及びマルチタップ抵抗を含む複数のディスクリート
要素により構成され、各々は対応する接点を介してスタ
ッドに接続される。各セルを配線するための３つのチャ
ネルが規定され、差動カスコード電流スイッチ、ハーフ
電流スイッチ及び電流スイッチ・エミッタ・フォロア論
理を形成する。このセルはまた、論理ファミリ間の変換
器を形成するようにも配線され、マスタスライス・チッ
プはチップ上で３つの論理ファミリのいずれか或いは全
てを構成することができ、総合的なチップ性能を最適化
する。
Description
【０００１】
【産業上の利用分野】本発明は一般的にＶＬＳＩチップ
の製造において使用されるマスタスライス・チップに関
する。更に詳しくは、本発明は差動カスコード電流スイ
ッチ、ハーフ電流スイッチ、電流スイッチ・エミッタ・
フォロア論理などを含む複数の論理タイプを提供するマ
スタスライス・チップ・セルに関する。このセルは１つ
の論理タイプから別の論理タイプに変換する変換器回路
を提供する。
の製造において使用されるマスタスライス・チップに関
する。更に詳しくは、本発明は差動カスコード電流スイ
ッチ、ハーフ電流スイッチ、電流スイッチ・エミッタ・
フォロア論理などを含む複数の論理タイプを提供するマ
スタスライス・チップ・セルに関する。このセルは１つ
の論理タイプから別の論理タイプに変換する変換器回路
を提供する。
【０００２】
【従来の技術】様々なＶＬＳＩ半導体素子を生成するた
めのマスタスライス設計のアプローチが従来知られてい
る。多数の同一単位セルを構成する私有化されないマス
タスライス・チップを生成するために、第１の或いは共
通のセットの拡散マスクが使用される。各セルは原始的
な論理要素を形成するために接続される様々な回路要素
を含む。次に、第２のマスク・セットを使用することに
よりマスタスライス・チップの私有化が達成され、各セ
ル内の種々の要素を相互接続し、２つ或いはそれ以上の
セルを一緒に接続するための金属層を形成する。
めのマスタスライス設計のアプローチが従来知られてい
る。多数の同一単位セルを構成する私有化されないマス
タスライス・チップを生成するために、第１の或いは共
通のセットの拡散マスクが使用される。各セルは原始的
な論理要素を形成するために接続される様々な回路要素
を含む。次に、第２のマスク・セットを使用することに
よりマスタスライス・チップの私有化が達成され、各セ
ル内の種々の要素を相互接続し、２つ或いはそれ以上の
セルを一緒に接続するための金属層を形成する。
【０００３】当初は、１つの論理タイプだけを用いたマ
スタスライス・チップが生成された。例えば、米国特許
第４７６０２８９号では、差動カスコード電流スイッチ
（ＤＣＳ）論理において多数の回路を実施するマスタス
ライス・チップを開示している。また、米国特許第４７
４２３８３号では、種々のパワー・レベルにおいて動作
する電界効果トランジスタ・アレイにより形成されるマ
スタスライス・チップのためのセルを開示している。
スタスライス・チップが生成された。例えば、米国特許
第４７６０２８９号では、差動カスコード電流スイッチ
（ＤＣＳ）論理において多数の回路を実施するマスタス
ライス・チップを開示している。また、米国特許第４７
４２３８３号では、種々のパワー・レベルにおいて動作
する電界効果トランジスタ・アレイにより形成されるマ
スタスライス・チップのためのセルを開示している。
【０００４】セル要素の密度を増加するための或いは各
セル内の素子により形成される論理要素の性能を改善す
るための努力は、２つの論理ファミリに属する要素を含
むセル或いはセル・グループを生んだ。例えば、米国特
許第４７３７６４４号では、エミッタ結合論理（ＥＣ
Ｌ）電流スイッチを使用したＤＳＣ論理要素の形成方法
を開示しており、一方、米国特許第４９００９５４号で
は、電流モード論理（ＣＭＬ）とＥＣＬ素子の単一領域
における結合を開示している。
セル内の素子により形成される論理要素の性能を改善す
るための努力は、２つの論理ファミリに属する要素を含
むセル或いはセル・グループを生んだ。例えば、米国特
許第４７３７６４４号では、エミッタ結合論理（ＥＣ
Ｌ）電流スイッチを使用したＤＳＣ論理要素の形成方法
を開示しており、一方、米国特許第４９００９５４号で
は、電流モード論理（ＣＭＬ）とＥＣＬ素子の単一領域
における結合を開示している。
【０００５】
【発明が解決しようとする課題】本発明の第１の目的
は、チップ上の各個々のセルの論理ファミリの選択によ
り、チップ性能を改善したマスタスライス・チップ用の
セル構造を提供することである。本発明は３つの論理フ
ァミリと互換性のあるセル構造を提供し、また１つの論
理ファミリ・タイプから別のタイプに変換するための変
換器も提供する。
は、チップ上の各個々のセルの論理ファミリの選択によ
り、チップ性能を改善したマスタスライス・チップ用の
セル構造を提供することである。本発明は３つの論理フ
ァミリと互換性のあるセル構造を提供し、また１つの論
理ファミリ・タイプから別のタイプに変換するための変
換器も提供する。
【０００６】本発明の別の目的は、セル内のディスクリ
ート要素を接続する際に使用される配線経路を最適化す
るためのセル構造を提供することである。
ート要素を接続する際に使用される配線経路を最適化す
るためのセル構造を提供することである。
【０００７】更に本発明の別の目的は、従来のセル構造
とコスト的に同等でありながら性能を改善したセル構造
を提供することである。
とコスト的に同等でありながら性能を改善したセル構造
を提供することである。
【０００８】
【課題を解決するための手段】本発明におけるこれらの
及びその他の目的はマスタスライス・チップ用のセルに
より提供される。このチップは複数のトランジスタを含
み、各トランジスタはそれぞれが対応する接点に結合さ
れるベース及びエミッタを有し、少なくとも２つのトラ
ンジスタは共通のコレクタと１つのそれに対応する接点
を有する。更に同チップは複数のキャパシタ及び複数の
抵抗を有し、各抵抗は複数の抵抗値を提供するための複
数の接点を有する。配線用に接続ポイントを提供するス
タッドはトランジスタ、キャパシタ及び抵抗の対応する
接点に結合される。水平及び垂直の配線経路を定義する
複数のチャネルがセル上に配置され、選択すべきスタッ
ドを相互に接続することにより論理ファミリの論理要素
を形成する。ハーフ電流スイッチ（ＨＣＳ）論理、差動
カスコード電流スイッチ（ＤＣＳ）論理及び電流スイッ
チ・エミッタ・フォロア（ＣＳＥＦ）論理がセル内にお
いて有効に実施される。
及びその他の目的はマスタスライス・チップ用のセルに
より提供される。このチップは複数のトランジスタを含
み、各トランジスタはそれぞれが対応する接点に結合さ
れるベース及びエミッタを有し、少なくとも２つのトラ
ンジスタは共通のコレクタと１つのそれに対応する接点
を有する。更に同チップは複数のキャパシタ及び複数の
抵抗を有し、各抵抗は複数の抵抗値を提供するための複
数の接点を有する。配線用に接続ポイントを提供するス
タッドはトランジスタ、キャパシタ及び抵抗の対応する
接点に結合される。水平及び垂直の配線経路を定義する
複数のチャネルがセル上に配置され、選択すべきスタッ
ドを相互に接続することにより論理ファミリの論理要素
を形成する。ハーフ電流スイッチ（ＨＣＳ）論理、差動
カスコード電流スイッチ（ＤＣＳ）論理及び電流スイッ
チ・エミッタ・フォロア（ＣＳＥＦ）論理がセル内にお
いて有効に実施される。
【０００９】
【実施例】図１は本発明によるセル１の実施例を示して
おり、マスタスライス・チップを形成する同一セルのア
レイ内に模写されている。セル１は長方形をしておりＴ
−１からＴ−１２までの１２個のトランジスタ、Ｒ−１
からＲ−９の９個の抵抗及びＣ−１とＣ−２の１対のキ
ャパシタで構成されている。セル１の構成要素は左ハー
フセル１０と右ハーフセル２０との間に等分に分割され
ており、抵抗Ｒ−２はハーフセル１０及び２０の両者に
共通となるように配置される。ここでハーフセル１０が
ハーフセル２０の境像であることが望ましい。複数の入
出力（Ｉ／Ｏ）接点がセル１の周辺を囲んでおり、また
単一の基板接点（ＳＣ）も備えられている。
おり、マスタスライス・チップを形成する同一セルのア
レイ内に模写されている。セル１は長方形をしておりＴ
−１からＴ−１２までの１２個のトランジスタ、Ｒ−１
からＲ−９の９個の抵抗及びＣ−１とＣ−２の１対のキ
ャパシタで構成されている。セル１の構成要素は左ハー
フセル１０と右ハーフセル２０との間に等分に分割され
ており、抵抗Ｒ−２はハーフセル１０及び２０の両者に
共通となるように配置される。ここでハーフセル１０が
ハーフセル２０の境像であることが望ましい。複数の入
出力（Ｉ／Ｏ）接点がセル１の周辺を囲んでおり、また
単一の基板接点（ＳＣ）も備えられている。
【００１０】トランジスタＴ−１からＴ−８は入力トラ
ンジスタであり、各トランジスタは図１に示されるよう
に垂直方向に並ぶベース、エミッタ及びコレクタを有し
ている。トランジスタＴ−１からＴ−８のベース、エミ
ッタ及びコレクタはセル１の水平軸に平行にそれぞれ配
列されている。
ンジスタであり、各トランジスタは図１に示されるよう
に垂直方向に並ぶベース、エミッタ及びコレクタを有し
ている。トランジスタＴ−１からＴ−８のベース、エミ
ッタ及びコレクタはセル１の水平軸に平行にそれぞれ配
列されている。
【００１１】トランジスタＴ−９及びＴ−１０はセル１
の両側に配置される電流源トランジスタであり、トラン
ジスタＴ−１からＴ−８と同様に垂直方向に配列され
る。トランジスタＴ−１１及びＴ−１２はエミッタ・フ
ォロア・トランジスタであり、各々はセル１の垂直軸を
境に互いに対向するベース及びエミッタを有する。トラ
ンジスタＴ−１１及びＴ−１２は垂直軸上に配置される
共通のコレクタを共有する。後に詳述するが、トランジ
スタＴ−１からＴ−１２までのベース、エミッタ及びコ
レクタに対応するスタッドは一般的にはそれぞれ文字
Ｂ、文字Ｅ及び文字Ｃで表される。
の両側に配置される電流源トランジスタであり、トラン
ジスタＴ−１からＴ−８と同様に垂直方向に配列され
る。トランジスタＴ−１１及びＴ−１２はエミッタ・フ
ォロア・トランジスタであり、各々はセル１の垂直軸を
境に互いに対向するベース及びエミッタを有する。トラ
ンジスタＴ−１１及びＴ−１２は垂直軸上に配置される
共通のコレクタを共有する。後に詳述するが、トランジ
スタＴ−１からＴ−１２までのベース、エミッタ及びコ
レクタに対応するスタッドは一般的にはそれぞれ文字
Ｂ、文字Ｅ及び文字Ｃで表される。
【００１２】抵抗Ｒ−１からＲ−７はセル１の水平軸に
平行に配置されるマルチタップ抵抗であり、各々は均一
な抵抗特性を有する第１の材料により形成されることが
望ましく、この第１の材料は単位面積当たり４５０オー
ムの抵抗特性を有することが最適である。抵抗Ｒ−８及
びＲ−９は主にＤＣＳ論理回路で使用される抵抗であ
り、均一な抵抗特性を有する第２の材料により形成され
ることが望ましく、この第２の材料は単位面積当たり４
０００オームの抵抗特性を有することが最適である。こ
こでＲ−１からＲ−９の各マルチタップ抵抗は、配線の
際に選択される抵抗上のタップ・ポイントにより少なく
とも３つの異なる抵抗値を提供できることが望ましい。
平行に配置されるマルチタップ抵抗であり、各々は均一
な抵抗特性を有する第１の材料により形成されることが
望ましく、この第１の材料は単位面積当たり４５０オー
ムの抵抗特性を有することが最適である。抵抗Ｒ−８及
びＲ−９は主にＤＣＳ論理回路で使用される抵抗であ
り、均一な抵抗特性を有する第２の材料により形成され
ることが望ましく、この第２の材料は単位面積当たり４
０００オームの抵抗特性を有することが最適である。こ
こでＲ−１からＲ−９の各マルチタップ抵抗は、配線の
際に選択される抵抗上のタップ・ポイントにより少なく
とも３つの異なる抵抗値を提供できることが望ましい。
【００１３】コンデンサＣ−１及びＣ−２は逆バイアス
されるＰ型ポリシリコン−Ｎ型サブコレクタ結合であ
る。Ｐ型ポリシリコンはＰ型ベース材料上に形成され、
その後、後述する接点により覆われ、キャパシタＣ−１
及びＣ−２の分散抵抗を減少することが望ましい。
されるＰ型ポリシリコン−Ｎ型サブコレクタ結合であ
る。Ｐ型ポリシリコンはＰ型ベース材料上に形成され、
その後、後述する接点により覆われ、キャパシタＣ−１
及びＣ−２の分散抵抗を減少することが望ましい。
【００１４】セルの相互接続配線を形成する最大３つま
での金属層のための接続ポイントはＳで記述されるスタ
ッドにより提供され、上述した種々のディスクリート要
素用の接点に結合される。例えば、図１でＲ−８を参照
すると、Ｓ１、Ｓ２及びＳ３の３つのスタッドが抵抗Ｒ
−８上の３つのタップ・ポイントに接続されている。ス
タッドＳ１は抵抗Ｒ−８の左端直上に位置する破線で示
される接点に接続される。一方、スタッドＳ２及びＳ３
は抵抗Ｒ−８のタップ・ポイントからポリシリコン導体
チャネルによりオフセットされている。このチャネルは
セル製造行程中に従来方式によりセル内に配置される。
このようにスタッドＳ２及びＳ３をオフセットさせるこ
とにより、これらのスタッドをセル１内の配線に干渉し
ない領域に配置することが望ましい。同様なスタッドの
オフセットがセル１内の全域にわたり実施され、配線を
最適化する。これについては、更に後で詳細に述べるこ
とにする。
での金属層のための接続ポイントはＳで記述されるスタ
ッドにより提供され、上述した種々のディスクリート要
素用の接点に結合される。例えば、図１でＲ−８を参照
すると、Ｓ１、Ｓ２及びＳ３の３つのスタッドが抵抗Ｒ
−８上の３つのタップ・ポイントに接続されている。ス
タッドＳ１は抵抗Ｒ−８の左端直上に位置する破線で示
される接点に接続される。一方、スタッドＳ２及びＳ３
は抵抗Ｒ−８のタップ・ポイントからポリシリコン導体
チャネルによりオフセットされている。このチャネルは
セル製造行程中に従来方式によりセル内に配置される。
このようにスタッドＳ２及びＳ３をオフセットさせるこ
とにより、これらのスタッドをセル１内の配線に干渉し
ない領域に配置することが望ましい。同様なスタッドの
オフセットがセル１内の全域にわたり実施され、配線を
最適化する。これについては、更に後で詳細に述べるこ
とにする。
【００１５】図２を参照すると、４つのセル１が長方形
のアレイ上に配列されており、互いに第１、第２及び第
３レベルの配線を通じて接続される。水平及び垂直チャ
ネルが規定され、これらを通じて従来方式によって金属
層を設けることにより形成される第１、第２及び第３レ
ベルの配線が達成される。水平配線チャネルは第１及び
第３レベル配線用に使用され、垂直チャネルは第２レベ
ル配線用に使用される。
のアレイ上に配列されており、互いに第１、第２及び第
３レベルの配線を通じて接続される。水平及び垂直チャ
ネルが規定され、これらを通じて従来方式によって金属
層を設けることにより形成される第１、第２及び第３レ
ベルの配線が達成される。水平配線チャネルは第１及び
第３レベル配線用に使用され、垂直チャネルは第２レベ
ル配線用に使用される。
【００１６】３つのトータル的にクリアな水平チャネル
の内の１本は抵抗Ｒ−５及びＲ−７の下方に、また他の
２本はトランジスタＴ−１からＴ−８の上方に位置し、
これらは第１レベルの配線用に提供される。更に、部分
的チャネルが例えば、トランジスタＴ−１からＴ−４と
Ｒ−１との間、Ｒ−１とＲ−４との間、Ｒ−４とＲ−５
との間に提供される。同様の部分的チャネルがハーフセ
ル２０上にも提供される。１つの水平チャネルがトラン
ジスタＴ−１からＴ−８のベース・スタッド上に提供さ
れ、第２レベルから第１レベルへのバイアスが直接Ｔ−
１からＴ−８のベース・スタッドにドロップするように
し、近接する第１レベルの水平チャネルを妨害しないよ
うにする。
の内の１本は抵抗Ｒ−５及びＲ−７の下方に、また他の
２本はトランジスタＴ−１からＴ−８の上方に位置し、
これらは第１レベルの配線用に提供される。更に、部分
的チャネルが例えば、トランジスタＴ−１からＴ−４と
Ｒ−１との間、Ｒ−１とＲ−４との間、Ｒ−４とＲ−５
との間に提供される。同様の部分的チャネルがハーフセ
ル２０上にも提供される。１つの水平チャネルがトラン
ジスタＴ−１からＴ−８のベース・スタッド上に提供さ
れ、第２レベルから第１レベルへのバイアスが直接Ｔ−
１からＴ−８のベース・スタッドにドロップするように
し、近接する第１レベルの水平チャネルを妨害しないよ
うにする。
【００１７】第２レベルの配線は垂直チャネルにおける
電圧バスＶＴ、ＶＸ、ＶＥＥ、ＶＣＣ、ＶＲ及びＴＳＴ
を提供するために使用される。これらの電圧は下層の第
１レベルの配線に分配され、セル１の個々の要素に電力
を供給する。
電圧バスＶＴ、ＶＸ、ＶＥＥ、ＶＣＣ、ＶＲ及びＴＳＴ
を提供するために使用される。これらの電圧は下層の第
１レベルの配線に分配され、セル１の個々の要素に電力
を供給する。
【００１８】セル１はハーフ電流スイッチ論理、差動カ
スコード電流スイッチ論理及び電流スイッチ・エミッタ
・フォロア論理ファミリにおける従来の論理要素を提供
するように構成される。セル１は論理変換器回路、すな
わちＣＳＥＦ−ＤＣＳ或いはＤＣＳ−ＣＳＥＦ論理変換
器を提供するように構成され、マスタスライス・チップ
内のセル間の論理レベルを一致させる。
スコード電流スイッチ論理及び電流スイッチ・エミッタ
・フォロア論理ファミリにおける従来の論理要素を提供
するように構成される。セル１は論理変換器回路、すな
わちＣＳＥＦ−ＤＣＳ或いはＤＣＳ−ＣＳＥＦ論理変換
器を提供するように構成され、マスタスライス・チップ
内のセル間の論理レベルを一致させる。
【００１９】図３及び図４を参照すると、ＤＣＳ論理を
用いて実施される典型的な２ウェイＡＮＤゲートが模式
的に、また１対のマスタスライス・セル１のスタッド間
における配線接続形式で示されている。一方、図５及び
図６はそれぞれ従来のＣＳＥＦ論理により実施される４
ウェイＮＯＲゲートの模式図及びセル１の種々のスタッ
ドへの配線接続を示している。
用いて実施される典型的な２ウェイＡＮＤゲートが模式
的に、また１対のマスタスライス・セル１のスタッド間
における配線接続形式で示されている。一方、図５及び
図６はそれぞれ従来のＣＳＥＦ論理により実施される４
ウェイＮＯＲゲートの模式図及びセル１の種々のスタッ
ドへの配線接続を示している。
【００２０】また、セル１の配列が従来のセル配列に勝
る利点を提供することが望まれる。例えば、トランジス
タＴ−１からＴ−８への入力はセル１のトップエッジに
近接させ、一方、トランジスタＴ−１１及びＴ−１２の
エミッタはセル１のボトムエッジに近接させることによ
り、セル間の総合的な配線に柔軟性をもたらすことがで
きる。
る利点を提供することが望まれる。例えば、トランジス
タＴ−１からＴ−８への入力はセル１のトップエッジに
近接させ、一方、トランジスタＴ−１１及びＴ−１２の
エミッタはセル１のボトムエッジに近接させることによ
り、セル間の総合的な配線に柔軟性をもたらすことがで
きる。
【００２１】本発明に関するその他の修正及び変更は、
前述の開示及び教示から関連分野に携わる者には明らか
であろう。従って、本発明に関する特定の実施例のみが
述べられてきたが、数多くの変更が本発明の精神及び範
中を逸脱すること無く達成されるものである。
前述の開示及び教示から関連分野に携わる者には明らか
であろう。従って、本発明に関する特定の実施例のみが
述べられてきたが、数多くの変更が本発明の精神及び範
中を逸脱すること無く達成されるものである。
【００２２】
【発明の効果】以上説明したように、本発明によれば、
チップ上の各個々のセルの論理ファミリを選択するによ
り、チップ性能を改善したマスタスライス・チップのセ
ル構造を提供することが可能となる。
チップ上の各個々のセルの論理ファミリを選択するによ
り、チップ性能を改善したマスタスライス・チップのセ
ル構造を提供することが可能となる。
【図１】本発明の実施例による未配線時のマスタスライ
ス・セルの図である。
ス・セルの図である。
【図２】図１で示された複数のセルを含むマスタスライ
ス・チップの部分図である。
ス・チップの部分図である。
【図３】図１の１対のマスタスライス・セルにおいてＤ
ＣＳ論理を用いて実施された第１の論理素子の図であ
る。
ＣＳ論理を用いて実施された第１の論理素子の図であ
る。
【図４】図１の１対のマスタスライス・セルにおいて配
線される図３に示す回路の配線図である。
線される図３に示す回路の配線図である。
【図５】図１のマスタスライス・セルにおいてＣＳＥＦ
論理を用いて実施された第２の論理素子の図である。
論理を用いて実施された第２の論理素子の図である。
【図６】図１のマスタスライス・セルにおいて配線され
る図５に示す回路の配線図である。
る図５に示す回路の配線図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェームズ・ピー・イエックハード アメリカ合衆国カリフォルニア州、マリエ ッタ、ノース・アルボ・トレイル 2555番 地 (72)発明者 ジョージ・ジェイ・イングリッシュ アメリカ合衆国ニューヨーク州、ポキプ シ、スチュアート・ドライブ 14番地 (72)発明者 ジャイシェンカー・ムーセダス・メノン アメリカ合衆国ニューヨーク州、ポキプ シ、ホーマー・プレイス 19番地 (72)発明者 ロコ・ジェイ・ロボータシオ アメリカ合衆国ニューヨーク州、ホープウ ェル・ジャンクション、リッジビュー・ロ ード、アール、アール （番地なし)
Claims (5)
- 【請求項１】マスタスライス・チップ用のセルであっ
て、前記セル内に論理ファミリの少なくとも１つの論理
要素を構成するための複数の素子を配置し、前記論理フ
ァミリはハーフ電流スイッチ論理、差動カスコード電流
スイッチ論理及び電流スイッチ・エミッタ・フォロア論
理から成るグループから選択されることを特徴とするマ
スタスライス・チップ用のセル。 - 【請求項２】マスタスライス・チップ用のセルであっ
て、 複数のトランジスタを有し、各該トランジスタのベース
及びエミッタは対応する接点に結合され、前記トランジ
スタの少なくとも２つは共通のコレクタと１つの対応す
る接点を有し、 複数のキャパシタを有し、各該キャパシタは１対の対応
するキャパシタ接点を有し、 複数の抵抗を有し、各該抵抗は複数の抵抗値を提供する
複数の抵抗接点を有し、 前記トランジスタ、前記キャパシタ及び前記抵抗の対応
する接点に結合される複数のスタッドを有し、 選択される前記スタッドを相互接続することにより論理
ファミリの論理要素を形成するように配置される水平及
び垂直の配線経路を規定する複数のチャネルを有し、前
記論理ファミリはハーフ電流スイッチ論理、差動カスコ
ード電流スイッチ論理及び電流スイッチ・エミッタ・フ
ォロア論理から成るグループから選択されることを特徴
とするマスタスライス・チップ用のセル。 - 【請求項３】前記トランジスタの少なくとも２つがエミ
ッタ・フォロア・トランジスタであることを特徴とする
請求項２記載のマスタスライス・チップ用のセル。 - 【請求項４】前記トランジスタの少なくとも１つが電流
源トランジスタであることを特徴とする請求項２記載の
マスタスライス・チップ用のセル。 - 【請求項５】マスタスライス・チップ用のセルであっ
て、 複数のトランジスタを有し、各該トランジスタのベース
及びエミッタは対応する接点に結合され、前記トランジ
スタの少なくとも２つは共通のコレクタと１つの対応す
る接点を有し、 複数のキャパシタを有し、各該キャパシタは１対の対応
するキャパシタ接点を有し、 複数の抵抗を有し、各該抵抗は複数の抵抗値を提供する
複数の抵抗接点を有し、 前記トランジスタ、前記キャパシタ及び前記抵抗の対応
する接点に結合される複数のスタッドを有し、 選択される前記スタッドを相互接続することにより要素
を形成するように配置される水平及び垂直の配線経路を
規定する複数のチャネルを有し、前記要素は論理ファミ
リの少なくとも１つの論理要素であって、前記論理ファ
ミリはハーフ電流スイッチ論理、差動カスコード電流ス
イッチ論理及び電流スイッチ・エミッタ・フォロア論理
及び論理変換器回路から成るグループから選択されるこ
とを特徴とするマスタスライス・チップ用のセル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US63617790A | 1990-12-31 | 1990-12-31 | |
| US636177 | 1990-12-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06140604A true JPH06140604A (ja) | 1994-05-20 |
Family
ID=24550773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33060191A Pending JPH06140604A (ja) | 1990-12-31 | 1991-12-13 | マスタスライス・チップ・セル |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0493989A1 (ja) |
| JP (1) | JPH06140604A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3577038A (en) * | 1962-08-31 | 1971-05-04 | Texas Instruments Inc | Semiconductor devices |
| JPS5575237A (en) * | 1978-11-30 | 1980-06-06 | Ibm | Integrated circuit structure |
| JPS62166543A (ja) * | 1986-01-18 | 1987-07-23 | Fujitsu Ltd | 半導体集積回路 |
| JPS6338242A (ja) * | 1986-08-04 | 1988-02-18 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | 差動カスコ−ド電流スイッチ型マスタ−スライス |
| JPH01244641A (ja) * | 1988-03-25 | 1989-09-29 | Fujitsu Ltd | 半導体集積装置 |
-
1991
- 1991-12-02 EP EP91403256A patent/EP0493989A1/en not_active Ceased
- 1991-12-13 JP JP33060191A patent/JPH06140604A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3577038A (en) * | 1962-08-31 | 1971-05-04 | Texas Instruments Inc | Semiconductor devices |
| JPS5575237A (en) * | 1978-11-30 | 1980-06-06 | Ibm | Integrated circuit structure |
| JPS62166543A (ja) * | 1986-01-18 | 1987-07-23 | Fujitsu Ltd | 半導体集積回路 |
| JPS6338242A (ja) * | 1986-08-04 | 1988-02-18 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | 差動カスコ−ド電流スイッチ型マスタ−スライス |
| JPH01244641A (ja) * | 1988-03-25 | 1989-09-29 | Fujitsu Ltd | 半導体集積装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0493989A1 (en) | 1992-07-08 |
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