JPH06132977A - Ａｔｍスイッチ - Google Patents
ＡｔｍスイッチInfo
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- JPH06132977A JPH06132977A JP28297892A JP28297892A JPH06132977A JP H06132977 A JPH06132977 A JP H06132977A JP 28297892 A JP28297892 A JP 28297892A JP 28297892 A JP28297892 A JP 28297892A JP H06132977 A JPH06132977 A JP H06132977A
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- JP
- Japan
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- output
- outgoing
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- Data Exchanges In Wide-Area Networks (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】
【目的】 ＡＴＭスイッチにおいて、セルどうしの衝突
によるセル損失をなくするもしくは小さくする。 【構成】 入回線バッファと出回線バッファを設け、出
回線バッファにセルがその収容能力を越えて到着し、廃
棄された場合は、セルの送出元にその旨を通知する。セ
ルの送出元である入回線バッファではその通知を受け取
ると廃棄されたセルを出回線バッファに収容されるまで
繰り返し送出し続ける。 【効果】 高いスループットのＡＴＭ交換装置が実現で
きる。
によるセル損失をなくするもしくは小さくする。 【構成】 入回線バッファと出回線バッファを設け、出
回線バッファにセルがその収容能力を越えて到着し、廃
棄された場合は、セルの送出元にその旨を通知する。セ
ルの送出元である入回線バッファではその通知を受け取
ると廃棄されたセルを出回線バッファに収容されるまで
繰り返し送出し続ける。 【効果】 高いスループットのＡＴＭ交換装置が実現で
きる。
Description
【０００１】
【産業上の利用分野】本発明はデジタル通信交換装置に
利用する。特に、ＡＴＭ（非同期転送モード）交換装置
のスループット改善技術に関する。
利用する。特に、ＡＴＭ（非同期転送モード）交換装置
のスループット改善技術に関する。
【０００２】
【従来の技術】ＩＳＤＮ網の普及によりデジタル情報通
信もさまざまな方式が実用化されている。その中でもＡ
ＴＭはどのような通信情報でも扱える優れた方式であ
る。
信もさまざまな方式が実用化されている。その中でもＡ
ＴＭはどのような通信情報でも扱える優れた方式であ
る。
【０００３】図６を参照して従来例を説明する。図６は
従来例装置のブロック図である。図６はスイッチ規模８
×８のＡＴＭスイッチ３であり、入回線１1 〜１8 から
入力されるセルは、各ＡＴＭスイッチエレメント５ｉｊ
（ｉ、ｊは整数、１≦ｉ≦４、１≦ｊ≦３）において、
ヘッダに付与された宛先情報にしたがいスイッチングさ
れて所望する出回線２1 〜２8 に出力される。
従来例装置のブロック図である。図６はスイッチ規模８
×８のＡＴＭスイッチ３であり、入回線１1 〜１8 から
入力されるセルは、各ＡＴＭスイッチエレメント５ｉｊ
（ｉ、ｊは整数、１≦ｉ≦４、１≦ｊ≦３）において、
ヘッダに付与された宛先情報にしたがいスイッチングさ
れて所望する出回線２1 〜２8 に出力される。
【０００４】入回線１7 より入力されたセルは、ヘッダ
に出力回線のアドレスを有している。いま、ヘッダに出
回線２6 のアドレス（１０１）が記録されているとき、
１段目のＡＴＭスイッチエレメント５４１ではアドレス
の第一ビット（１）を抽出し、２段目のＡＴＭスイッチ
エレメント５４２ではアドレスの第二ビット（０）を抽
出し、３段目のＡＴＭスイッチエレメント５３３ではア
ドレスの第三ビット（１）を抽出する。それぞれのＡＴ
Ｍスイッチエレメント５ｉｊでは、該当するヘッダの情
報が「０」ならば上の出力ポート、「１」ならば下の出
力ポートにセルをセルフルーティングする。すなわち、
ＡＴＭスイッチエレメント５４１→５４２→５３３を介
してセルは所望の出回線２6 （１０１）に出力される。
に出力回線のアドレスを有している。いま、ヘッダに出
回線２6 のアドレス（１０１）が記録されているとき、
１段目のＡＴＭスイッチエレメント５４１ではアドレス
の第一ビット（１）を抽出し、２段目のＡＴＭスイッチ
エレメント５４２ではアドレスの第二ビット（０）を抽
出し、３段目のＡＴＭスイッチエレメント５３３ではア
ドレスの第三ビット（１）を抽出する。それぞれのＡＴ
Ｍスイッチエレメント５ｉｊでは、該当するヘッダの情
報が「０」ならば上の出力ポート、「１」ならば下の出
力ポートにセルをセルフルーティングする。すなわち、
ＡＴＭスイッチエレメント５４１→５４２→５３３を介
してセルは所望の出回線２6 （１０１）に出力される。
【０００５】
【発明が解決しようとする課題】しかし、このような方
式では同一宛先を有するセル間で衝突が生じ、さらに出
力宛先が異なるセル間においても同一リンクを通る場合
に内部リンクで衝突が生じる。
式では同一宛先を有するセル間で衝突が生じ、さらに出
力宛先が異なるセル間においても同一リンクを通る場合
に内部リンクで衝突が生じる。
【０００６】図７は内部リンク衝突を示す図である。入
回線１1 には、セル周期Ｔ１にセルＡが入力され、セル
周期Ｔ２にセルＣが入力される。入回線１3 には、セル
周期Ｔ１にセルＢが入力され、セル周期Ｔ２にセルＤが
入力される。セル周期Ｔ１ではセルＡおよびＢが同一の
出力宛先（０００）を持つため、どちらかのセルＡまた
はＢが廃棄される。この例ではセルＢが廃棄された。こ
の場合の衝突は１段目のＡＴＭスイッチエレメント５１
１の段階ですでに発生している。最初の１ビットがどち
らも「０」でありＡＴＭスイッチエレメント５１１の出
力側で衝突する。同様に、セル周期Ｔ２において入力さ
れるセルＣおよびＤは、異なる出力宛先であるにも係わ
らず１段目のスイッチエレメント５１１で衝突し、どち
らかのセルＣまたはＤが廃棄される。ここでは、セルＤ
が廃棄された。
回線１1 には、セル周期Ｔ１にセルＡが入力され、セル
周期Ｔ２にセルＣが入力される。入回線１3 には、セル
周期Ｔ１にセルＢが入力され、セル周期Ｔ２にセルＤが
入力される。セル周期Ｔ１ではセルＡおよびＢが同一の
出力宛先（０００）を持つため、どちらかのセルＡまた
はＢが廃棄される。この例ではセルＢが廃棄された。こ
の場合の衝突は１段目のＡＴＭスイッチエレメント５１
１の段階ですでに発生している。最初の１ビットがどち
らも「０」でありＡＴＭスイッチエレメント５１１の出
力側で衝突する。同様に、セル周期Ｔ２において入力さ
れるセルＣおよびＤは、異なる出力宛先であるにも係わ
らず１段目のスイッチエレメント５１１で衝突し、どち
らかのセルＣまたはＤが廃棄される。ここでは、セルＤ
が廃棄された。
【０００７】このように、出力宛先が同一のセルどうし
の他にも、出力宛先が異なるセルどうしでも内部リンク
共有のため衝突が発生してセル損失が大きくなる。
の他にも、出力宛先が異なるセルどうしでも内部リンク
共有のため衝突が発生してセル損失が大きくなる。
【０００８】本発明は、このような背景に行われたもの
であり、複数のセル間の衝突によるセル損失をなくしま
たは小さくして高いスループットを実現できるＡＴＭス
イッチを提供することを目的とする。
であり、複数のセル間の衝突によるセル損失をなくしま
たは小さくして高いスループットを実現できるＡＴＭス
イッチを提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、複数Ｎ個の入
回線と複数Ｍ個の出回線とを収容し、この入回線から入
力されたセルのヘッダ情報をもとに前記出回線にこのセ
ルの交換接続を行うＡＴＭスイッチである。
回線と複数Ｍ個の出回線とを収容し、この入回線から入
力されたセルのヘッダ情報をもとに前記出回線にこのセ
ルの交換接続を行うＡＴＭスイッチである。
【００１０】ここで、本発明の特徴とするところは前記
Ｎ個の入回線をそれぞれ書込入力とするＮ個の入回線バ
ッファと、前記Ｍ個の出回線をそれぞれ読出出力とする
Ｍ個の出回線バッファと、この入回線バッファの読出出
力およびこの出回線バッファの書込入力を結合する内部
リンクとを備え、前記入回線バッファの読出速度および
前記出回線バッファの書込速度は前記入回線バッファの
書込速度のＫ倍（ただしＫ≧１）であり、各出回線バッ
ファの残り容量を検出する手段と、この検出する手段の
検出出力にしたがってその残り容量の小さい出回線バッ
ファへのセル送出を前記内部リンクの入り側で制限する
手段とを備えたところにある。
Ｎ個の入回線をそれぞれ書込入力とするＮ個の入回線バ
ッファと、前記Ｍ個の出回線をそれぞれ読出出力とする
Ｍ個の出回線バッファと、この入回線バッファの読出出
力およびこの出回線バッファの書込入力を結合する内部
リンクとを備え、前記入回線バッファの読出速度および
前記出回線バッファの書込速度は前記入回線バッファの
書込速度のＫ倍（ただしＫ≧１）であり、各出回線バッ
ファの残り容量を検出する手段と、この検出する手段の
検出出力にしたがってその残り容量の小さい出回線バッ
ファへのセル送出を前記内部リンクの入り側で制限する
手段とを備えたところにある。
【００１１】前記検出する手段は、前記出回線バッファ
の残り容量がほぼ零となる第一のしきい値および前記出
回線バッファの残り容量が所定量となる第二のしきい値
をそれぞれ検出する手段を含み、前記制限する手段は、
前記出回線バッファの残り容量が前記第一のしきい値に
達した出回線バッファに対しては新しいセル送出を禁止
し、前記出回線バッファの残り容量が第二のしきい値に
回復した出回線バッファに対してはそのセル送出の禁止
を解除する手段を含むことが望ましい。
の残り容量がほぼ零となる第一のしきい値および前記出
回線バッファの残り容量が所定量となる第二のしきい値
をそれぞれ検出する手段を含み、前記制限する手段は、
前記出回線バッファの残り容量が前記第一のしきい値に
達した出回線バッファに対しては新しいセル送出を禁止
し、前記出回線バッファの残り容量が第二のしきい値に
回復した出回線バッファに対してはそのセル送出の禁止
を解除する手段を含むことが望ましい。
【００１２】前記入回線バッファの読出出力に送出した
セルの複写を保持する手段を備え、前記制限する手段に
よりセルの送出を制限されている前記入回線バッファは
その複写の内容を繰り返して送出する手段を含むことが
望ましい。
セルの複写を保持する手段を備え、前記制限する手段に
よりセルの送出を制限されている前記入回線バッファは
その複写の内容を繰り返して送出する手段を含むことが
望ましい。
【００１３】また、前記入回線バッファの読出速度およ
び前記出回線バッファの書込速度は前記入回線バッファ
の書込速度より大きい（すなわちＫ＞１であってＫ≠
１）構成とすることもできる（請求項４）。この場合は
バッファの残量を検出し残量に応じてセル送出を制限す
る手段がなくとも、スループットを向上する効果があ
る。
び前記出回線バッファの書込速度は前記入回線バッファ
の書込速度より大きい（すなわちＫ＞１であってＫ≠
１）構成とすることもできる（請求項４）。この場合は
バッファの残量を検出し残量に応じてセル送出を制限す
る手段がなくとも、スループットを向上する効果があ
る。
【００１４】
【作用】到着したセルは入回線バッファに蓄えられ、ヘ
ッダから出力宛先情報が抽出されてその出回線に接続さ
れた内部リンクに送出される。この内部リンクは入回線
バッファ数をＮとすれば、一つの出回線バッファとＮ対
１対応に接続される。これにより、内部リンクにおける
セル衝突を回避できる。この出回線バッファがＭ個あれ
ば内部リンク数はＮ×Ｍ本になる。
ッダから出力宛先情報が抽出されてその出回線に接続さ
れた内部リンクに送出される。この内部リンクは入回線
バッファ数をＮとすれば、一つの出回線バッファとＮ対
１対応に接続される。これにより、内部リンクにおける
セル衝突を回避できる。この出回線バッファがＭ個あれ
ば内部リンク数はＮ×Ｍ本になる。
【００１５】出回線バッファの書込速度は入力セル周期
のＫ倍の速度である。このＫの値はＫ≧１であれば任意
だがＫ≧Ｎとすれば、Ｎ個の入回線バッファから一つの
出回線バッファに対してセルが同時に転送されても出回
線バッファはそのすべてを書込むことができる。しか
し、さらに次のタイミングで同様にＮ個の入回線バッフ
ァから一つの出回線バッファに対してセルが転送されれ
ば、それらのセルはこの出回線バッファに収容できな
い。
のＫ倍の速度である。このＫの値はＫ≧１であれば任意
だがＫ≧Ｎとすれば、Ｎ個の入回線バッファから一つの
出回線バッファに対してセルが同時に転送されても出回
線バッファはそのすべてを書込むことができる。しか
し、さらに次のタイミングで同様にＮ個の入回線バッフ
ァから一つの出回線バッファに対してセルが転送されれ
ば、それらのセルはこの出回線バッファに収容できな
い。
【００１６】このような事態を回避するために、出回線
バッファにはバッファ容量を検出するため、第一のしき
い値（ほとんど零または零）が設けられ、この第一のし
きい値と等しいバッファ容量になったときは、送出元の
入回線バッファに対してバッファ容量零信号を返送す
る。
バッファにはバッファ容量を検出するため、第一のしき
い値（ほとんど零または零）が設けられ、この第一のし
きい値と等しいバッファ容量になったときは、送出元の
入回線バッファに対してバッファ容量零信号を返送す
る。
【００１７】これを受けて入回線バッファではバッファ
容量零信号が解除されるまでの間、バッファ容量零信号
受信直前に送出したセルを繰り返し送出し続ける。この
繰り返し送出されるセルは入回線バッファのコピーレジ
スタによりコピーされたセルである。
容量零信号が解除されるまでの間、バッファ容量零信号
受信直前に送出したセルを繰り返し送出し続ける。この
繰り返し送出されるセルは入回線バッファのコピーレジ
スタによりコピーされたセルである。
【００１８】出回線バッファでは、バッファ容量零信号
を解除するための第二のしきい値が設けられている。こ
の第二のしきい値は、バッファ容量がある程度残ってい
る位置に設けられており、バッファ容量が第二のしきい
値よりも大きくなると出回線バッファはバッファ容量零
信号を解除する。これを受けて入回線バッファは次に待
機しているセルの送出を再開する。これにより、ＡＴＭ
スイッチ内におけるセル間の衝突をなくするまたは小さ
くできる。
を解除するための第二のしきい値が設けられている。こ
の第二のしきい値は、バッファ容量がある程度残ってい
る位置に設けられており、バッファ容量が第二のしきい
値よりも大きくなると出回線バッファはバッファ容量零
信号を解除する。これを受けて入回線バッファは次に待
機しているセルの送出を再開する。これにより、ＡＴＭ
スイッチ内におけるセル間の衝突をなくするまたは小さ
くできる。
【００１９】
【実施例】本発明実施例の構成を図１ないし図３を参照
して説明する。図１は本発明実施例装置の全体構成図で
ある。図２は入回線バッファの内部構成図である。図３
は出回線バッファの内部構成図である。
して説明する。図１は本発明実施例装置の全体構成図で
ある。図２は入回線バッファの内部構成図である。図３
は出回線バッファの内部構成図である。
【００２０】本発明は、８個の入回線１1 〜１8 と８個
の出回線２1 〜２8 とを収容し、この入回線１1 〜１8
から入力されたセルＡのヘッダＨの情報をもとに出回線
２1〜２8 にこのセルＡの交換接続を行うＡＴＭスイッ
チ３である。
の出回線２1 〜２8 とを収容し、この入回線１1 〜１8
から入力されたセルＡのヘッダＨの情報をもとに出回線
２1〜２8 にこのセルＡの交換接続を行うＡＴＭスイッ
チ３である。
【００２１】８個の入回線１1 〜１8 をそれぞれ書込入
力とする８個の入回線バッファ５1〜５8 と、８個の出
回線２1 〜２8 をそれぞれ読出出力とする８個の出回線
バッファ６1 〜６8 と、この入回線バッファ５1 〜５8
の読出出力およびこの出回線バッファ６1 〜６8 の書込
入力を結合する内部リンク網７とを備え、入回線バッフ
ァ５1 〜５8 の読出速度および出回線バッファ６1 〜６
8 の書込速度は入回線バッファ５1 〜５8 の書込速度の
Ｋ倍（ただしＫ≧１）であり、各出回線バッファ６1 〜
６8 の残り容量を検出する手段である比較回路１５およ
びしきい値メモリ１７と、この比較回路１５の検出出力
にしたがってその残り容量の小さい出回線バッファ６1
〜６8 へのセル送出を内部リンク網７の入り側で制限す
る手段であるコピーレジスタ１２とを備えたところにあ
る。内部リンク網７はハードウェア・マトリクススイッ
チである。アドレス振分回路８1 〜８2 は到来セルのア
ドレスを読み、このマトリクススイッチを制御する制御
回路である。
力とする８個の入回線バッファ５1〜５8 と、８個の出
回線２1 〜２8 をそれぞれ読出出力とする８個の出回線
バッファ６1 〜６8 と、この入回線バッファ５1 〜５8
の読出出力およびこの出回線バッファ６1 〜６8 の書込
入力を結合する内部リンク網７とを備え、入回線バッフ
ァ５1 〜５8 の読出速度および出回線バッファ６1 〜６
8 の書込速度は入回線バッファ５1 〜５8 の書込速度の
Ｋ倍（ただしＫ≧１）であり、各出回線バッファ６1 〜
６8 の残り容量を検出する手段である比較回路１５およ
びしきい値メモリ１７と、この比較回路１５の検出出力
にしたがってその残り容量の小さい出回線バッファ６1
〜６8 へのセル送出を内部リンク網７の入り側で制限す
る手段であるコピーレジスタ１２とを備えたところにあ
る。内部リンク網７はハードウェア・マトリクススイッ
チである。アドレス振分回路８1 〜８2 は到来セルのア
ドレスを読み、このマトリクススイッチを制御する制御
回路である。
【００２２】この内部リンク網７はマトリクススイッチ
の他、バニアン網、ハイウェイでも実現できる。
の他、バニアン網、ハイウェイでも実現できる。
【００２３】図２に示すように、入回線バッファ５1 〜
５8 は、ＦＩＦＯ１０および１セル分のコピーレジスタ
１２、タイマ１６、制御回路１４により構成される。Ｆ
ＩＦＯ１０は到着したセルＡを入力セル周期Ｔの８倍の
速度で読出し、内部リンク網７に送出する。内部リンク
網７の入力側にはアドレス振分回路８1 〜８8 が備えら
れ、ヘッダＨの宛先情報から出力宛先を識別して方路選
択を行う。
５8 は、ＦＩＦＯ１０および１セル分のコピーレジスタ
１２、タイマ１６、制御回路１４により構成される。Ｆ
ＩＦＯ１０は到着したセルＡを入力セル周期Ｔの８倍の
速度で読出し、内部リンク網７に送出する。内部リンク
網７の入力側にはアドレス振分回路８1 〜８8 が備えら
れ、ヘッダＨの宛先情報から出力宛先を識別して方路選
択を行う。
【００２４】図３に示すように、出回線バッファ６1 〜
６8 は、ＦＩＦＯ１１、しきい値メモリ１７、比較回路
１５、制御回路２０により構成される。内部リンク４11
〜４81から入力されるセルを入力セル周期Ｔの８倍の速
度で書込み、それを１／８倍して出回線２1 に出力す
る。すなわち、出回線２1 には入力セル周期Ｔでセルを
送出する。
６8 は、ＦＩＦＯ１１、しきい値メモリ１７、比較回路
１５、制御回路２０により構成される。内部リンク４11
〜４81から入力されるセルを入力セル周期Ｔの８倍の速
度で書込み、それを１／８倍して出回線２1 に出力す
る。すなわち、出回線２1 には入力セル周期Ｔでセルを
送出する。
【００２５】次に、図４を参照して第一および第二のし
きい値を説明する。図４は第一および第二のしきい値を
示す図である。出回線バッファ６1 〜６8 は、あらかじ
め設定された第一および第二のしきい値を持ち、第一の
しきい値はバッファ容量零の位置を示している。第二の
しきい値はバッファ容量に新たなセルを受入れられる余
裕のある位置を示している。出回線バッファ６1 〜６8
に蓄積されたセルの量が第一のしきい値と等しくなった
とき、図示しないバスを介してバッファ容量零信号３０
が入回線バッファ５1 〜５8 に返送される。その後、セ
ルが出回線２1〜２8 に送出され、バッファ容量が減少
して第二のしきい値まで達するとバッファ容量零信号の
入回線バッファ５1 〜５8 に対する返送は停止される。
バッファ容量零信号３０の返送は、バスを用いる他にも
内部リンク網７を用いて逆送する構成とすることもでき
る。
きい値を説明する。図４は第一および第二のしきい値を
示す図である。出回線バッファ６1 〜６8 は、あらかじ
め設定された第一および第二のしきい値を持ち、第一の
しきい値はバッファ容量零の位置を示している。第二の
しきい値はバッファ容量に新たなセルを受入れられる余
裕のある位置を示している。出回線バッファ６1 〜６8
に蓄積されたセルの量が第一のしきい値と等しくなった
とき、図示しないバスを介してバッファ容量零信号３０
が入回線バッファ５1 〜５8 に返送される。その後、セ
ルが出回線２1〜２8 に送出され、バッファ容量が減少
して第二のしきい値まで達するとバッファ容量零信号の
入回線バッファ５1 〜５8 に対する返送は停止される。
バッファ容量零信号３０の返送は、バスを用いる他にも
内部リンク網７を用いて逆送する構成とすることもでき
る。
【００２６】次に、図５を参照して本発明実施例の動作
を説明する。図５は本発明実施例装置の動作を示すタイ
ムチャートである。それぞれの出回線バッファ６1 〜６
8 は、入回線バッファ１1 〜１8 分の内部リンク４11〜
４88を備えることにより、セル衝突のない内部リンク網
７を構成している。
を説明する。図５は本発明実施例装置の動作を示すタイ
ムチャートである。それぞれの出回線バッファ６1 〜６
8 は、入回線バッファ１1 〜１8 分の内部リンク４11〜
４88を備えることにより、セル衝突のない内部リンク網
７を構成している。
【００２７】タイミングｔ１において、入回線バッファ
５1 のＦＩＦＯ１０の先頭セルＡをコピーレジスタ１２
がコピーして信号線４1 を介して内部リンク網７に入力
セル周期Ｔの８倍の速度で送出する。この間タイマ１６
は計時を続け、セルＡを送出するとリセットされる。
５1 のＦＩＦＯ１０の先頭セルＡをコピーレジスタ１２
がコピーして信号線４1 を介して内部リンク網７に入力
セル周期Ｔの８倍の速度で送出する。この間タイマ１６
は計時を続け、セルＡを送出するとリセットされる。
【００２８】タイミングｔ２において同様の手順で、入
回線バッファ５1 からセルＢが出回線バッファ６1 に送
出される。しかし、このとき出回線バッファ６1 のバッ
ファ容量が零であり、バッファ容量零信号３０が出回線
バッファ６1 から入回線バッファ５1 に返送される。
回線バッファ５1 からセルＢが出回線バッファ６1 に送
出される。しかし、このとき出回線バッファ６1 のバッ
ファ容量が零であり、バッファ容量零信号３０が出回線
バッファ６1 から入回線バッファ５1 に返送される。
【００２９】このバッファ容量零信号３０の発生手順を
説明すると、出回線バッファ６1 の比較回路１５は、し
きい値メモリ１７に記録された第一および第二のしきい
値とＦＩＦＯ１１のバッファ容量とを比較し、第一のし
きい値とバッファ容量が等しくなったとき、制御回路２
０は到着したセルを廃棄する。さらに、この廃棄された
セルの送出元である入回線バッファ５1 にバッファ容量
零信号３０を返送する。
説明すると、出回線バッファ６1 の比較回路１５は、し
きい値メモリ１７に記録された第一および第二のしきい
値とＦＩＦＯ１１のバッファ容量とを比較し、第一のし
きい値とバッファ容量が等しくなったとき、制御回路２
０は到着したセルを廃棄する。さらに、この廃棄された
セルの送出元である入回線バッファ５1 にバッファ容量
零信号３０を返送する。
【００３０】入回線バッファ５1 のタイマ１６が計時を
始めてあらかじめ定められた時間内に出回線バッファ６
1 からのバッファ容量零信号３０を受信すると、これを
受けた入回線バッファ５1 は、タイミングｔ３において
再度セルＢを送出する。
始めてあらかじめ定められた時間内に出回線バッファ６
1 からのバッファ容量零信号３０を受信すると、これを
受けた入回線バッファ５1 は、タイミングｔ３において
再度セルＢを送出する。
【００３１】出回線バッファ６1 が蓄積されたセルを出
回線２1 から送出して第二のしきい値までバッファ容量
が回復すると、制御回路２０はバッファ容量零信号３０
の返送を停止する。
回線２1 から送出して第二のしきい値までバッファ容量
が回復すると、制御回路２０はバッファ容量零信号３０
の返送を停止する。
【００３２】バッファ容量零信号３０が停止されると、
入回線バッファ５1 のＦＩＦＯ１０の次の先頭セルＣが
コピーレジスタ１２にコピーされ、タイミングｔ４にお
いて、入回線バッファ５1 は次のセルＣを内部リンク網
７に入力セル周期Ｔの８倍の速度で送出する。以上の動
作を繰り返して本発明実施例装置のＡＴＭスイッチ３は
セルの交換接続をセル損失なく行う。
入回線バッファ５1 のＦＩＦＯ１０の次の先頭セルＣが
コピーレジスタ１２にコピーされ、タイミングｔ４にお
いて、入回線バッファ５1 は次のセルＣを内部リンク網
７に入力セル周期Ｔの８倍の速度で送出する。以上の動
作を繰り返して本発明実施例装置のＡＴＭスイッチ３は
セルの交換接続をセル損失なく行う。
【００３３】本発明実施例の方式は、ＡＴＭスイッチ３
の内部リンク網７に衝突が発生する構成のものでも効果
があり適用が可能である。
の内部リンク網７に衝突が発生する構成のものでも効果
があり適用が可能である。
【００３４】入回線バッファ５1 〜５8 および出回線バ
ッファ６1 〜６8 におけるセル読出速度およびセル書込
速度は本発明実施例では入力セル周期Ｔの８倍としたが
任意の速度で構成することができる。
ッファ６1 〜６8 におけるセル読出速度およびセル書込
速度は本発明実施例では入力セル周期Ｔの８倍としたが
任意の速度で構成することができる。
【００３５】
【発明の効果】以上説明したように、本発明によればＡ
ＴＭスイッチにおいて複数のセル間の衝突によるセル損
失をなくするもしくは小さくすることができる。これに
より、高いスループットのＡＴＭ交換装置を実現するこ
とができる。
ＴＭスイッチにおいて複数のセル間の衝突によるセル損
失をなくするもしくは小さくすることができる。これに
より、高いスループットのＡＴＭ交換装置を実現するこ
とができる。
【図１】本発明実施例の全体構成図。
【図２】本発明実施例の動作を示すタイムチャート。
【図３】第一および第二のしきい値を示す図。
【図４】入回線バッファの内部構成を示す図。
【図５】出回線バッファの内部構成を示す図。
【図６】従来例の構成図。
【図７】従来例の動作を示すタイムチャート。
１1 〜１8 入回線 ２1 〜２8 出回線 ３ ＡＴＭスイッチ ４1 〜４8 信号線 ４11〜４88 内部リンク ５1 〜５8 入回線バッファ ５１１〜５４３ＡＴＭスイッチエレメント ６1 〜６8 出回線バッファ ７ 内部リンク網 ８1 〜８8 アドレス振分回路 １０、１１ ＦＩＦＯ １２ コピーレジスタ １４、２０ 制御回路 １５ 比較回路 １６ タイマ １７ しきい値メモリ ３０ バッファ容量零信号
Claims (4)
- 【請求項１】 複数Ｎ個の入回線と複数Ｍ個の出回線と
を収容し、この入回線から入力されたセルのヘッダ情報
をもとに前記出回線にこのセルの交換接続を行うＡＴＭ
スイッチにおいて、 前記Ｎ個の入回線をそれぞれ書込入力とするＮ個の入回
線バッファと、 前記Ｍ個の出回線をそれぞれ読出出力とするＭ個の出回
線バッファと、 この入回線バッファの読出出力およびこの出回線バッフ
ァの書込入力を結合する内部リンクとを備え、 前記入回線バッファの読出速度および前記出回線バッフ
ァの書込速度は前記入回線バッファの書込速度のＫ倍
（ただしＫ≧１）であり、 各出回線バッファの残り容量を検出する手段と、 この検出する手段の検出出力にしたがってその残り容量
の小さい出回線バッファへのセル送出を前記内部リンク
の入り側で制限する手段とを備えたことを特徴とするＡ
ＴＭスイッチ。 - 【請求項２】 前記検出する手段は、前記出回線バッフ
ァの残り容量がほぼ零となる第一のしきい値および前記
出回線バッファの残り容量が所定量となる第二のしきい
値をそれぞれ検出する手段を含み、 前記制限する手段は、前記出回線バッファの残り容量が
前記第一のしきい値に達した出回線バッファに対しては
新しいセル送出を禁止し、前記出回線バッファの残り容
量が第二のしきい値に回復した出回線バッファに対して
はそのセル送出の禁止を解除する手段を含む請求項１記
載のＡＴＭスイッチ。 - 【請求項３】 前記入回線バッファの読出出力に送出し
たセルの複写を保持する手段を備え、 前記制限する手段によりセルの送出を制限されている前
記入回線バッファはその複写の内容を繰り返して送出す
る手段を含む請求項１または２記載のＡＴＭスイッチ。 - 【請求項４】 複数Ｎ個の入回線と複数Ｍ個の出回線と
を収容し、この入回線から入力されたセルのヘッダ情報
をもとに前記出回線にこのセルの交換接続を行うＡＴＭ
スイッチにおいて、 前記Ｎ個の入回線をそれぞれ書込入力とするＮ個の入回
線バッファと、 前記Ｍ個の出回線をそれぞれ読出出力とするＭ個の出回
線バッファと、 この入回線バッファの読出出力およびこの出回線バッフ
ァの書込入力を結合する内部リンクとを備え、 前記入回線バッファの読出速度および前記出回線バッフ
ァの書込速度は前記入回線バッファの書込速度より大き
いことを特徴とするＡＴＭスイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28297892A JPH06132977A (ja) | 1992-10-21 | 1992-10-21 | Ａｔｍスイッチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28297892A JPH06132977A (ja) | 1992-10-21 | 1992-10-21 | Ａｔｍスイッチ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06132977A true JPH06132977A (ja) | 1994-05-13 |
Family
ID=17659612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28297892A Pending JPH06132977A (ja) | 1992-10-21 | 1992-10-21 | Ａｔｍスイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06132977A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009290297A (ja) * | 2008-05-27 | 2009-12-10 | Fujitsu Ltd | 通信装置および通信装置の制御方法 |
-
1992
- 1992-10-21 JP JP28297892A patent/JPH06132977A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009290297A (ja) * | 2008-05-27 | 2009-12-10 | Fujitsu Ltd | 通信装置および通信装置の制御方法 |
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