JPH0612870B2 - デジタル位相比較回路 - Google Patents

Description

【発明の詳細な説明】 ａ．技術分野 この発明は、例えばビデオテープレコーダ（ＶＴＲ）や
電子スチルカメラなどのデジタルサーボシスラムに好適
なデジタル位相比較回路に関し、特に基準パルス信号と
なる垂直同期信号におけるパルス抜け（シンク抜け）を
補償し得る回路に関する。

ｂ．従来の技術及び問題点 例えば、VTRにおける回転ヘッドシリンダは、外部から
入力される映像信号の記録時には映像信号から同期分離
した垂直同期信号（以下、「ＶＤパルス」と呼ぶ）に同
期して回転させる必要がある。

そこで、一般には回転ヘッドシリンダの回転位相を、該
シリンダに取り付けたマグネットとこのマグネットの通
過を検出するＰＧコイルとによる位相検出器で検出する
と共に、その検出結果であるＰＧパルスを比較パルスと
して該比較パルスとＶＤパルスとの位相差を位相比較回
路で検出し、更にその検出位相差を速度指令値として回
転ヘッドシリンダ用駆動モータの駆動回路に与えること
によって、回転ヘッドシリンダの回転をＶＤパルスに同
期させている。

ところで、一般家庭用の据置型VTRにおいては、放送局
からの変調電波を受像機で捕えて復調した映像信号を記
録することが多いが、受像場所が放送局から遠い場合、
映像信号のS/N比が悪くなってＶＤパルスの分離が難し
くなり、それによってパルス抜け（欠落）が起こること
があるばかりか、正規のパルスにノイズによるパルスが
混在してＶＤパルスが乱れることもある。

そして、このような現象はVTRから他のVTRへ映像信号を
送るダビング作業時にも発生し易いものである。

このように、基準パルス信号であるＶＤパルスが乱れる
と、それに同期して回転する回転ヘッドシリンダの回転
位相も大きく乱れるため、映像信号の正常な記録が出来
なくなる問題がある。

そこで、従来は特にデジタル位相比較回路においては、
上記のような要因に基づく誤動作を防止するため、ＶＤ
パルスの入力後、次のＶＤパルスが入力されるより以前
のある時点までは、パルス入力を受け付けないようにす
ると共に、ＶＤパルスの入力後、次のＶＤパルスが入力
されるべき時点を過ぎてもパルス入力がない場合には正
規のパルス入力時点よりも後に設定した所定辞典でＶＤ
パルスに相当する埋込パルスを発生するようにする対策
が採られている。

しかしながら、このような対策では特に後者の埋込パル
スを発生する方法において従来次のような問題があっ
た。

すなわち、ＶＤパルスは正常な状態では第４図(a)に示
すように1/60secの周期で立ち上るが、同図(b)に示すよ
うに１発目のパルス立ち上り時点から1/60sec経過後に
２発目のパルスが立ち上らずパルス抜けが起った場合、
図示しない位相比較回路では外部入力であるＶＤパルス
の周期変動を考慮して正規の位相よりも一定時間後に図
に斜線を施して示すような埋込パルスを発生して対処し
ているが、この方法だとパルス抜けのままの状態よりは
回転ヘッドシリンダの回転位相変動を小さく迎えるこで
きるものの変動をなくすことができない。

また、この方法だとパルス抜けが連続して発生した場
合、第４図(c)に示すように斜線を施して示す埋込パル
スの正規位相に対する遅れは次第に大きくなるため、回
転ヘッドシリンダの回転位相の基準パルス信号が埋込パ
ルスから正規のＶＤパルスに戻った時に回転位相が大き
く乱れてしまう問題があった。

ｃ．目的 この発明は、上記のような背景に鑑みてなされたもので
あり、所定のクロックパルス信号をカウントすると共
に、周期の略一定な基準パルス信号が入力される毎にそ
のカウント値がリセットされるプリセット機能を備えた
カウンタ回路のカウント値を比較パルス信号に基づくラ
ッチタイミングでラッチ回路にラッチして、基準パルス
信号と比較パルス信号との位相を検出すると共に、基準
パルス信号の入力時点から、次の入力時点と定常位相差
時のラッチタイミングとの間の予め定めたプリセットタ
イミングまでの間にカウンタ回路がカウントし得る第１
のカウント値とカウンタ回路の実際のカウント値とを比
較して両者が一致した時点でプリセット回路がカウンタ
回路に、基準パルス信号によるカウント値のリセット時
点からプリセットタイミングまでの間にカウンタ回路が
カウントし得る第２のカウント値をプリセットするよう
して、基準パルス信号のパルス抜けが一個乃至連続して
発生しても、常に正規の位相でパルスが発生した状態を
凝似的に作り出し得るようし、それによって上記問題の
解決を図ろうとするものである。

ｄ．実施例の構成 以下、この発明の実施例を添付図面の第１図乃至第３図
を参照しながら説明する。

第１図は、この発明の一実施例を示すブロック回路構成
図である。

同図において、１はプリセタブルバイナリ（アップ）カ
ウンタ（以下、単に「カウンタ」と略称する）であり、
所定周波数（例えば数百KHz）のクロックパルス信号Ｃ
Ｋをカウントすると共に、周期が例えば1/60secで略一
定（若干変動する）な基準パルス信号としてのＶＤパル
スVDPが外部から入力される毎にそのカウント値Ｎｘが
リセットされる。

２は第１の記憶回路としてのプリセットカウント値記憶
回路（以下、単に「記憶回路」と略称する）であり、例
えば第３図(a)(b)に示すようにＶＤパルスVDPの入力時
点ｔ_１から、次の入力時点ｔ_２と定常位相時（ＰＧパル
スPGPとＶＤパルスVDPとが所要の位相関係で固定されて
いる状態）のラッチタイミングｔ_４との間の予め定めた
プリセットタイミングｔ_３までの間にカウンタ１がカウ
ントし得るクロックパルス信号ＣＫの第１のカウント値
（プリセットカウント値）NPRを記憶している。

このプリセットカウント値記録回路２は、例えばプログ
ラマブルリードオンリメモリ（Ｐ−ROM）やデータエン
トリスイッチ（DIPスチッチ）などによって構成するこ
とができる。

なお、上記ラッチタイミングｔ_４は、VDPとPGPの位相差
を表わす量子ビット数（本実施例でｎ−２）で表わされ
る最大カウント値Nmaxの1/2であるカウント値ＮＮ又は
その近傍値に対応するカウントタイミングである（第３
図(b)参照）。

次に、３は第２の記憶回路としてのプリセットデータ記
憶回路（以下、単に「記録回路」と略称する）であり、
やはり例えば第３図(a)(b)に示すようにＶＤパルスVDP
によってカウンタ１のカウント値Ｎｘがリセットされる
時点ｔ_２（但し、図に示す場合は、パルス抜けが発生し
ているので、正規にリセットが予想される時点）から前
述したプリセットタイミングｔ_３までの間にカウンタ１
がカウトし得るクロックパルス信号ＣＫの第２のカウン
ト値（プリセットデータ）Ｎｙ〔ＣＫの周期をＴｘとす
ると、（ｔ_３−ｔ_２）／Ｔｘ〕を記憶している。

４はプリセット回路としてのデジタルコンパレータ（以
下、単に「コンパレータ」と略称する）であり、カウン
タ１のカウント値Ｎｘと記憶回路２のプリセットカウン
ト値NPRとを比較して、両者が一致した時点でカウンタ
１のプリセット端子（ロード端子）に一致パルスＣＰを
出力し、それによってカウンタ１に記憶回路３のプリセ
ットデータＮｙをプリセット（ロード）する。

５はマルチプレクサであり、カウンタ１における出力端
子Ｑ_１〜Ｑｎのうちの上位２ビットの出力をＯＲ回路６
で論理和して形成したセレクト信号ＳＥが例えば“０”
の時にカウンタ１における出力端子Ｑ_１〜Ｑｎのうちの
下位（ｎ−２）ビットの出力をカウント値Ｎｘとして選
択すると共に、セレクト信号ＳＥが“１”の時、即ち位
相差を表わす量子化ビット数に基づく最大カウント値Nm
axをＮｘが越えた時には例えば（ｎ−２）の各ビットが
全て“１”の値をカウント値Ｎｘとして選択する。

なお、このように作用するマルチプレクサ５は設けたの
は次のような理由による。

すなわち、カウンタ１のビット数は通常前述の量子化ビ
ット数より多い。したがって、カウンタ１のカウント値
Ｎｘが量子化ビット数で表現可能な最大値(Nmax)以上に
なった場合、量子化ビットのみに注目するとNmaxが再び
「０」からカウントされるため、ＶＤパルスVDPの１周
忌の間に位相引込み安定点が２個以上存在してしまうこ
とになり、制御の安定性上好ましくない。

そこで、位相引込み安定点が複数個にならないようにす
るために、Ｎｘ＞Nmaxとなった時にＮｘを例えばNmaxに
固定するべく上記マルチプレクサ５を設けている。

但し、Ｎｘを固定する値はNmaxの他に「０」にするもこ
とも出来る。

７はラッチ回路であり、比較パルス信号としてのＰＧパ
ルスPGRを遅延回路８によって一定時間遅延して形成し
たラッチパルスＬＰのラッチタイミング（定常位相差時
では第２，３図のＮＮに対応するタイミング）でマルチ
プレクサ５からのカウント値Ｎｘをラッチして、ＶＤパ
ルスVDPとＰＧパルスPGPとの位相差を検出する。

なお、ＰＧパルスPGPは、前述したように回転ヘッドシ
リンダに取り付けたマグネットと、このマグネットの通
過を検出するＰＧコイルとによる位相検出器から得られ
るパルスであり、ＶＤパルスVDPと完全に同期して定常
位相状態にある時には、第２図(c)に示すようにVDPに対
して例えば７Ｈ（但し、電子カメラの現格では７Ｈ±２
Ｈ，ＶＨＳ方式ＶＴＲでは５〜８Ｈ，８ｍｍＶＴＲでは
ＮＴＳＣ方式で６Ｈ±１．５Ｈ，ＣＣＩＲ方式で７Ｈ±
１．８Ｈ２だけ位相が進んでいる。

したがって、定常位相差時のＮＮに対応するタイミング
をラッチタイミングにするには、ＶＤパルスVDPの遅延
回路８によって第２図(c)に示すように一定時間Ｔｘ遅
延してラッチパルスＬＰを形成する必要がある。

ｅ．実施例の作用 次に、上記のように構成した実施例の作用を説明する。

先ず、ＶＤパルスVDPにパルス抜けがない場合に就て説
明する。

カウンタ１のCLEAR端子に第２図(a)に示すようなＶＤパ
ルスVDPがパルス抜けがなく定期的に入力されていれ
ば、Ｎｘ＝NPRとなってプリセットデータＮｙがカウン
タ１にプリセットされることはなく、マルチプレクサ５
から出力されるカウント値Ｎｘは同図(b)に示すように
「０」からNmaxまで図示のパターンで規則的に繰り返し
変化し、この状態でＰＧパルスPGPに基づくラッチパル
スＬＰタイミングでマルチプレクサ５からのカウント値
Ｎｘをラッチ回路７にラッチすると、VDPとPGPとが定常
位相差状態にあればラッチされる位相差データはＮＮと
なり、又VDPとPGPとの間に定常位相差から外れる位相差
が生じればラッチされる位相差データはその進み遅れの
程度に応じてＮＮからずれた値になる。

次に、第３図(a)に示すようにＶＤパルスVDPにパルス抜
けが生じた場合に就て説明すると、時点ｔ_１でカウント
値ＮｘがＶＤパルスVDPによって「０」にリセットされ
た後、凡そ1/60sec後の時点ｔ_２でＶＤパルスVDPが立ち
上らないと、カウンタ１のカウント値Ｎｘはリセットさ
れないため、同図(b)に示すようにＮｘは破線で示すよ
うに記録回路２に記憶したプリセットカウント値NPRに
向って増加し続ける。

そして、Ｎｘ＝NPRになると、コンパレータ４が一致パ
ルスＣＰをカウンタ１のPRESET端子に出力するため、カ
ウンタ１には記憶回路３に記憶したプリセットデータＮ
ｙがプリセットされる。

このため、カウンタ１は恰かも第３図(a)に破線で示す
ＶＤパルスVDPによってカウント値Ｎｘがリセットさ
れ、そのリセット時点ｔ_２からクロックパルス信号ＣＫ
を「０」からカウントしていた状態と同じになり、マル
チプレクサ５から出力されるカウント値Ｎｘは同図(b)
に実線で示す如く変化する。

したがって、ＶＤパルスVDPにパルス抜けがあっても、
一周期前の位相差データと大差ないデータをラッチパル
スＬＰによって得ることができ、それによって回転ヘッ
ドシリンダの回転位相に殆んど乱れを生じさせなくて済
む。

そして、このようにすれば、パルス抜けが連続して発生
しても常に基準となる時点がＶＤパルスVDPの標準周期
に基づいているので、回転ヘッドシリンダの回転位相が
大きく乱れることがない。

なお、ＶＤパルスVDPの周期はダビング時などにおいて
微妙に変動することもあるため、パルス抜け時に標準周
期で制御すると、検出した位相差は実際の位相差と若干
相違するが、この程度の誤差はあまり問題にならない。

また、この発明によるデジタル位相比較回路は、前述し
たVTRにおける回転ヘッドシリンダの回転位相制御装置
の他に、例えば電子スチルカメラのように磁気デイスク
を外部から入力されるＶＤパルスに同期させて回転位相
制御を行なう装置にも同様に適用できるものである。

さらに、上記実施例におけるプリセタブルバイナリカウ
ンタ１としては、１つのＩＣ素子で構成したものの他、
所要のディスクリート素子で回路構成したものも使用で
きるものである。

ｆ．効果 以上述べたように、この発明によるデジタル位相比較回
路によれば、例えばパルス抜け対策のない回路や本来パ
ルスが入力されるべき時点を一定時間経過した時点で単
純にパルスを発生させるだけの不完全な対策しか施され
ていない回路に比べ、例えば回転ヘッドシリンダの回転
位相制御装置に適用した場合、シリンダの回転の乱れを
極力小さくすることが可能になる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すブロック回路構成
図、 第２図及び第３図は、夫々第１図の作用説明に供する線
図、 第４図は、従来技術の欠点説明に供する線図である。 １：プリセタブルカウンタ ２：プリセットカウント値記憶回路（第１の記憶回路） ３：プリセットデータ記憶回路（第２の記憶回路） ４：デジタルコンパレータ（プリセット回路） ５：マルチプレクサ、６：ＯＲ回路 ７：ラッチ回路、８：遅延回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】所定のクロックパルス信号をカウントする
   と共に、周期の略一定な基準パルス信号が入力される毎
   にそのカウント値がリセットされるプリセット機能を備
   えたカウンタ回路と、 このカウンタ回路のカウント値を比較パルス信号に基づ
   くラッチタイミングでラッチして、前記基準パルス信号
   と比較パルス信号との位相差を検出するラッチ回路と、 前記基準パルス信号の入力時点から、次の入力時点と定
   常位相差時の前記ラッチタイミングとの間の予め定めた
   プリセットタイミングまでの間に前記カウンタ回路がカ
   ウントし得る前記クロックパルス信号の第１のカウント
   値を記憶した第１の記憶回路と、 前記基準パルス信号によるカウント値のリセット時点か
   ら前記プリセットタイミングまでの間に前記カウンタ回
   路がカウントし得る前記クロックパルス信号の第２のカ
   ウント値を記録した第２の記憶回路と、 前記カウンタ回路のカウント値と前記第１の記憶回路の
   第１のカウント値とを比較して、両者が一致した時点で
   前記カウンタ回路に前記第２の記憶回路の第２のカウン
   ト値をプリセットするプリセット回路と、 によって構成したことを特徴とするデジタル位相比較回
   路。