JPH0612854B2 - 周波数合成シンセサイザ - Google Patents
周波数合成シンセサイザInfo
- Publication number
- JPH0612854B2 JPH0612854B2 JP63322350A JP32235088A JPH0612854B2 JP H0612854 B2 JPH0612854 B2 JP H0612854B2 JP 63322350 A JP63322350 A JP 63322350A JP 32235088 A JP32235088 A JP 32235088A JP H0612854 B2 JPH0612854 B2 JP H0612854B2
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- synthesizer
- output
- frequency synthesizer
- frequency step
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は低位相雑音化，周波数ステップの小ステップ化
を図った周波数合成シンセサイザに関する。
を図った周波数合成シンセサイザに関する。
〔従来の技術〕 従来、この種の周波数合成シンセサイザは、第３図に示
すように、基準発振器５を有する大周波数ステップの周
波数シンセサイザ１Ａと、基準発振器６を有する小周波
数ステップの周波数シンセサイザ２Ａとの周波数をミキ
サ３で合成して出力端子４から出力されるように構成さ
れている。この場合、周波数シンセサイザ１Ａの周波数
ステップｆS1とし、周波数シンセサイザ２Ａの周波数ス
テップをΔｆとすれば、出力には周波数ステップΔｆの
周波数信号が出力されることになる。
すように、基準発振器５を有する大周波数ステップの周
波数シンセサイザ１Ａと、基準発振器６を有する小周波
数ステップの周波数シンセサイザ２Ａとの周波数をミキ
サ３で合成して出力端子４から出力されるように構成さ
れている。この場合、周波数シンセサイザ１Ａの周波数
ステップｆS1とし、周波数シンセサイザ２Ａの周波数ス
テップをΔｆとすれば、出力には周波数ステップΔｆの
周波数信号が出力されることになる。
上述した従来の周波数合成シンセサイザは、小周波数ス
テップの周波数シンセサイザ２Ａに出力で必要とされる
周波数ステップΔｆと同じ周波数ステップが要求される
ため、出力の周波数ステップを小さくすると、該周波数
シンセサイザ２Ａの周波数ステップも小さくなる。この
ため、周波数シンセサイザ２Ａの位相同期ループのルー
プゲインが低下して位相雑音特性が劣化し、また位相比
較周波数（＝周波数ステップ）が低下するために位相同
期ループの応答速度も遅くなるという問題がある。
テップの周波数シンセサイザ２Ａに出力で必要とされる
周波数ステップΔｆと同じ周波数ステップが要求される
ため、出力の周波数ステップを小さくすると、該周波数
シンセサイザ２Ａの周波数ステップも小さくなる。この
ため、周波数シンセサイザ２Ａの位相同期ループのルー
プゲインが低下して位相雑音特性が劣化し、また位相比
較周波数（＝周波数ステップ）が低下するために位相同
期ループの応答速度も遅くなるという問題がある。
本発明は位相雑音特性を改善し、かつ応答速度を高速化
した周波数合成シンセサイザを提供することを目的とす
る。
した周波数合成シンセサイザを提供することを目的とす
る。
本発明の周波数合成シンセサイザは、第１及び第２の周
波数シンセサイザの周波数を合成して出力周波数を得る
構成において、第２の周波数シンセサイザの周波数ステ
ップｆS2を、出力周波数の周波数ステップΔｆと第１の
周波数シンセサイザの周波数ステップｆS1との和（ｆS1
＋Δｆ）に設定している。
波数シンセサイザの周波数を合成して出力周波数を得る
構成において、第２の周波数シンセサイザの周波数ステ
ップｆS2を、出力周波数の周波数ステップΔｆと第１の
周波数シンセサイザの周波数ステップｆS1との和（ｆS1
＋Δｆ）に設定している。
上述した構成では、第２の周波数シンセサイザの周波数
ステップを、出力周波数の小さな周波数ステップに合わ
せて小さくする必要がなく、大きな周波数ステップで構
成して位相雑音特性を改善し、かつ応答速度を向上す
る。
ステップを、出力周波数の小さな周波数ステップに合わ
せて小さくする必要がなく、大きな周波数ステップで構
成して位相雑音特性を改善し、かつ応答速度を向上す
る。
次に、本発明を図面を参照して説明する。
第１図は本発明の第１実施例のブロック図である。１は
周波数ステップｆS1の周波数シンセサイザであり、基準
発振器５を有している。２は周波数ステップｆS2の第２
の周波数シンセサイザであり、基準発振器６を有してい
る。ここで、第２の周波数シンセサイザ２の周波数ステ
ップｆS2は、出力で要求される周波数ステップΔｆと前
記第１の周波数シンセサイザ１の周波数ステップｆS1と
の和（ｆS2＝ｆS1＋Δｆ）に設定している。３は各周波
数シンセサイザ１，２の出力を合成するミキサ、４は合
成された周波数信号の出力端子である。
周波数ステップｆS1の周波数シンセサイザであり、基準
発振器５を有している。２は周波数ステップｆS2の第２
の周波数シンセサイザであり、基準発振器６を有してい
る。ここで、第２の周波数シンセサイザ２の周波数ステ
ップｆS2は、出力で要求される周波数ステップΔｆと前
記第１の周波数シンセサイザ１の周波数ステップｆS1と
の和（ｆS2＝ｆS1＋Δｆ）に設定している。３は各周波
数シンセサイザ１，２の出力を合成するミキサ、４は合
成された周波数信号の出力端子である。
この構成において、第１の周波数シンセサイザ１の出力
周波数ｆ１と周波数ステップｆS1の比をＮＡとすると、
この出力周波数ｆ１は、 ｆ１＝ＮＡ×ｆS1 と表される。同様に第２の周波数シンセサイザ２の出力
周波数ｆ２と周波数ステップｆS2の比をＮＢとすると、
この出力周波数ｆ２は、 ｆ２＝ＮＢ×ｆS2＝ＮＢ×（ｆS1＋Δｆ） となる。
周波数ｆ１と周波数ステップｆS1の比をＮＡとすると、
この出力周波数ｆ１は、 ｆ１＝ＮＡ×ｆS1 と表される。同様に第２の周波数シンセサイザ２の出力
周波数ｆ２と周波数ステップｆS2の比をＮＢとすると、
この出力周波数ｆ２は、 ｆ２＝ＮＢ×ｆS2＝ＮＢ×（ｆS1＋Δｆ） となる。
したがって、ミキサ３によって合成される出力周波数ｆ
０は、 ｆ０＝ｆ１＋ｆ２ ＝ＮＡ×ｆS1＋ＮＢ×（ｆS1＋Δｆ） ＝（ＮＡ＋ＮＢ）×ｆS1＋ＮＢ×Δｆ となる。いま、周波数シンセサイザ１のｆ１を１ステッ
プ低くして、周波数シンセサイザ２のｆ２を１ステップ
高くする。即ち、ＮＡをＮＡ−１として、ＮＢをＮＢ＋
１とすると、ｆ０は、 ｆ０＝（ＮＡ−１＋ＮＢ＋１）×ｆS1＋（ＮＢ＋１）×
Δｆ ＝（ＮＡ＋ＮＢ）×ｆS1＋ＮＢ×Δｆ＋１×Δｆ となり、出力周波数ｆ０がΔｆだけ高くなる。同様にＮ
ＡをＮＡ−２，ＮＢをＮＢ＋２とすれば、ｆ０は２Δｆ
だけ高くなる。
０は、 ｆ０＝ｆ１＋ｆ２ ＝ＮＡ×ｆS1＋ＮＢ×（ｆS1＋Δｆ） ＝（ＮＡ＋ＮＢ）×ｆS1＋ＮＢ×Δｆ となる。いま、周波数シンセサイザ１のｆ１を１ステッ
プ低くして、周波数シンセサイザ２のｆ２を１ステップ
高くする。即ち、ＮＡをＮＡ−１として、ＮＢをＮＢ＋
１とすると、ｆ０は、 ｆ０＝（ＮＡ−１＋ＮＢ＋１）×ｆS1＋（ＮＢ＋１）×
Δｆ ＝（ＮＡ＋ＮＢ）×ｆS1＋ＮＢ×Δｆ＋１×Δｆ となり、出力周波数ｆ０がΔｆだけ高くなる。同様にＮ
ＡをＮＡ−２，ＮＢをＮＢ＋２とすれば、ｆ０は２Δｆ
だけ高くなる。
したがって、小さな周波数ステップΔｆの周波数信号を
得る場合でも、第２の周波数シンセサイザ２の周波数ス
テップｆS2をΔｆにする必要がない。これにより、周波
数シンセサイザ２における位相同期ループのループゲイ
ン及び位相比較周波数を高くでき、ループの雑音抑圧特
性及び安定度を改善し、応答速度を高めることができ
る。
得る場合でも、第２の周波数シンセサイザ２の周波数ス
テップｆS2をΔｆにする必要がない。これにより、周波
数シンセサイザ２における位相同期ループのループゲイ
ン及び位相比較周波数を高くでき、ループの雑音抑圧特
性及び安定度を改善し、応答速度を高めることができ
る。
第２図は基準発振器を１個で構成した本発明の第２実施
例のブロック図である。
例のブロック図である。
即ち、周波数ｆREF の１つの基準発振器７に夫々分周動
作を行うカウンタ８，９を通して第１及び第２の周波数
シンセサイザ１，２を接続し、これら周波数シンセサイ
ザ１，２の周波数をミキサ３で合成して出力端子４に出
力させるように構成している。ここで、カウンタ８の分
周数をＮ１，カウンタ９の分周数をＮ２とし、かつ周波
数シンセサイザ１の周波数ステップｆS1と出力周波数ス
テップΔｆの比をｎ（＝ｆS1／Δｆ）としておく。
作を行うカウンタ８，９を通して第１及び第２の周波数
シンセサイザ１，２を接続し、これら周波数シンセサイ
ザ１，２の周波数をミキサ３で合成して出力端子４に出
力させるように構成している。ここで、カウンタ８の分
周数をＮ１，カウンタ９の分周数をＮ２とし、かつ周波
数シンセサイザ１の周波数ステップｆS1と出力周波数ス
テップΔｆの比をｎ（＝ｆS1／Δｆ）としておく。
この構成において、カウンタ８の出力周波数ｆref1は周
波数ステップｆS1の第１の周波数シンセサイザ１の基準
信号となるため、この周波数ステップｆS1に一致する。
波数ステップｆS1の第１の周波数シンセサイザ１の基準
信号となるため、この周波数ステップｆS1に一致する。
したがって、 ｆREF ＝Ｎ１×ｆS1 …（１） 同様に、カウンタ９の出略周波数ｆref2は第２の周波数
ステップｆS2の周波数シンセサイザ２の基準信号となる
ため、この周波数ステップｆS2に一致する。
ステップｆS2の周波数シンセサイザ２の基準信号となる
ため、この周波数ステップｆS2に一致する。
したがって、 ｆREF ＝Ｎ２×ｆS2＝Ｎ２×（ｆS1＋Δｆ） ＝Ｎ２×（ｆS1＋ｆS1／ｎ） ＝Ｎ２×ｆS1×（１＋１／ｎ）…（２） となる。
但し、ｎはｆS1とΔｆの比、ｎ＝ｆS1／Δｆである。
（１）＝（２）より、 Ｎ１＝Ｎ２×（１＋１／ｎ） ∴ Ｎ２＝ｎ／（１＋ｎ）Ｎ１ …（３） となる。
また、Ｎ１，Ｎ２，ｎは自然数でなければならないの
で、ｆREF は、 ｆREF ＝Ｎ１×ｆS1＝Ｎ２×(1＋1/ｎ)×ｆS1 ＝Ｎ２×（１＋ｎ）／ｎ×ｆS1 ＝Ｎ２／ｎ×（１＋ｎ）×ｆS1 ＝ｋ×（１＋ｎ）×ｆS1 …（４） 但し、ｋ＝Ｎ２／ｎ となる。
で、ｆREF は、 ｆREF ＝Ｎ１×ｆS1＝Ｎ２×(1＋1/ｎ)×ｆS1 ＝Ｎ２×（１＋ｎ）／ｎ×ｆS1 ＝Ｎ２／ｎ×（１＋ｎ）×ｆS1 ＝ｋ×（１＋ｎ）×ｆS1 …（４） 但し、ｋ＝Ｎ２／ｎ となる。
以上のように、Ｎ１，Ｎ２，ｆREF の関係を（３），
（４）式のように選べば、基準発振器１個で周波数合成
シンセサイザが構成でき、この構成においても第１実施
例と同様に周波数シンセサイザ１，２の周波数ステップ
を出力周波数ステップΔｆに比較して大きくできるた
め、ループの特性の改善及び応答速度の向上が達成でき
る。
（４）式のように選べば、基準発振器１個で周波数合成
シンセサイザが構成でき、この構成においても第１実施
例と同様に周波数シンセサイザ１，２の周波数ステップ
を出力周波数ステップΔｆに比較して大きくできるた
め、ループの特性の改善及び応答速度の向上が達成でき
る。
以上説明したように本発明は、第２の周波数シンセサイ
ザの周波数ステップを、出力周波数の周波数ステップと
第１の周波数シンセサイザの周波数ステップとの和に設
定しているので、出力周波数が小さい場合でも各周波数
シンセサイザの周波数ステップを大きくすることがで
き、周波数シンセサイザの位相同期ループのループゲイ
ン及び位相比較周波数を高くでき、ループの雑音抑圧特
性，ループの応答速度，安定度等を改善できる効果があ
る。
ザの周波数ステップを、出力周波数の周波数ステップと
第１の周波数シンセサイザの周波数ステップとの和に設
定しているので、出力周波数が小さい場合でも各周波数
シンセサイザの周波数ステップを大きくすることがで
き、周波数シンセサイザの位相同期ループのループゲイ
ン及び位相比較周波数を高くでき、ループの雑音抑圧特
性，ループの応答速度，安定度等を改善できる効果があ
る。
第１図は本発明の第１実施例のブロック図、第２図は本
発明の第２実施例のブロック図、第３図は従来の周波数
合成シンセサイザのブロック図である。 １，１Ａ……第１の周波数シンセサイザ、２，２Ａ……
第２の周波数シンセサイザ、３……ミキサ、４……出力
端子、５，６，７……基準発振器。
発明の第２実施例のブロック図、第３図は従来の周波数
合成シンセサイザのブロック図である。 １，１Ａ……第１の周波数シンセサイザ、２，２Ａ……
第２の周波数シンセサイザ、３……ミキサ、４……出力
端子、５，６，７……基準発振器。
Claims (1)
- 【請求項１】周波数ステップｆS1の第１の周波数シンセ
サイザと、周波数ステップｆS2の第２の周波数シンセサ
イザと、これら周波数シンセサイザの出力周波数を合成
するミキサを備える周波数合成シンセサイザにおいて、
前記第２の周波数シンセサイザの周波数ステップｆ
S2を、出力周波数の周波数ステップΔｆと第１の周波数
シンセサイザの周波数ステップｆS1との和（ｆS1＋Δ
ｆ）に設定したことを特徴とする周波数合成シンセサイ
ザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63322350A JPH0612854B2 (ja) | 1988-12-21 | 1988-12-21 | 周波数合成シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63322350A JPH0612854B2 (ja) | 1988-12-21 | 1988-12-21 | 周波数合成シンセサイザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02166904A JPH02166904A (ja) | 1990-06-27 |
| JPH0612854B2 true JPH0612854B2 (ja) | 1994-02-16 |
Family
ID=18142661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63322350A Expired - Lifetime JPH0612854B2 (ja) | 1988-12-21 | 1988-12-21 | 周波数合成シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612854B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005129993A (ja) * | 2003-10-21 | 2005-05-19 | Sony Corp | 周波数合成装置及び周波数合成方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58148525A (ja) * | 1982-02-28 | 1983-09-03 | Anritsu Corp | 位相同期ル−プシンセサイザ装置 |
-
1988
- 1988-12-21 JP JP63322350A patent/JPH0612854B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58148525A (ja) * | 1982-02-28 | 1983-09-03 | Anritsu Corp | 位相同期ル−プシンセサイザ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02166904A (ja) | 1990-06-27 |
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