JPH0612622B2 - Dynamic memory refresh method - Google Patents
Dynamic memory refresh methodInfo
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- JPH0612622B2 JPH0612622B2 JP61057513A JP5751386A JPH0612622B2 JP H0612622 B2 JPH0612622 B2 JP H0612622B2 JP 61057513 A JP61057513 A JP 61057513A JP 5751386 A JP5751386 A JP 5751386A JP H0612622 B2 JPH0612622 B2 JP H0612622B2
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- address
- refresh
- memory
- dynamic
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はダイナミックメモリのリフレッシュ方式に関
し、特にダイナミックRAMのリフレッシュ機能を持つ
マイクロプロセッサ(以下、リフレッシュ機能付CPU
と称する)を用いてダイナミックRAMのリフレッシュ
を行なうシステムにおける連続的なダイレクト・メモリ
・アクセス(以下連続DAMと称する)時のリフレッシ
ュに関する。The present invention relates to a dynamic memory refresh system, and more particularly to a microprocessor having a dynamic RAM refresh function (hereinafter, CPU with refresh function).
(Hereinafter referred to as ")" for refreshing a dynamic RAM in a system for continuous direct memory access (hereinafter referred to as "continuous DAM").
従来リフレッシュを行なう場合には第2図に示すように
専用のリフレッシュコントローラ23を使用するか、リ
フレッシュ機能付CPUを用いた場合には第3図のよう
なインターフェイス回路を用いている。第2図の例の場
合にはマイクロプロセッサ(以下、CPUと称する)ま
たはダイレクト・メモリ・アクセス用コントローラ(以
下、DMACと称する)からのアドレス信号1及び読み
出しや書き込みの制御信号(以下、コントロール信号と
称する)9により、リフレッシュコントローラ23は指
定されたアドレスに対応するメモリのセレクト信号5−
1,5−2,5−3,5−4のうちの1本をアクティブ
としてダイナミックRAM6−1,6−2,6−3,6
−4のどれか1つを選択する。このときアドレスライン
8にはアドレス信号1の下位が出力されており、前記セ
レクト信号5によりダイナミックRAMにアドレス情報
として設定される。次にある定められたダイミングでリ
フレッシュコントローラ23はアドレスライン8にアド
レス信号1の上位を出力し、ストローブ信号18をアク
ティブとして実際のアクセスを行なう(ダイナミックR
AMに対する読み出しか書き込みかも指定されるがここ
では省略する)。書き込み時にはデータ・バス22上の
データがデータ・バスI/F21から書き込みデータ信
号を通してダイナミックRAMに入力され、読み出し時
には読み出しデータ信号20から読み出されたデータは
データ・レディ信号24によりデータ・バスI/F21
にラッチされ、データ・バス22に出力される。リフレ
ッシュ時にはリフレッシュコントローラ23はアドレス
ライン8にリフレッシュを行なうべきアドレスを出力
し、セレクト信号5−1,5−2,5−3,5−4を全
てアクティブとする(このときストローブ信号18はア
クティブとはならない為にダイナミックRAMに対する
アクセスは行なわれてない)。リフレッシュ中にCPU
またはDMACからのアクセスがあってもデータ・レデ
ィ信号24が出力されない為にアクセスはリフレッシュ
が終了するまで行なわれない。When performing conventional refresh, a dedicated refresh controller 23 is used as shown in FIG. 2, or when a CPU with refresh function is used, an interface circuit as shown in FIG. 3 is used. In the case of the example of FIG. 2, an address signal 1 and a read / write control signal (hereinafter, control signal) from a microprocessor (hereinafter, CPU) or direct memory access controller (hereinafter, DMAC) 9), the refresh controller 23 selects the memory select signal 5-corresponding to the designated address.
One of the 1,5-2,5-3,5-4 is made active and the dynamic RAM 6-1, 6-2, 6-3, 6
-4 is selected. At this time, the lower order of the address signal 1 is output to the address line 8 and is set as address information in the dynamic RAM by the select signal 5. Next, the refresh controller 23 outputs the upper part of the address signal 1 to the address line 8 by a predetermined dimming and makes the strobe signal 18 active to perform the actual access (dynamic R).
(Read or write for AM is also specified, but omitted here). At the time of writing, the data on the data bus 22 is input to the dynamic RAM from the data bus I / F 21 through the write data signal, and at the time of reading, the data read from the read data signal 20 is transferred to the data bus I by the data ready signal 24. / F21
Output to the data bus 22. At the time of refresh, the refresh controller 23 outputs an address to be refreshed to the address line 8 and activates all the select signals 5-1, 5-2, 5-3, 5-4 (at this time, the strobe signal 18 is active). The dynamic RAM is not accessed because it must not be). CPU during refresh
Alternatively, since the data ready signal 24 is not output even if there is an access from the DMAC, the access is not performed until the refresh is completed.
第3図の例の場合には、アドレス信号1の上位2ビット
がデコーダ2にはいり、デコード信号3−1,3−2,
3−3,3−4のうちのどれか1本がアクティブとなり
ORゲート4−1,4−2,4−3,4−4を通してセ
レクト信号5−1,5−2,5−3,5−4の1本がア
クティブとなりダイナミックRAM6−1,6−2,6
−3,6−4のうちどれか1つが選択される。アドレス
ライン8にはマルチプレクサ7を介してアドレス信号1
のうち上位2ビットを除く信号の下位、上位が出力され
ている(この切り換えはタイミング回路10からのアド
レス切換信号11により行なわれる)。ストローブタイ
ミング信号12がアクティブとなるとストローブ信号1
8がアクティブになり、ダイナミックRAM6−1,6
−2,6−3,6−4のうちでセレクト信号5で選択さ
れたものが動作をスタートする。リフレッシュ時には、
CPUからのリフレッシュアドレス信号1上に出力さ
れ、マルチプレクサ7を介してアドレス8からダイナミ
ックRAM6−1,6−2,6−3,6−4に加えられ
るとともにリフレッシュ信号14によりORゲート4−
1,4−2,4−3,4−4を介してセレクト信号5−
1,5−2,5−3,5−4が全てアクティブとなり、
指定されたアドレスに対するリフレッシュが行なわれる
(このときリフレッシュ信号14によりストローブ信号
18は禁止される為に実際のリード/ライトは行なわれ
ない)。In the case of the example in FIG. 3, the upper 2 bits of the address signal 1 enter the decoder 2 and the decode signals 3-1, 3-2
Any one of 3-3, 3-4 becomes active, and select signals 5-1, 5-2, 5-3, 5 through OR gates 4-1, 4-2, 4-3, 4-4. -4 becomes active and the dynamic RAMs 6-1, 6-2, 6
Any one of -3 and 6-4 is selected. Address signal 1 is sent to address line 8 via multiplexer 7.
The lower and upper bits of the signal excluding the upper 2 bits are output (this switching is performed by the address switching signal 11 from the timing circuit 10). When the strobe timing signal 12 becomes active, the strobe signal 1
8 becomes active, and the dynamic RAMs 6-1 and 6
The one selected by the select signal 5 out of -2, 6-3 and 6-4 starts the operation. When refreshing,
It is output onto the refresh address signal 1 from the CPU, added from the address 8 to the dynamic RAMs 6-1 6-2 6-3, 6-4 via the multiplexer 7, and the OR signal 4-is generated by the refresh signal 14.
Select signal 5-via 1,4-2,4-3,4-4
1,5-2,5-3,5-4 are all active,
The specified address is refreshed (at this time, the strobe signal 18 is prohibited by the refresh signal 14 so that actual read / write is not performed).
上述した従来のダイナミックRAM制御回路において、
第2図の例の場合にはリケレッシュ動作がCPUやDM
ACの動作と非同期となる為にリフレッシュ動作中にC
PUやDMACからダイナミックへのアクセスが発生す
るとCPUやDMACは待たされてしまう為にアクセス
・スピートが低下してしまう欠点がある。また、第3図
の例の場合にはリフレッシュとCPUやDMACからの
アクセスとの非同期問題はないが、連続DMAが行なわ
れている時には、アクセスされていないダイナミックR
AMではリフレッシュが行なわれない為データが消えて
しまうことがある。In the conventional dynamic RAM control circuit described above,
In the case of the example in FIG. 2, the requesting operation is performed by the CPU or DM.
Since it is asynchronous with the AC operation, C during refresh operation
When a dynamic access is generated from the PU or the DMAC, the CPU or the DMAC is kept waiting, and the access speed is lowered. Further, in the case of the example of FIG. 3, there is no asynchronous problem between the refresh and the access from the CPU or the DMAC, but when the continuous DMA is performed, the dynamic R which is not accessed.
In AM, data may be lost because refresh is not performed.
本発明のダイナミックRAMのリフレッシュ方式は、D
MA時およびフレッシュ時に全てのダイナミックRAM
ブロックを選択する為のゲート回路と、DMA時には本
来選択されるべきダイナミックRAMブロック以外およ
びリフレッシュ時には全てのダイナミックRAMブロッ
クに対するアクセスのストローブ信号を禁止する為のゲ
ート回路とを設けて、従来の欠点を解消したことを特徴
とする。The refresh method of the dynamic RAM of the present invention is D
All dynamic RAM during MA and fresh
By providing a gate circuit for selecting a block and a gate circuit for inhibiting a strobe signal for access to all dynamic RAM blocks other than the dynamic RAM block that should be originally selected during DMA and at the time of refresh, the conventional drawbacks are solved. The feature is that it has been resolved.
次に、本発明について図面を参照して説明する。第1図
は本発明の一実施例であるダイナミックRAMの制御回
路図である。CPUまたはDMACからのアドレス信号
1はその上位2ビットがデコーダ2、下位ビットがマル
チプレクサ7の各入力となっている。デコーダ2の出力
であるデコード信号3−1,3−2,3−3,3−4は
各々ORゲート4−1,4−2,4−3,4−4を介し
てセレクト信号5−1,5−2,5−3,5−4となり
対応するダイナミックRAMブロック6−1,6−2,
6−3,6−4を選択する為に用いられる。マルチプレ
クサ7はCPUまたはDMACからのコントロール信号
9に対応してタイミング回路10から出力されるアドレ
ス切換信号11に応じてマルチプレクサの入力の下位の
半分または上位半分をアドレスライン8に出力する。D
AMモード信号13はリフレッシュ信号14との論理和
をとられ、強制セレクト信号15となりORゲート4−
1,4−2,4−3,4−4の片方の入力となる。これ
は全てのダイナミックRAM6−1,6−2,6−3,
6−4を選択する為に使用されるとともに、インバータ
を介してデコーダ2により選択されたダイナミックRA
M以外に対してのアクセスを禁止するセレクト禁止信号
16−1,16−2,16−3,16−4を発生する為
に使用される。リフレッシュ信号14は強制セレクト信
号15の発生、さらにセレクト禁止信号16−1,16
−2,16−3,16−4とともにストローブ許可信号
17−1,17−2,17−3,17−4を禁止するの
に使用される。CPUやDMACからコントロール信号
9はタイミング回路10においてダイナミックRAM用
のアドレス切換信号11及びストローブ・タイミング信
号12を発生する為に用いられるとともに、データ・バ
スI/F21においてデータ転送方向を定めるのに用い
られる。CPUやDMACとのデータのやりとりはデー
タ・バス22がデータ・バスI/F21を介してダイナ
ミックRAMへの書き込みデータ信号19と読み出しデ
ータ信号20と接続されることにより行なわれる。Next, the present invention will be described with reference to the drawings. FIG. 1 is a control circuit diagram of a dynamic RAM which is an embodiment of the present invention. In the address signal 1 from the CPU or the DMAC, the upper 2 bits are the decoder 2 and the lower bits are the inputs to the multiplexer 7. The decode signals 3-1, 3-2, 3-3, 3-4 output from the decoder 2 are supplied with the select signal 5-1 via the OR gates 4-1, 4-2, 4-3, 4-4. , 5-2, 5-3, 5-4 and the corresponding dynamic RAM blocks 6-1, 6-2,
Used to select 6-3 and 6-4. The multiplexer 7 outputs the lower half or upper half of the input of the multiplexer to the address line 8 in response to the address switching signal 11 output from the timing circuit 10 in response to the control signal 9 from the CPU or the DMAC. D
The AM mode signal 13 is logically ORed with the refresh signal 14 to become the forced select signal 15 and the OR gate 4-
It is one of the inputs 1,4-2,4-3,4-4. This is all dynamic RAM 6-1, 6-2, 6-3,
Dynamic RA selected by the decoder 2 via the inverter and used to select 6-4
It is used to generate select prohibition signals 16-1, 16-2, 16-3, 16-4 that prohibit access to other than M. The refresh signal 14 is the generation of the forced select signal 15 and the select inhibit signals 16-1 and 16.
Used to inhibit strobe enable signals 17-1, 17-2, 17-3, 17-4 as well as -2, 16-3, 16-4. The control signal 9 from the CPU or the DMAC is used to generate the address switching signal 11 and the strobe timing signal 12 for the dynamic RAM in the timing circuit 10 and also to determine the data transfer direction in the data bus I / F 21. To be Data is exchanged with the CPU and the DMAC by connecting the data bus 22 to the write data signal 19 and the read data signal 20 to the dynamic RAM via the data bus I / F 21.
この構成において、CPUからのアクセス時にはデコー
ダ2によりデコード信号3−1,3−2,3−3,3−
4のうちの1本がアクティブとなり、強制セレクト信号
15がアクティブでないのでORゲート4−1,4−
2,4−3,4−4を介してセレクト信号5−1,5−
2,5−3,5−4のうちの1本がアクティブとなり、
ダイナミックRAM6−1,6−2,6−3,6−4の
どれかが選択される。さらに、アドレスライン8にはア
ドレス信号1の下位が下半分、上半分の順で出力され
て、タイミング回路10からのストローブ・タイミング
信号によりストローブ信号18−1,18−2,18−
3,18−4がアクティブになってダイナミックRAM
6−1,6−2,6−3,6−4の任意のアドレスへの
アクセスが行なわれる(DMAモード信号13およびリ
フレッシュ信号14がともにアクティブでないのでセレ
クト禁止信号16−1,16−2,16−3,16−4
は全て非アクティブでストローブ許可信号17−1,1
7−2,17−3,17−4は全てアクティブとなって
いる為)。リフレッシュ時には、CPUからのリフレッ
シュアドレスはマルチプレクサ7を介してアドレスライ
ン8に出力され、リフレッシュ信号14により強制セレ
クト信号がアクティブとなりORゲート4−1,4−
2,4−3,4−4を介してセレクト信号5−1,5−
2,5−3,5−4が全てのアクティブとなり全てのダ
イナミックRAM6−1,6−2,6−3,6−4が選
択される。このとき、ストロブ特許信号17−1,17
−2,17−3,17−4はリフレッシュ信号14によ
り禁止される為にストローブ信号18−1,18−2,
18−3,18−4はアクティブにならず、ダイナミッ
クRAMはリフレッシュ動作となる。DMACからのア
クセス時においては、DMAモード信号13により強制
セレクト信号15がアクティブとなり、リフレッシュ時
と同様に全てのダイナミックRAMが選択され、アドレ
スライン8にはCPUからのアクセス時と同時にアドレ
ス情報が出力されるが、DMAモード信号13がアクテ
ィブな為にデコーダ2からのデコード信号3−1,3−
2,3−3,3−4のうちでアクティブなものに対応す
るところ以外はセレクト禁止信号16−1,16−2,
16−3,16−4がアクティブ(1本は非アクティ
ブ)となり、デコーダ2により選択されたダイナミック
RAM(6−1,6−2,6−3,6−4のどれか)に
対してのみストローブ信号(18−1,18−2,18
−3,18−4のどれか)が出力され通常のアクセスが
行なわれ、同時に他のダイナミックRAMに対してはリ
フレッシュ動作が行なわれる。In this configuration, the decoder 2 decodes the decode signals 3-1, 3-2, 3-3, 3- when accessed from the CPU.
Since one of the four becomes active and the forced select signal 15 is not active, the OR gates 4-1 and 4-
Select signals 5-1 and 5-through 2,4-3 and 4-4
One of 2,5-3,5-4 becomes active,
Any of the dynamic RAMs 6-1, 6-2, 6-3, 6-4 is selected. Further, the lower part of the address signal 1 is output to the address line 8 in the order of the lower half and the upper half, and the strobe / timing signal from the timing circuit 10 causes the strobe signals 18-1, 18-2, 18-.
3,18-4 become active and dynamic RAM
Access to any address of 6-1, 6-2, 6-3, 6-4 is performed (selection signals 16-1, 16-2, 16-2, 16-2, since both DMA mode signal 13 and refresh signal 14 are inactive). 16-3, 16-4
Are all inactive and strobe enable signals 17-1, 1
7-2, 17-3, 17-4 are all active). At the time of refreshing, the refresh address from the CPU is output to the address line 8 through the multiplexer 7, and the refresh signal 14 activates the forced select signal to activate the OR gates 4-1 and 4-.
Select signals 5-1 and 5-through 2,4-3 and 4-4
2, 5, 3 and 5-4 are all activated, and all the dynamic RAMs 6-1, 6-2, 6-3 and 6-4 are selected. At this time, the strobe patent signals 17-1, 17
-2, 17-3, 17-4 are prohibited by the refresh signal 14, so strobe signals 18-1, 18-2,
18-3 and 18-4 are not activated, and the dynamic RAM is refreshed. At the time of access from the DMAC, the forced selection signal 15 is activated by the DMA mode signal 13, all the dynamic RAMs are selected in the same manner as at the time of refresh, and the address information is output to the address line 8 at the same time as the access from the CPU. However, since the DMA mode signal 13 is active, the decode signals 3-1 and 3-from the decoder 2 are generated.
Select inhibit signals 16-1, 16-2, except for those corresponding to active ones among 2, 3, 3 and 3-4.
16-3 and 16-4 become active (one is inactive), and only for the dynamic RAM (one of 6-1, 6-2, 6-3, 6-4) selected by the decoder 2. Strobe signal (18-1, 18-2, 18
Any one of -3 and 18-4) is output for normal access, and at the same time, refresh operation is performed for other dynamic RAMs.
以上説明したように1本発明は、ダイレクト・メモリ・
アクセス時に選択されたダイナミックRAMブロックに
は通常アクセスを、その他のダイナミックRAMブロッ
クにはリフレッシュを行なわせることにより、ダイレク
ト・メモリ・アクセス時にリフレッシュの抜けがなくな
る為に、連続DMAによりCPUからのリフレッシュが
行なわれない場合にもデータを保持できる効果がある。
しかもCPUやDMACの動作とリフレッシュが同期関
係を保ちつつ実行される為に非同期の問題もない。As described above, the present invention is directed to a direct memory
By allowing normal access to the dynamic RAM block selected at the time of access and refreshing to the other dynamic RAM blocks, there will be no missed refreshes at the time of direct memory access. There is an effect that data can be retained even when it is not performed.
Moreover, there is no problem of asynchronousness because the operations of the CPU and the DMAC and the refresh are executed while maintaining a synchronous relationship.
第1図は本発明の一実施例によるダイナミックRAMの
制御回路図、第2図は専用のリフレッシュコントローラ
を用いた従来のダイナミックRAM制御回路図、第3図
はリフレッシュ機能付CPUを用いた場合の従来のダイ
ナミックRAM制御回路図である。 1……アドレス信号、2……デコーダ、3−1,3−
2,3−3,3−4……デコード信号、4−1,4−
2,4−3,4−4……ORゲート、5−1,5−2,
5−3,5−4……セレクト信号、6−1,6−2,6
−3,6−4……ダイナミックRAM、7……マルチプ
レクサ、8……アドレス・ライン、9……コントロール
信号、10……タイミング回路、11……アドレス切換
信号、12……ストローブ・タイミング信号、13……
DMAモード信号、14……リフレッシュ信号、15…
…強制セレクト信号、16−1,16−2,16−3,
16−4……セレクト禁止信号、17−1,17−2,
17−3,17−4……ストローブ許可信号、18,1
8−1,18−2,18−3,18−4……ストローブ
信号、19……書込みデータ信号、20……読み出しデ
ータ信号、21……データ・バスI/F、22……デー
タ・バス、23……リフレッシュ・コントローラ、24
……データ・レディ信号。FIG. 1 is a control circuit diagram of a dynamic RAM according to an embodiment of the present invention, FIG. 2 is a conventional dynamic RAM control circuit diagram using a dedicated refresh controller, and FIG. 3 is a case where a CPU with refresh function is used. It is a conventional dynamic RAM control circuit diagram. 1 ... Address signal, 2 ... Decoder, 3-1 and 3-
2,3-3,3-4 ... Decode signals, 4-1 and 4-
2, 4-3, 4-4 ... OR gates, 5-1 and 5-2
5-3, 5-4 ... Select signals, 6-1, 6-2, 6
-3, 6-4 ... Dynamic RAM, 7 ... Multiplexer, 8 ... Address line, 9 ... Control signal, 10 ... Timing circuit, 11 ... Address switching signal, 12 ... Strobe timing signal, 13 ……
DMA mode signal, 14 ... Refresh signal, 15 ...
... Forced select signals, 16-1, 16-2, 16-3,
16-4 ... select prohibit signal, 17-1, 17-2,
17-3, 17-4 ... Strobe permission signal, 18, 1
8-1, 18-2, 18-3, 18-4 ... Strobe signal, 19 ... Write data signal, 20 ... Read data signal, 21 ... Data bus I / F, 22 ... Data bus , 23 ... Refresh controller, 24
...... Data ready signal.
Claims (1)
ドレスの一部のビットで前記複数のダイナミックメモリ
ブロックのうち特定のブロックを選択する第1の手段
と、アドレスの残りのビットで各メモリブロック内の同
一の領域を共通に選択する第2の手段と、ダイレクトメ
モリアクセスモードに応答して、指定されたアドレスに
よって選択された1つのメモリブロック内の領域を順次
連続的にリード/ライトする第3の手段と、前記ダイレ
クトメモリアクセスモードを検出して前記1つのメモリ
ブロック以外の他の全てのメモリブロックを同時に選択
する第4の手段とを有し、前記ダイレクトメモリアクセ
スモードの時、前記リード/ライトの対象となるメモリ
ブロックに対しては通常のリード/ライトを行い、残り
のメモリブロックに対しては前記第4の手段を用いてす
べてのメモリブロックを選択し、かつ前記リード/ライ
トの対象となるメモリブロックに与えられるアドレスを
これら残りのメモリブロックに与えることにより、当該
残りのメモリブロック内の領域をダイレクトメモリアク
セス用アドレスに基いてリフレッシュすることを特徴と
するダイナミックメモリのリフレッシュ方式。1. A plurality of dynamic memory blocks, first means for selecting a specific block from the plurality of dynamic memory blocks by a part of bits of an address, and remaining bits of an address in each memory block. A second means for commonly selecting the same area and a third means for sequentially and continuously reading / writing an area in one memory block selected by a designated address in response to the direct memory access mode. Means and fourth means for simultaneously detecting all the memory blocks other than the one memory block by detecting the direct memory access mode, and in the direct memory access mode, the read / write Normal read / write is performed on the target memory block and the remaining memory block Then, all the memory blocks are selected by using the fourth means, and the addresses given to the memory blocks to be read / written are given to these remaining memory blocks, so that the remaining memory blocks. A dynamic memory refresh method characterized by refreshing the internal area based on the addresses for direct memory access.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61057513A JPH0612622B2 (en) | 1986-03-14 | 1986-03-14 | Dynamic memory refresh method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61057513A JPH0612622B2 (en) | 1986-03-14 | 1986-03-14 | Dynamic memory refresh method |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62214590A JPS62214590A (en) | 1987-09-21 |
JPH0612622B2 true JPH0612622B2 (en) | 1994-02-16 |
Family
ID=13057815
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61057513A Expired - Lifetime JPH0612622B2 (en) | 1986-03-14 | 1986-03-14 | Dynamic memory refresh method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0612622B2 (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2689498B2 (en) * | 1988-07-08 | 1997-12-10 | ソニー株式会社 | Image memory device |
JP3112020B2 (en) * | 1990-06-18 | 2000-11-27 | 株式会社日立製作所 | Dynamic RAM control circuit |
-
1986
- 1986-03-14 JP JP61057513A patent/JPH0612622B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPS62214590A (en) | 1987-09-21 |
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