JPH06125178A - Ceramic multilayer board and its manufacture - Google Patents
Ceramic multilayer board and its manufactureInfo
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- JPH06125178A JPH06125178A JP29809592A JP29809592A JPH06125178A JP H06125178 A JPH06125178 A JP H06125178A JP 29809592 A JP29809592 A JP 29809592A JP 29809592 A JP29809592 A JP 29809592A JP H06125178 A JPH06125178 A JP H06125178A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は，ビアホールを有するセ
ラミックス多層基板及びその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a ceramic multilayer substrate having via holes and a method for manufacturing the same.
【０００２】[0002]
【従来技術】従来，例えば，図７に示すごとく，セラミ
ックス基板９７〜９９を積層したセラミックス多層基板
９がある。該セラミックス多層基板９の内部には，内層
回路５８，５９が形成されており，これらはビアホール
９０により外部に電気的に導出される。ビアホール９０
内にはビアホール導体５が充填されている。内層回路５
８，５９は，ビアホール９０の側面において電気的に接
続している。2. Description of the Related Art Conventionally, for example, as shown in FIG. 7, there is a ceramic multilayer substrate 9 in which ceramic substrates 97 to 99 are laminated. Inner layer circuits 58 and 59 are formed inside the ceramic multilayer substrate 9, and these are electrically led out to the outside by a via hole 90. Beer hole 90
A via-hole conductor 5 is filled inside. Inner layer circuit 5
8, 59 are electrically connected to the side surface of the via hole 90.
【０００３】上記セラミックス多層基板９の製造方法と
しては，次の方法が考えられている。まず，図８に示す
ごとく，セラミックス基板９７〜９９を形成するための
グリーンシート７７〜７９の同一箇所に，ビアホール９
０を穿設する。該ビアホール９０内にビアホール導体５
を充填する。次いで，上記グリーンシート７８，７９の
上下に内層回路５８，５９を印刷形成する。The following method is considered as a method of manufacturing the above-mentioned ceramic multilayer substrate 9. First, as shown in FIG. 8, the via holes 9 are formed at the same locations on the green sheets 77 to 79 for forming the ceramic substrates 97 to 99.
Drill 0. The via hole conductor 5 is provided in the via hole 90.
To fill. Next, inner layer circuits 58 and 59 are formed by printing on the upper and lower sides of the green sheets 78 and 79.
【０００４】次に，グリーンシート７７〜７９の焼結温
度では焼結しない未焼結グリーンシート６１，６９を上
記グリーンシート７７〜７９の上下に載置し，熱圧着す
る。次いで，これらを上記焼結温度で焼成し，セラミッ
クス基板９７〜９９を得る。その後，上記未焼結グリー
ンシート６１，６９を除去する。Next, the unsintered green sheets 61 and 69 which are not sintered at the sintering temperature of the green sheets 77 to 79 are placed on the upper and lower sides of the green sheets 77 to 79 and thermocompression bonded. Then, these are fired at the above sintering temperature to obtain ceramic substrates 97 to 99. Then, the unsintered green sheets 61 and 69 are removed.
【０００５】[0005]
【解決しようとする課題】しかしながら，上記従来の製
造方法によれば，上記グリーンシートを焼成する際に，
図９に示すごとく，ビアホール９０が湾曲し，ビアホー
ル９０内に隙間８が形成される。そのため，ビアホール
９０と内層回路５８，５９とが断線することがあり，電
気的接続信頼性に欠ける。[Problems to be Solved] However, according to the above conventional manufacturing method, when firing the green sheet,
As shown in FIG. 9, the via hole 90 is curved and the gap 8 is formed in the via hole 90. Therefore, the via hole 90 and the inner layer circuits 58 and 59 may be disconnected, and the electrical connection reliability is poor.
【０００６】ビアホール９０が湾曲するのは以下の理由
によるものであると推測される。即ち，焼結の際に，グ
リーンシート７７〜７９は，熱圧着した未焼結グリーン
シート６１，６９により上下方向から拘束されるので均
一な厚さに収縮する。しかし，上記グリーンシートの内
部平面方向においては何に拘束されずに自由状態である
ため，図９のごとく，ビアホール９０の中央付近の収縮
が著しく，湾曲変形してしまう。この収縮，湾曲は，グ
リーンシート７７〜７９の全体厚みが大きい程大きい。It is assumed that the via hole 90 is curved for the following reason. That is, during sintering, the green sheets 77 to 79 are constrained from the vertical direction by the thermocompression-bonded unsintered green sheets 61 and 69, and thus contract to a uniform thickness. However, since the green sheet is in a free state without being restricted by the internal plane direction, as shown in FIG. 9, the contraction near the center of the via hole 90 is remarkable and the green sheet is curved and deformed. The shrinkage and the curvature increase as the overall thickness of the green sheets 77 to 79 increases.
【０００７】また，セラミックス多層基板を長期間，高
温，低温が繰り返される場所で使用する場合，ビアホー
ルの収縮，膨張によって，上記のごとく内層回路との切
断を生ずるおそれもある。本発明はかかる問題点に鑑
み，ビアホールと内層回路との接続信頼性に優れたセラ
ミックス多層基板及びその製造方法を提供しようとする
ものである。Further, when the ceramic multilayer substrate is used in a place where high temperature and low temperature are repeated for a long time, contraction and expansion of the via hole may cause disconnection from the inner layer circuit as described above. In view of the above problems, the present invention aims to provide a ceramic multilayer substrate having excellent connection reliability between a via hole and an inner layer circuit, and a method for manufacturing the same.
【０００８】[0008]
【課題の解決手段】本発明は，複数枚の低温焼成セラミ
ックス基板を積層すると共に，その内部にはビアホール
を設け，該ビアホールは内層回路によって電気的に接続
されているセラミックス多層基板において，上記ビアホ
ールはその端部においてのみ内層回路と接触し，その側
面においては内層回路と接触していないことを特徴とす
るセラミックス多層基板にある。The present invention relates to a ceramic multilayer substrate in which a plurality of low-temperature fired ceramic substrates are laminated and a via hole is provided therein, and the via hole is electrically connected by an inner layer circuit. Is a ceramic multilayer substrate characterized in that it is in contact with the inner layer circuit only at its ends and is not in contact with the inner layer circuit at its side surface.
【０００９】本発明において，最も注目すべきことは，
ビアホールは，その端部においてのみ内層回路と接触
し，従来例のごとくその側面においては内層回路と接触
していないことである。上記端部とは，ビアホールの上
端，又は下端或いは上下両端をいう。ビアホールは，複
数のセラミックス基板を連続貫通して設けることができ
る。また，ビアホールは，１枚のセラミックス基板だけ
を貫通して設けることもできる。In the present invention, the most remarkable thing is that
The via hole is in contact with the inner layer circuit only at its end, and is not in contact with the inner layer circuit on its side surface as in the conventional example. The above-mentioned end means the upper end, the lower end, or the upper and lower ends of the via hole. The via hole can be provided by continuously penetrating a plurality of ceramic substrates. Further, the via hole may be provided so as to penetrate only one ceramic substrate.
【００１０】そして，例えば，ビアホールが３枚以上の
セラミックス基板を連続貫通して設けられている場合
に，ビアホールは，その最上部或いは最下部の端部にお
いて内層回路と接触している。内層回路は，セラミック
ス多層基板の内部に埋設されている。また，上記のセラ
ミックス基板は，１０００℃以下，具体的には８００〜
１０００℃において焼成することができる低温焼成セラ
ミックス基板を用いる。Then, for example, when the via hole is provided so as to continuously penetrate three or more ceramic substrates, the via hole is in contact with the inner layer circuit at the uppermost or lowermost end thereof. The inner layer circuit is embedded inside the ceramic multilayer substrate. In addition, the above-mentioned ceramic substrate has a temperature of 1000 ° C. or lower, specifically 800 to
A low temperature fired ceramic substrate that can be fired at 1000 ° C. is used.
【００１１】上記セラミックス多層基板を製造する方法
としては，セラミックス基板を形成するためのグリーン
シートにビアホール導体を充填したビアホールを形成す
ると共に内層回路を形成し，これらを複数枚積層し，次
いで，上記グリーンシートの焼結温度では焼結しない未
焼結グリーンシートを上記の積層したグリーンシートの
上下に載置し，熱圧着し，次いで，上記グリーンシート
の焼結温度で焼成し，その後上記未焼結グリーンシート
を除去するセラミックス多層基板の製造方法であって，
上記ビアホールはその端部においてのみ内層回路と接触
し，その側面においては内層回路と接触していないこと
を特徴とするセラミックス多層基板の製造方法がある。As a method of manufacturing the ceramic multilayer substrate, a green sheet for forming the ceramic substrate is formed with via holes filled with via hole conductors, an inner layer circuit is formed, a plurality of these are laminated, and then the above Unsintered green sheets that do not sinter at the sintering temperature of the green sheets are placed above and below the laminated green sheets, thermocompression bonded, and then fired at the sintering temperature of the green sheets, and then the green sheet A method for manufacturing a ceramic multi-layer substrate for removing a binding green sheet, comprising:
There is a method of manufacturing a ceramic multilayer substrate, wherein the via hole is in contact with the inner layer circuit only at its end and is not in contact with the inner layer circuit on its side surface.
【００１２】内層回路は，グリーンシートにビアホール
を形成した後，スクリーン印刷等により導体ペーストを
塗布し，所定の位置にグリーンシートを配置し，熱圧着
して，その後焼成する。該導体ペーストは，Ａｇ，Ａｇ
−Ｐｄ，Ａｕ等を用いる。ビアホールには，ビアホール
導体が充填されている。なお，ビアホール導体も，上記
印刷時にビアホール内に充填される。In the inner layer circuit, after forming a via hole in the green sheet, a conductor paste is applied by screen printing or the like, the green sheet is arranged at a predetermined position, thermocompression bonded, and then fired. The conductor paste is Ag, Ag
-Pd, Au, etc. are used. The via hole is filled with a via hole conductor. The via hole conductor is also filled in the via hole during the printing.
【００１３】ビアホール導体は，グリーンシートの焼成
の際に未焼結グリーンシートと接着しないものを用い
る。未焼結グリーンシートとしては，アルミナ，ジルコ
ニア等を用いる。また，ここに注目すべきことは，上記
グリーンシートを積層する際には，その２枚以上を貫通
するビアホールに対して，その側面に内層回路を接触さ
せる態様を採用しないことである。内層回路は，必ずビ
アホールの端部とのみ接触させることである。As the via-hole conductor, one that does not adhere to the green sheet when firing the green sheet is used. Alumina, zirconia, or the like is used as the unsintered green sheet. It should be noted that, when stacking the green sheets, the aspect in which the inner layer circuit is brought into contact with the side surface of the via hole penetrating two or more of the green sheets is not adopted. The inner layer circuit must be in contact only with the end of the via hole.
【００１４】また，上記の製造方法の場合には，セラミ
ックス基板は低温焼成セラミックス基板であっても，そ
れ以外のものであっても良いが，前記未焼結グリーンシ
ートとして，アルミナ，ジルコニア等を用いる場合には
セラミックス基板は前記低温焼成セラミックス基板を用
いることが好ましい。In the case of the above-mentioned manufacturing method, the ceramic substrate may be a low temperature fired ceramic substrate or another substrate, but alumina, zirconia or the like is used as the unsintered green sheet. When used, the ceramic substrate is preferably the low temperature fired ceramic substrate.
【００１５】[0015]
【作用及び効果】本発明においては，ビアホールは，そ
の端部においてのみ内層回路と接触し，その側面におい
ては内層回路と接触していない。そのため，たとえ，焼
成時において，グリーンシートの収縮によりビアホール
が湾曲しても，ビアホールの側面には内層回路が接触し
ていないため，何らビアホールと内層回路との電気的接
続性に支障を来すことはない。In the present invention, the via hole is in contact with the inner layer circuit only at the end thereof, and is not in contact with the inner layer circuit at the side surface thereof. Therefore, even if the via hole is curved due to the shrinkage of the green sheet during firing, the inner layer circuit is not in contact with the side surface of the via hole, which hinders the electrical connectivity between the via hole and the inner layer circuit. There is no such thing.
【００１６】また，セラミックス多層基板を，高温，低
温を繰り返す場所で長期間使用した場合においても，前
記従来例のごとく，ビアホールと内層回路とが切断する
こともない。そのため，本発明のセラミックス多層基板
は，ビアホールと内層回路との接続信頼性に優れてい
る。従って，本発明によれば，ビアホールと内層回路と
の接続信頼性に優れたセラミックス多層基板及びその製
造方法を提供することができる。Further, even when the ceramic multilayer substrate is used for a long time in a place where high temperature and low temperature are repeated, the via hole and the inner layer circuit are not disconnected unlike the conventional example. Therefore, the ceramic multilayer substrate of the present invention has excellent connection reliability between the via hole and the inner layer circuit. Therefore, according to the present invention, it is possible to provide a ceramic multilayer substrate having excellent connection reliability between the via hole and the inner layer circuit, and a method for manufacturing the same.
【００１７】[0017]
実施例１ 本発明にかかる実施例につき，図１〜図４を用いて説明
する。本例のセラミックス多層基板９は，図１に示すご
とく，１０００℃以下の低温で焼成されたセラミックス
基板９７〜９９を積層してなる。該セラミックス多層基
板９の内部には，内層回路５８，５９が形成されてお
り，これらはビアホール１７〜１９の端部と接触してい
る。ビアホール１７〜１９内にはビアホール導体５が充
填されている。上記ビアホール１７〜１９は，各セラミ
ックス基板９７〜９９にそれぞれ穿設されている。Example 1 An example according to the present invention will be described with reference to FIGS. As shown in FIG. 1, the ceramic multilayer substrate 9 of this example is formed by laminating ceramic substrates 97 to 99 fired at a low temperature of 1000 ° C. or lower. Inside the ceramic multilayer substrate 9, inner layer circuits 58 and 59 are formed, and these are in contact with the ends of the via holes 17 to 19. The via hole conductors 5 are filled in the via holes 17 to 19. The via holes 17 to 19 are formed in the ceramic substrates 97 to 99, respectively.
【００１８】上記ビアホール１７，１８の間には，内層
回路５８が形成されている。また，ビアホール１８，１
９の間には，内層回路５９が形成されている。そして，
上記ビアホール１７〜１９内のビアホール導体５は，上
記内層回路５８，５９により互いに接続されている。上
記セラミックス基板９７〜９９は，厚さ０．３ｍｍであ
る。上記ビアホール１７〜１９の口径は，０．２ｍｍで
ある。An inner layer circuit 58 is formed between the via holes 17 and 18. Also, via holes 18 and 1
An inner layer circuit 59 is formed between the layers 9. And
The via hole conductors 5 in the via holes 17 to 19 are connected to each other by the inner layer circuits 58 and 59. The ceramic substrates 97 to 99 have a thickness of 0.3 mm. The via holes 17 to 19 have a diameter of 0.2 mm.
【００１９】次に，上記セラミックス多層基板の製造方
法について説明する。まず，図２に示すごとく，セラミ
ックス基板９７〜９９形成用のグリーンシート７７〜７
９と，該グリーンシート７７〜７９の焼結温度では焼結
しない未焼結グリーンシート６１，６９とを準備する。
グリーンシート７７〜７９は，１０００℃以下で焼結す
る低温焼成基板用材料である。Next, a method for manufacturing the above ceramic multilayer substrate will be described. First, as shown in FIG. 2, green sheets 77 to 7 for forming ceramic substrates 97 to 99 are formed.
9 and unsintered green sheets 61 and 69 which are not sintered at the sintering temperature of the green sheets 77 to 79 are prepared.
The green sheets 77 to 79 are low temperature firing substrate materials that are sintered at 1000 ° C. or lower.
【００２０】グリーンシート７７〜７９を作製するに当
たっては，まず，ＣａＯ−Ａｌ2 Ｏ3 −ＳｉＯ2 −Ｂ2
Ｏ3 系ガラス６０重量％（以下，％という）とアルミナ
４０％とよりなるセラミックス基板材料の混合粉末に，
溶剤，バインダー，及び可塑剤を加え，混練して，スラ
リーを作製する。次いで，常法のドクターブレード法に
より，上記スラリーを用いて，厚み０．３ｍｍのグリー
ンシートを作製する。In producing the green sheets 77 to 79, first, CaO--Al 2 O 3 --SiO 2 --B 2
A mixed powder of a ceramic substrate material consisting of 60% by weight of O 3 glass (hereinafter referred to as “%”) and 40% of alumina,
A solvent, a binder, and a plasticizer are added and kneaded to prepare a slurry. Next, a green sheet having a thickness of 0.3 mm is produced using the above slurry by a conventional doctor blade method.
【００２１】未焼結グリーンシート６１，６９を作製す
るに当たっては，アルミナ粉末をバインダーにより混合
して，ペースト状にする。次いで，常法のドクターブレ
ード法により，上記ペーストを用いて，厚み０．２ｍｍ
の未焼結グリーンシートを作製する。未焼結グリーンシ
ート６１，６９は，積層工程における熱圧着，及び加熱
工程における加熱では，膨張，収縮等の変形が生じない
ものであり，上記グリーンシートに積層した際，グリー
ンシート中に含まれるバインダーの蒸発を妨げないもの
である。また，未焼結グリーンシート６１，６９は，上
記グリーンシートの焼結温度では焼結しないものであ
る。In producing the unsintered green sheets 61, 69, alumina powder is mixed with a binder to form a paste. Then, by the conventional doctor blade method, using the above paste, a thickness of 0.2 mm
The unsintered green sheet is prepared. The unsintered green sheets 61 and 69 do not undergo deformation such as expansion and contraction due to thermocompression bonding in the laminating step and heating in the heating step, and are included in the green sheet when laminated on the green sheet. It does not hinder the evaporation of the binder. The unsintered green sheets 61 and 69 are not sintered at the sintering temperature of the green sheets.
【００２２】次いで，上記各グリーンシート７７〜７９
の互い違いの位置に，ビアホール１７〜１９を穿設す
る。次いで，ビアホール１７〜１９内に，ビアホール導
体５を充填する。ビアホール導体５は，グリーンシート
の焼成の際に未焼結グリーンシート６１，６９と接着し
ないものである。ビアホール導体５は，フリットを含有
していない銀系導体とバインダーとを混合してペースト
状にしたものである。次いで，グリーンシート７８，７
９の上に内層回路５８，５９を印刷形成する。内層回路
５８，５９は，銀とバインダーとを混合した導体ペース
トである。Next, the above green sheets 77 to 79
Via holes 17 to 19 are drilled at alternate positions. Next, the via hole conductors 5 are filled in the via holes 17 to 19. The via-hole conductor 5 does not adhere to the unsintered green sheets 61 and 69 when the green sheet is fired. The via-hole conductor 5 is a paste prepared by mixing a silver-based conductor containing no frit and a binder. Next, the green sheets 78 and 7
The inner layer circuits 58 and 59 are formed on the printed circuit board 9 by printing. The inner layer circuits 58 and 59 are conductor pastes in which silver and a binder are mixed.
【００２３】次に，図３に示すごとく，未焼結グリーン
シート６９，グリーンシート７９，７８，７７，未焼結
グリーンシート６１を，下から順に積層し，位置合わせ
を行い，熱圧着して，積層体９０を得る。熱圧着の条件
は，温度１００℃，加圧力５０ｋｇ／ｃｍ2 ，２０秒間
である。Next, as shown in FIG. 3, the unsintered green sheet 69, the green sheets 79, 78, 77, and the unsintered green sheet 61 are laminated in order from the bottom, aligned, and thermocompression bonded. , The laminated body 90 is obtained. The conditions for thermocompression bonding are a temperature of 100 ° C., a pressure of 50 kg / cm 2 , and a time of 20 seconds.
【００２４】次に，上記グリーンシートが焼結する温度
で上記積層体９０を焼成する。その条件は，最高９００
℃，保持時間２０分である。これにより，図４に示すご
とく，上記未焼結グリーンシート６１，６９と，上記グ
リーンシートが焼結したセラミックス基板９７〜９９と
からなる焼成体９１が得られる。Next, the laminate 90 is fired at a temperature at which the green sheet is sintered. The condition is up to 900
C., holding time 20 minutes. As a result, as shown in FIG. 4, a fired body 91 including the unsintered green sheets 61 and 69 and the ceramic substrates 97 to 99 obtained by sintering the green sheets is obtained.
【００２５】次に，該焼成体９１から，未焼結グリーン
シート６１，６９を，ハケで剥離，除去する。更に，上
記セラミックス基板の上に残存している未焼結グリーン
シート６１，６９の残留物を超音波洗浄により除去す
る。これにより，前記のごとく，図１に示したセラミッ
クス多層基板９が得られる。Next, the unsintered green sheets 61, 69 are peeled off and removed from the fired body 91 by brushing. Further, the residue of the unsintered green sheets 61, 69 remaining on the ceramic substrate is removed by ultrasonic cleaning. As a result, as described above, the ceramic multilayer substrate 9 shown in FIG. 1 is obtained.
【００２６】次に，本例の作用効果につき説明する。本
例において，ビアホール１７の下端は内層回路５８と，
ビアホール１８の上下両端は内層回路５８，５９と，ビ
アホール１９の上端は内層回路５９と，それぞれ接触し
ている。そして，ビアホール１７〜１９の側面は，内層
回路５８，５９と接触していない。Next, the function and effect of this example will be described. In this example, the lower end of the via hole 17 has an inner layer circuit 58,
The upper and lower ends of the via hole 18 are in contact with the inner layer circuits 58 and 59, and the upper end of the via hole 19 is in contact with the inner layer circuit 59, respectively. The side surfaces of the via holes 17 to 19 are not in contact with the inner layer circuits 58 and 59.
【００２７】そのため，グリーンシートを焼成した際，
たとえ，焼成によるグリーンシートの収縮によりビアホ
ール１７〜１９が湾曲しても，該ビアホールの側面には
内層回路５８，５９が接触していないため，何らビアホ
ールと内層回路５８，５９との電気的接続性に支障を来
すことがない。Therefore, when the green sheet is fired,
Even if the via holes 17 to 19 are curved due to the shrinkage of the green sheet due to firing, the inner layer circuits 58 and 59 are not in contact with the side surfaces of the via holes. Therefore, no electrical connection is made between the via holes and the inner layer circuits 58 and 59. It does not affect your sexuality.
【００２８】また，セラミックス多層基板を高温，低温
を繰り返す場所で長時間使用した場合においても，前記
従来例のごとく，ビアホール１７〜１９と内層回路５
８，５９とが切断することもない。そのため，本例のセ
ラミックス多層基板９は，ビアホールと内層回路との接
続信頼性に優れている。Further, even when the ceramic multilayer substrate is used for a long time in a place where high temperature and low temperature are repeated, the via holes 17 to 19 and the inner layer circuit 5 are formed as in the conventional example.
There is no disconnection between 8 and 59. Therefore, the ceramic multilayer substrate 9 of this example is excellent in connection reliability between the via hole and the inner layer circuit.
【００２９】実施例２ 本例のセラミックス多層基板９は，図５に示すごとく，
セラミックス基板９５〜９９を積層している。該セラミ
ックス多層基板９の内部には，内層回路５６〜５９，５
６１，５８１が形成されており，これらはビアホール１
５〜１９，１１６の端部と接触している。Example 2 The ceramic multilayer substrate 9 of this example is as shown in FIG.
Ceramic substrates 95 to 99 are laminated. Inside the ceramic multilayer substrate 9, inner layer circuits 56 to 59, 5 are provided.
61 and 581 are formed, and these are via holes 1
It is in contact with the ends of 5 to 19 and 116.
【００３０】ここに注目すべきことは，ビアホール１１
６は，セラミックス基板９６，９７において同一位置に
形成され，２層のセラミックス基板の間を連続貫通して
いることである。上記ビアホール１５〜１９，１１６内
にはビアホール導体５が充填されている。What should be noted here is the via hole 11
Reference numeral 6 indicates that the ceramic substrates 96 and 97 are formed at the same position and continuously penetrate through the two layers of ceramic substrates. The via hole conductors 5 are filled in the via holes 15 to 19 and 116.
【００３１】その他は実施例１と同様である。本例にお
いては，ビアホール１１６は，２枚のセラミックス基板
９６，９７を連続貫通しているが，その側面には内層回
路が形成されていない。それ故，両者間に前記のごとく
切断を生ずることはない。そのため，実施例１と同様の
効果を得ることができる。Others are the same as in the first embodiment. In this example, the via hole 116 continuously penetrates the two ceramic substrates 96 and 97, but the inner layer circuit is not formed on the side surface thereof. Therefore, there is no disconnection between them as described above. Therefore, the same effect as that of the first embodiment can be obtained.
【００３２】実施例３ 本例のセラミックス多層基板９は，図６に示すごとく，
セラミックス基板９２〜９９を積層している。該セラミ
ックス多層基板９の内部には，内層回路５３〜５８が形
成されており，これらはビアホール１２〜１６，１１２
〜１１４の端部と接触している。Example 3 The ceramic multilayer substrate 9 of this example is as shown in FIG.
Ceramic substrates 92 to 99 are laminated. Inside the ceramic multilayer substrate 9, inner layer circuits 53 to 58 are formed, and these are via holes 12 to 16 and 112.
It contacts the end of ~ 114.
【００３３】各ビアホール１４，１５，１６は，２枚の
セラミックス基板の間で連続貫通している。また，ビア
ホール１１２，１１３，１１４は，３枚のセラミックス
基板をそれぞれ連続貫通している。そして，上記連続貫
通しているビアホール１４〜１６，１１２〜１１４はい
ずれも端部においてのみ内層回路と接続されている。そ
の他は実施例１と同様である。本例においても，実施例
１と同様の効果を得ることができる。The via holes 14, 15 and 16 are continuously penetrated between the two ceramic substrates. Further, the via holes 112, 113, 114 continuously pass through the three ceramic substrates, respectively. The via holes 14 to 16 and 112 to 114 that are continuously penetrating are connected to the inner layer circuit only at their ends. Others are the same as in the first embodiment. Also in this example, the same effect as that of the first embodiment can be obtained.
【００３４】実施例４ 本例においては，上記実施例１の方法により作製された
セラミックス多層基板の断線率を測定した。ビアホール
の測定個数は，１００００個である。なお，比較のため
に，ビアホールの側面に内層回路が形成されたセラミッ
クス多層基板を作製し（図７参照），これについても上
記と同様にその断線率を測定した。Example 4 In this example, the disconnection rate of the ceramic multilayer substrate manufactured by the method of Example 1 was measured. The number of measured via holes is 10,000. For comparison, a ceramic multilayer substrate having an inner layer circuit formed on the side surface of the via hole was manufactured (see FIG. 7), and the disconnection rate thereof was measured in the same manner as above.
【００３５】上記測定の結果，実施例１においては，断
線率は０％（０個／１００００個）であった。一方，比
較例においては，０．３％（３０個／１００００個）で
あった。このことからも知られるように，本発明の製造
方法によれば，ビアホールと内層回路との接続信頼性に
優れたセラミックス多層基板を作製できることが分か
る。As a result of the above measurement, in Example 1, the disconnection rate was 0% (0 pieces / 10,000 pieces). On the other hand, in the comparative example, it was 0.3% (30 pieces / 10,000 pieces). As is known from this, according to the manufacturing method of the present invention, it is understood that a ceramic multilayer substrate having excellent connection reliability between the via hole and the inner layer circuit can be manufactured.
【図１】実施例１のセラミックス多層基板の断面図。FIG. 1 is a cross-sectional view of a ceramic multilayer substrate of Example 1.
【図２】実施例１のセラミックス多層基板の製造方法を
示す製造工程説明図。FIG. 2 is a manufacturing process explanatory view showing the method of manufacturing the ceramic multilayer substrate according to the first embodiment.
【図３】図２に続く，製造工程説明図。FIG. 3 is an explanatory view of the manufacturing process subsequent to FIG.
【図４】図３に続く，製造工程説明図。FIG. 4 is an explanatory view of the manufacturing process subsequent to FIG.
【図５】実施例２のセラミックス多層基板の断面図。FIG. 5 is a cross-sectional view of the ceramic multilayer substrate of Example 2.
【図６】実施例３のセラミックス多層基板の断面図。FIG. 6 is a cross-sectional view of a ceramic multilayer substrate of Example 3.
【図７】従来例のセラミックス多層基板の断面図。FIG. 7 is a cross-sectional view of a conventional ceramic multilayer substrate.
【図８】従来例のセラミックス多層基板の製造方法を示
す製造工程説明図。FIG. 8 is a manufacturing process explanatory view showing a method for manufacturing a conventional ceramic multilayer substrate.
【図９】従来例における問題点を示した説明図。FIG. 9 is an explanatory view showing problems in the conventional example.
１２〜１９，１１２〜１１４，１１６．．．ビアホー
ル， ５３〜５９，５６１〜５８１．．．内層回路， ５．．．ビアホール導体， ６１，６９．．．未焼結グリーンシート， ７７〜７９．．．グリーンシート， ９．．．セラミックス多層基板， ９２〜９９．．．セラミックス基板，12-19, 112-114, 116. ． ． Via holes, 53-59, 561-581. ． ． Inner layer circuit, 5. ． ． Via-hole conductor, 61, 69. ． ． Unsintered green sheet, 77-79. ． ． Green sheet, 9. ． ． Ceramic multilayer substrate, 92-99. ． ． Ceramics substrate,
Claims (3)
層すると共に，その内部にはビアホールを設け，該ビア
ホールは内層回路によって電気的に接続されているセラ
ミックス多層基板において，上記ビアホールはその端部
においてのみ内層回路と接触し，その側面においては内
層回路と接触していないことを特徴とするセラミックス
多層基板。1. A ceramic multilayer substrate in which a plurality of low-temperature fired ceramics substrates are laminated and a via hole is provided therein, and the via hole is electrically connected by an inner layer circuit, and the via hole is at an end portion thereof. A ceramic multilayer substrate characterized in that only the inner layer circuit is in contact with the inner layer circuit, and the side surface thereof is not in contact with the inner layer circuit.
の低温焼成セラミックス基板を連続貫通して設けられて
いることを特徴とするセラミックス多層基板。2. The ceramic multilayer substrate according to claim 1, wherein the via hole is provided so as to continuously penetrate a plurality of low temperature fired ceramic substrates.
ーンシートにビアホール導体を充填したビアホールを形
成すると共に内層回路を形成し，これらを複数枚積層
し，次いで，上記グリーンシートの焼結温度では焼結し
ない未焼結グリーンシートを上記の積層したグリーンシ
ートの上下に載置し，熱圧着し，次いで，上記グリーン
シートの焼結温度で焼成し，その後上記未焼結グリーン
シートを除去するセラミックス多層基板の製造方法であ
って，上記ビアホールはその端部においてのみ内層回路
と接触し，その側面においては内層回路と接触していな
いことを特徴とするセラミックス多層基板の製造方法。3. A green sheet for forming a ceramic substrate is formed with via holes filled with via-hole conductors, an inner layer circuit is formed, a plurality of these layers are laminated, and then sintered at the sintering temperature of the green sheet. A ceramic multilayer substrate in which unsintered green sheets are placed above and below the stacked green sheets, thermocompression bonded, then fired at the sintering temperature of the green sheets, and then the green sheets are removed. 2. The method for manufacturing a ceramic multilayer substrate according to claim 1, wherein the via hole is in contact with the inner layer circuit only at its end and is not in contact with the inner layer circuit on its side surface.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4298095A JP2817890B2 (en) | 1992-10-09 | 1992-10-09 | Ceramic multilayer substrate and method of manufacturing the same |
| US08/109,040 US5456778A (en) | 1992-08-21 | 1993-08-17 | Method of fabricating ceramic circuit substrate |
| EP93113295A EP0584726B1 (en) | 1992-08-21 | 1993-08-19 | Method of fabricating ceramic circuit substrate |
| DE69305939T DE69305939T2 (en) | 1992-08-21 | 1993-08-19 | Method of manufacturing a ceramic circuit substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4298095A JP2817890B2 (en) | 1992-10-09 | 1992-10-09 | Ceramic multilayer substrate and method of manufacturing the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06125178A true JPH06125178A (en) | 1994-05-06 |
| JP2817890B2 JP2817890B2 (en) | 1998-10-30 |
Family
ID=17855101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4298095A Expired - Lifetime JP2817890B2 (en) | 1992-08-21 | 1992-10-09 | Ceramic multilayer substrate and method of manufacturing the same |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2817890B2 (en) |
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|---|---|
| JP2817890B2 (en) | 1998-10-30 |
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