JPH06124244A - 連想記憶装置の制御方法 - Google Patents

Abstract

(57)【要約】 【目的】 連想記憶装置の制御方法に関し、システム全
体としてはエラーの影響を最小限に止めることにより、
システムの可用性を向上させることを目的とする。 【構成】 複数ウェイを有するセットアソシエティブ方
式またはフルアソシエティブ方式であって、それぞれの
ウェイに出力したデータのエラーを検出するエラー検出
手段を備えてなり、エラー検出時にはエラー処理を行
う、連想記憶装置の制御方法を、一のウェイにヒット
し、かつその他のウェイでエラーを検出したとき、エラ
ー処理を行わず処理を続行することとして構成する

Description

【発明の詳細な説明】

【０００１】本発明は、連想記憶装置の制御方法に係
り、複数のウェイを備えたセットアソシエティブ方式ま
たはフルアソシエティブ方式の、キャッシュメモリまた
はＴＬＢなどの連想記憶方式のメモリにおける、エラー
時の制御方式に関する。

【０００２】

【産業上の利用分野】データ処理装置のデータアクセス
高速化のため、キャッシュメモリ、ＴＬＢなどの連想記
憶方式のメモリが多く使用されている。これらの連想記
憶方式のメモリは、ヒット率の向上のため、複数ウェイ
を備えたセットアソシエティブ方式またはフルアソシエ
ティブ方式を用いている場合が多い。更に信頼性向上の
ため、これらの連想記憶方式のメモリの内容のエラー検
出手段が設けられている場合がある。ところで連想記憶
方式のメモリ（以後、連想記憶装置という）に用いるメ
モリ素子は、年々大容量、高集積化するにつれて、ソフ
トエラーの発生確率も高くなってきている。ソフトエラ
ーはハードエラーと異なり、エラー箇所のリライトで直
る場合がほとんどであり、主記憶装置ではこの点を考慮
して、ＥＣＣおよびパトロール機構などを設けてソフト
エラーに対処している。しかし、高速動作が必要でかつ
メモリ自体が高速で高価な連想記憶装置においては、こ
のような方法をとることができなかった。そこで、連想
記憶に対してソフトエラーが発生した場合に、ハード量
が少なくかつ効率よい復帰を行う制御方法が要望されて
いる。

【０００３】

【従来の技術】従来、上述のような連想記憶装置では、
連想記憶の内容であるデータに誤りを検出した場合、そ
れがどのウェイのタグデータであっても、連想記憶に復
帰不可能な障害が発生したと見なして、システムダウ
ン、または連想記憶を即座に切り離すことにより、可能
な場合は再実行処理を行っていた。

【０００４】これは、図１４に示すように、連想記憶装
置にアクセスされた段階で、エラーが発生しない場合に
はヒット処理（ＳＴ４）、あるいはミスヒット処理（Ｓ
Ｔ５）がなされるが、エラーが発生すると（ＳＴ１）、
ヒット、ミスヒットの判断（ＳＴ３）をすることなくエ
ラー処理（ＳＴ２）を行うものである。

【０００５】

【発明が解決しようとする課題】ところで、上述した従
来の連想記憶装置の制御方法においては、複数ウェイの
どのウェイのデータにエラーが検出された場合でも、一
律にエラーとみなして、アクセス元であるプロセッサに
エラーを通知し、それによりシステムダウン、または連
想記憶を即座に切り離すなどの動作を行っていたため、
システムの可用性（障害が起きても引き続き動作が連続
できる能力Ａｖａｉｌａｂｉｌｉｔｙ）を悪くしてい
た。例えば、そのエラーがメモリ素子のソフトエラーに
よるものであり、リライトなどの手段で復帰可能なのに
もかかわらず、システムダウンなどしており、そのシス
テムの障害率を悪くしていた。

【０００６】本発明は、以上の問題点を鑑み、メモリ素
子のソフトエラーなどの間欠性の障害により、複数ウェ
イのいずれかのウェイのデータに誤りが検出された場合
でも、一律にエラーとみなさず、信頼性を損なわないま
ま、できうる限り動作が継続されるようにし、システム
全体としてはエラーの影響を最小限に止めることによ
り、システムの可用性を向上させることを目的とする。

【０００７】

【課題を解決するための手段】本発明において、上記の
課題を解決するための手段は、複数ウェイを有するセッ
トアソシエティブ方式またはフルアソシエティブ方式で
あって、それぞれのウェイに出力したデータのエラーを
検出するエラー検出手段を備えてなり、エラー検出時に
はエラー処理を行う、連想記憶装置において、１つのウ
ェイにヒットし、かつその他のウェイでエラーを検出し
たとき、エラー処理を行わず処理を続行するように制御
することである。

【０００８】また、本発明の第２の手段は、複数ウェイ
を有するセットアソシエティブ方式またはフルアソシエ
ティブ方式であって、それぞれのウェイに出力したデー
タのエラーを検出するエラー検出手段を備えてなり、エ
ラー検出時にはエラー処理を行う、連想記憶装置におい
て、１つのウェイにヒットし、かつ他のウェイでエラー
を検出したとき、エラーが生じたウェイの当該領域が無
効になるようなデータを当該領域に上書きすると共に、
エラー処理を行わず処理を続行するように制御すること
である。

【０００９】そして、本発明の第３の手段は第１又は第
２の手段において、ヒットしたウェイで同時にエラーを
検出したとき、エラー処理を行なわず、ミスヒット処理
を行い、補充してきたデータをエラー発生ウェイの当該
領域に登録するように制御することである。

【００１０】更に、本発明の第４の手段は上記第１乃至
第３の手段において、ヒットしたウェイが存在せず、１
つのウェイでエラーを検出したときは、エラー処理を行
わずミスヒット処理を行い、補充してきたデータをエラ
ーが発生したウェイの当該領域に登録するように制御し
たことである。

【００１１】また、本発明の第５の手段は、複数ウェイ
を有するセットアソシエティブ方式またはフルアソシエ
ティブ方式であって、それぞれのウェイに出力したデー
タのエラーを検出するエラー検出手段を備えてなり、エ
ラー検出時にはエラー処理を行う、連想記憶装置におい
て、読み出されたデータにエラーを検出したとき、ミス
ヒット処理を行って、補充したデータをエラーが発生し
たウェイの当該領域に登録すると共に、複数のウェイに
おいて、読み出されたデータにエラーを検出したとき、
ミスヒット処理を行って、補充したデータを特定の１つ
のウェイの当該領域に登録すると共に、他のエラーにな
ったウェイには当該領域が無効になるデータを上書きす
るように制御することである。

【００１２】そして、本発明の第６の手段は、複数ウェ
イを有するセットアソシエティブ方式またはフルアソシ
エティブ方式であって、それぞれのウェイに出力したデ
ータのエラーを検出するエラー検出手段を備えてなり、
エラー検出時にはエラー処理を行う、連想記憶装置にお
いて、読み出されたデータにエラーを検出したとき、ミ
スヒット処理を行って、補充したデータをエラーになっ
たウェイの当該領域に登録すると共に、他のウェイには
ヒット／ミスヒットにかかわらず、当該領域が無効にな
るようなデータを上書きするように制御することであ
る。

【００１３】更に、本発明の第７の手段は、複数ウェイ
を有するセットアソシエティブ方式またはフルアソシエ
ティブ方式であって、それぞれのウェイに出力したデー
タのエラーを検出するエラー検出手段を備えてなり、エ
ラー検出時にはエラー処理を行う、連想記憶装置におい
て、読み出されたデータにエラーを検出したとき、ミス
ヒット処理を行なうものの、補充したデータを連想記憶
に登録せず、連想記憶のすべてのウェイの当該領域が無
効になるようなデータを当該領域に上書きするようにし
たことである。

【００１４】

【作用】以下、本発明に係る連想記憶を制御方法の作用
で説明する。以下各手段の作用を説明する。各手段にお
いて、複数ウェイを有するセットアソシエティブ方式ま
たはフルアソシエティブ方式であって、それぞれのウェ
イに出力したデータのエラーを検出するエラー検出手段
を備えてなり、エラー検出時にはエラー処理を行う、連
想記憶装置において作動する。

【００１５】第１手段 一方のウェイがヒットし、かつ他方のウェイがエラーの
場合、エラーを無視して処理を続行するから、システム
ダウンになる確率を少なくすることができ、システムの
可用性を向上させることができる。

【００１６】第２手段 一方のウェイがヒットし、かつ他方のウェイがエラーの
場合、エラーが生じたウェイの領域が無効になるような
データを当該領域に上書きすると共に、エラーを無視し
て処理を続行するから、エラーがメモリ素子のソフトエ
ラーによるものならば、正常な無効データに直すことが
でき、以降のアクセスではエラーが発生しなくなる。

【００１７】第３手段 第１及び第２手段に加え、ヒットしたウェイが同時にエ
ラーでもあった場合は、エラー動作を行う代わりにミス
ヒット処理を行い、補充してきたデータをエラー発生ウ
ェイの当該領域に登録するから、エラーがメモリ素子の
ソフトエラーによるものならば、元のエラーデータを消
すことができ、以降のアクセスではエラーが発生しなく
なる。

【００１８】第４手段 第１乃至第３手段に加え、ヒットしたウェイが存在せ
ず、１つのウェイでエラーを検出した場合は、ミスヒッ
ト動作に置き換えて動作させ、補充してきたデータをエ
ラーが発生したウェイに登録するから、エラーがメモリ
素子のソフトエラーによるものならば、元のエラーデー
タを消すことができ、以降のアクセスではエラーが発生
しなくなる。

【００１９】第５手段 読み出されたデータがエラーになった場合、ミスヒット
動作を行って、補充したデータをエラーが発生したウェ
イに登録すると共に、複数のウェイにおいて、読み出さ
れたデータにエラーになった場合、ミスヒット動作を行
って、補充したデータを特定の１つのウェイに登録する
と共に、他のエラーになったウェイは無効になるような
データを当該領域に上書きするから、エラーがメモリ素
子のソフトエラーによるものならば、データを正常な有
効データおよび正常な無効データに直すことができ、以
降のアクセスではエラーが発生しなくなる。

【００２０】第６手段 読み出されたデータがエラーになった場合、ミスヒット
動作を行って、補充したデータをエラーになったウェイ
に登録すると共に、他のウェイはヒット／ミスヒットに
かかわらず、無効になるようなデータを当該領域に上書
きするから、補充してきたデータと他のウェイのデータ
とが同一になる可能性を排除することができると共に、
データを正常な有効データおよび正常な無効データに直
すことができ、以降のアクセスではエラーが発生しなく
なる。

【００２１】第７手段 読み出されたデータがエラーになった場合、ミスヒット
動作を行うものの、補充したデータを連想記憶に登録せ
ず、連想記憶のすべてのウェイが無効になるようなデー
タを当該領域に上書きするから、補充してきたデータと
他のウェイのデータとが同一になる可能性を排除するこ
とができると共に、データを全て正常な無効データに直
すことができ、以降のアクセスではエラーが発生せず、
正常なミスヒット動作が行われる。

【００２２】

【実施例】以下本発明に係る連想記憶装置の制御方法の
実施例について説明する。図１は、本発明が前提とする
連想記憶装置を用いたデータ処理装置を示している。同
図において、１はアドレスを送出し、アドレスに対応す
るデータのアクセを行うプロセッサ、２はプロセッサ１
がアドレスを送出するアドレスバス、３はアドレスバス
内の連想記憶自体のアドレスを転送する部分、４はアド
レスバス内の連想記憶の内容と比較する対象部分、５は
連想記憶のタグを記憶するウェイ０のタグメモリ、６は
連想記憶のタグを記憶するウェイ１のタグメモリ、７は
ウェイ０のメモリから読み出されたタグと、アドレスの
内容とを比較する比較器、８はウェイ１のメモリから読
み出されたタグと、アドレスバス４の内容とを比較する
比較器、９は比較器７による比較の結果、一致したこと
を示す一致信号を送出する伝送線、１０は比較器８によ
る比較結果、一致したことを示す一致信号を送出する伝
送線を示している。

【００２３】また、同図において、１１は連想記憶によ
りウェイ０が指し示された場合のデータを格納するため
のウェイ０用メモリ、１２は連想記憶によりウェイ１が
指し示された場合のデータを格納するためのウェイ１用
メモリ、１３は連想記憶によりウェイ０が指し示された
場合のウェイ１用メモリからのリードデータをドライブ
するための、トライステートドライバ、１４は連想記憶
によりウェイ１が指し示された場合のウェイ１用メモリ
からのリードデータをドライブするための、トライステ
ートドライバ、１５はウェイ０のタグメモリから出力さ
れるタグデータに誤りがあるときにエラー信号（ＥＲＲ
０）を出力するエラー検出手段、１６はウェイ１のタグ
メモリから出力されるタグデータに誤りがあるときにエ
ラー信号（ＥＲＲ１）を出力するエラー検出手段を示し
ている。

【００２４】また、同図において、１７はプロセッサ１
がデータを送受するためのデータバス、１８はウェイ０
のタグメモリへデータを出力するための、タグデータバ
ス０、１９はウェイ１のタグメモリへデータを出力する
ためのタグデータバス１である。本実施例では、上記プ
ロセッセ１が図示外のメモリ装置が格納しているプログ
ラムを実行することにより各実施例を実行するものであ
る。

【００２５】図２乃至図７は本発明に係る第１乃至第６
の実施例の作動を示すフローチャートである。図８乃至
図１３は上記第１乃至第６の実施例が、２ウェイ構成
（ウェイ０、ウェイ１）である連想記憶装置、特にキャ
ッシュ装置である場合の動作を示している。

【００２６】ここで、図８乃至図１３において、表にお
いての記載は、それぞれ ＨＩＴ０ ：ウェイ０がヒットしたことを示すヒット
信号 ＨＩＴ１ ：ウェイ１がヒットしたことを示すヒット
信号 ＥＲＲ０ ：ウェイ０から読み出されたタグデータに
エラーが検出されたことを示すエラー信号 ＥＲＲ１ ：ウェイ１から読み出されたタグデータに
エラーが検出されたことを示すエラー信号 を示している。尚、本実施例では、ＨＩＴ０，ＨＩＴ１
共‘１’の場合は、あり得ない状態として、エラーにし
ている。

【００２７】以下説明する実施例は、各図に対応するも
のである。

【００２８】実施例１ 図２及び図８は、本発明に係る連想記憶装置の制御方法
の第１の実施例を示すものである。この実施例は、上述
した本発明の手段１及び手段４に対応する。

【００２９】手段１に対応する実施例おいては、先ず、
いずれかのウェイにヒットしたかが判定される（Ｓ１０
１）。そしていずれかのウェイにヒットしたときには、
ヒットしたウェイにエラーが発生したかを判定する（Ｓ
１０２）。このウェイにエラーが発生していれば通常の
エラー処理を行い（Ｓ１０３）、エラーが発生していな
ければヒット処理（Ｓ１０４）を行う。そしていずれの
ウェイにもヒットしない場合には、各ウェイにエラーが
発生していないかを判定し（Ｓ１０５）、エラーが発生
していないとき、通常のミスヒット処理（Ｓ１０７）を
行い、エラーが発生している場合にはエラー処理（Ｓ１
０３）を行う。

【００３０】第４の手段に対応するときには、上記エラ
ー発生の判定（Ｓ１０５）の後に、エラー発生のウェイ
が１つのみであるかを判定して１つでないときにはエラ
ー処理（Ｓ１０３）を行い、そうでないときにはミスヒ
ット処理を行う。尚、同図において破線で囲っている処
理は後者の例を実施するときに行う処理を示すものであ
り、第１の手段に対応する実施例の時にはそのままエラ
ー処理を行うものとする。この実施例に係る制御方法
を、２ウェイの連想記憶装置に適用した場合の動作を表
にすると図８のようになる。

【００３１】実施例２ 図３及び図９は、本発明に係る連想記憶装置の制御方法
の第２の実施例を示すものである。この実施例は、上述
した本発明の手段２及び手段４に対応する。

【００３２】手段２に対応する実施例おいては、先ず、
いずれかのウェイにヒットしたかが判定される（Ｓ２０
１）。そしていずれかのウェイにヒットしたときには、
ヒットしたウェイにエラーが発生したかを判定する（Ｓ
２０２）。このウェイにエラーが発生していれば通常の
エラー処理（Ｓ２０３）を行い、ヒットしたウェイ以外
でエラーが生じていない場合にはヒット処理（Ｓ２０
４，Ｓ２０６）を行う。ここで、ヒットしたウェイ以外
でエラーが生じている場合には当該エラーが生じたウェ
イの当該領域を無効化するデータを書き込み（Ｓ２０
５）、その後ヒット処理（Ｓ２０６）を行う。そしてい
ずれのウェイにもヒットしない場合には、各ウェイにエ
ラーが発生していないかを判定し（Ｓ２０７）、エラー
が発生していないとき、通常のミスヒット処理（Ｓ２０
９）を行い、エラーが発生している場合にはエラー処理
（Ｓ２０３）を行う。

【００３３】第４の手段に対応するときには、上記エラ
ー発生の判定（Ｓ２０５）の後に、エラー発生のウェイ
が１つのみであるかを判定して１つでないときにはエラ
ー処理（Ｓ２０３）を行い、そうでないときにはミスヒ
ット処理（Ｓ２０９）を行う。尚、同図において破線で
囲っている処理は後者の例を実施するときに行う処理を
示すものであり、第２の手段に対応する実施例の時には
そのままエラー処理を行うものとする。この実施例に係
る制御方法を、２ウェイの連想記憶装置に適用した場合
の動作を表にすると図９のようになる。

【００３４】実施例３ 図４及び図１０は、本発明に係る連想記憶装置の制御方
法の第３の実施例を示すものである。この実施例は、上
述した本発明の手段３及び手段４に対応する。

【００３５】手段３に対応する実施例おいては、先ず、
いずれかのウェイにヒットしたかが判定される（Ｓ３０
１）。そしていずれかのウェイにヒットしたときには、
ヒットしたウェイにエラーが発生したかを判定する（Ｓ
３０２）。このウェイにエラーが発生していればミスヒ
ット処理を行うと共に、エラー発生ウェイの当該領域
に、主記憶装置から読みだしたデータを書き込む（Ｓ３
０３）。エラーが発生していなければヒット処理（Ｓ３
０４）を行う。そしていずれのウェイにもヒットしない
場合には、各ウェイにエラーが発生していないかを判定
し（Ｓ３０５）、エラーが発生していないとき、通常の
ミスヒット処理（Ｓ３０７）を行い、エラーが発生して
いる場合にはエラー処理（Ｓ３０３）を行う。

【００３６】そしてヒットしたウェイにエラーが発生し
ていない場合には、ヒット処理（Ｓ３０５）を行い、第
４の手段に対応するときには、上記エラー発生の判定
（Ｓ３０５）の後に、破線で囲った処理、即ち、ヒット
したウェイ以外でエラーが発生しているかを判定し（Ｓ
３０４）、エラーが発生している場合には、エラーが発
生しているウェイの当該領域を無効化するデータを書き
込み（Ｓ３０６）、エラーが発生していない場合には、
ヒット処理（Ｓ３０５）を行う。いずれのウェイもヒッ
トしない場合にはエラーが発生しているかを判定し（Ｓ
３０７）エラーが発生している場合にはステップ３０３
を実行し、エラーが発生していない場合にはミスヒット
処理を行う。ここで第４手段に対応するときにはウェイ
が１つのみであるかを判定して１つでないときにはステ
ップ３０３を実行し、そうでないときにはミスヒット処
理（Ｓ３０９）を行う。この実施例に係る制御方法を、
２ウェイの連想記憶装置に適用した場合の動作を表にす
ると図１０のようになる。

【００３７】実施例４ 図５及び図１１は、本発明に係る連想記憶装置の制御方
法の第４の実施例を示すものである。この実施例は、上
述した本発明の手段５に対応する。

【００３８】この実施例おいては、先ず、いずれかのウ
ェイにエラーが発生したかが判定される（Ｓ４０１）。
エラーが発生していないときにはいずれかのウェイにヒ
ットしたかが判定される（Ｓ４０２）。そしていずれか
のウェイにヒットしたときには、ヒット処理（Ｓ４０
３）を行い、ヒットしない場合にはミスヒット処理（Ｓ
４０４）を行う。いずれかのウェイでエラーが発生した
場合には、複数のウェイでエラーが発生したかを判定
し、１つのウェイのみにエラーが発生した場合には、ミ
スヒット処理を行うと共に、当該エラー発生ウェイの該
当個所に、主記憶装置からのデータを補充する（Ｓ４０
５，Ｓ４０６）。

【００３９】複数のウェイでエラーが発生したときに
は、ミスヒット処理を行うと共に、エラーが発生したウ
ェイ中のある１つのウェイの該当個所に、主記憶装置か
らのデータを補充する一方、他のウェイの該当個所を無
効とするデータを書き込む（Ｓ４０７）。この実施例に
係る制御方法を、２ウェイの連想記憶装置に適用した場
合の動作を表にすると図１１のようになる。

【００４０】実施例５ 図６及び図１２は、本発明に係る連想記憶装置の制御方
法の第５の実施例を示すものである。

【００４１】この実施例おいては、先ず、いずれかのウ
ェイにエラーが発生したかが判定される（Ｓ５０１）。
エラーが発生していないときにはいずれかのウェイにヒ
ットしたかが判定される（Ｓ５０２）。そしていずれか
のウェイにヒットしたときには、ヒット処理（５０３）
を行い、ヒットしない場合にはミスヒット処理（Ｓ５０
４）を行う。いずれかのウェイでエラーが発生した場合
には、ミスヒット処理を行うことなく、当該エラー発生
ウェイの該当個所に、主記憶装置からのデータを補充す
ると共に、他のエラーが生じた総てのウェイを無効とす
るデータを書き込む（Ｓ５０５）。この実施例に係る制
御方法を、２ウェイの連想記憶装置に適用した場合の動
作を表にすると図１２のようになる。

【００４２】実施例６ 図７及び図１３は、本発明に係る連想記憶装置の制御方
法の第６の実施例を示すものである。この実施例は、上
述した本発明の手段７に対応する。

【００４３】この実施例おいては、先ず、いずれかのウ
ェイにエラーが発生したかが判定される（Ｓ６０１）。
エラーが発生していないときにはいずれかのウェイにヒ
ットしたかが判定される（Ｓ６０２）。そしていずれか
のウェイにヒットしたときには、ヒット処理（６０３）
を行い、ヒットしない場合にはミスヒット処理（Ｓ６０
４）を行う。いずれかのウェイでエラーが発生した場合
には、ミスヒット処理を行うと共に、当該エラー発生ウ
ェイの該当個所に、主記憶装置からのデータを補充する
ことなく、総てのウェイの該当個所を無効とするデータ
を書き込む（Ｓ６０７）。この実施例に係る制御方法
を、２ウェイの連想記憶装置に適用した場合の動作を表
にすると図１３のようになる。尚、この実施例ではキャ
ッシュ装置を前提にして動作を説明したが、ＴＬＢなど
他の連想記憶でも全く同様に適用できる。

【００４４】

【発明の効果】第１の手段では、一方のウェイがエラー
であっても、他方がヒットならばエラーとせずに、エラ
ーを無視してヒット動作を行うことにより、システムダ
ウンになる確率を少なくすることができ、システムの可
用性を向上させる効果がある。

【００４５】第２の手段では、一方のウェイがエラーで
あっても、他方がヒットならばエラーとせずに、エラー
を無視してヒット動作を行うと共に、エラーが発生した
ウェイが無効になるようなデータをタグ全体にライトす
ることにより、エラーがメモリ素子のソフトエラーによ
るものならば、正常な無効データに直すことができ、以
降のアクセスではエラーが発生しなくなるため、システ
ムダウンになる確率を少なくすることができ、システム
の可用性を大幅に向上させる効果がある。

【００４６】第３の手段では、第１の手段、第２の手段
の利点に加え、ヒットしたウェイをエラーとせずにミス
ヒット動作をさせ、補充してきたデータをエラー発生ウ
ェイに登録するため、エラーがメモリ素子のソフトエラ
ーによるものならば、元のエラーデータを消すことがで
き、以降のアクセスではエラーが発生しなくなるため、
システムダウンになる確率を少なくすることができ、シ
ステムの可用性を大幅に向上させる効果がある。

【００４７】第４の手段では、第１の手段、第２の手
段、第３の手段の利点に加え、エラーが発生した場合で
も、エラーとせずにミスヒット動作をさせ、補充してき
たデータをエラー発生ウェイに登録するため、エラーが
メモリ素子のソフトエラーによるものならば、元のエラ
ーデータを消すことができ、以降のアクセスではエラー
が発生しなくなるため、システムダウンになる確率を少
なくすることができ、システムの可用性を大幅に向上さ
せる効果がある。

【００４８】第５の手段では、複数のウェイでエラーが
発生した場合でも、エラーがメモリ素子のソフトエラー
によるものならば、タグを正常な有効データおよび正常
な無効データに直すことができ、以降のアクセスではエ
ラーが発生しなくなるため、システムダウンになる確率
を少なくすることができ、システムの可用性を大幅に向
上させる効果がある。

【００４９】第６の手段では、エラーが発生した場合で
も、エラーとせずにミスヒット動作をさせ、補充してき
たデータをエラー発生ウェイに登録すると共に、それ以
外のウェイは、無効にするため、補充してきたデータと
他のウェイのデータとが同一になる可能性を排除するこ
とができ、信頼性向上に寄与すると共に、タグを正常な
有効データおよび正常な無効データに直すことができ、
以降のアクセスではエラーが発生しなくなるため、シス
テムダウンになる確率を少なくすることができ、システ
ムの可用性を大幅に向上させる効果がある。

【００５０】第７の手段では、エラーが発生した場合で
も、エラーとせずにミスヒット動作をさせ、補充してき
たデータを連想記憶に登録せず、アクセスしたプロセッ
サに直接送ると共に、連想記憶のすべてのウェイを無効
にするため、補充してきたデータと他のウェイのデータ
とが同一になる可能性を排除することができ、信頼性向
上に寄与すると共に、タグを全て正常な無効データに直
すことができ、以降のアクセスではエラーが発生せず、
正常なミスヒット動作が行われるため、システムダウン
になる確率を少なくすることができ、システムの可用性
を大幅に向上させる効果がある。

【図面の簡単な説明】

【図１】本発明が適用される連想記憶装置を示すブロッ
ク図である。

【図２】本発明に係る連想記憶装置の制御方法の第１の
実施例の作動を示すブロック図である。

【図３】本発明に係る連想記憶装置の制御方法の第２の
実施例の作動を示すブロック図である。

【図４】本発明に係る連想記憶装置の制御方法の第３の
実施例の作動を示すブロック図である。

【図５】本発明に係る連想記憶装置の制御方法の第４の
実施例の作動を示すブロック図である。

【図６】本発明に係る連想記憶装置の制御方法の第５の
実施例の作動を示すブロック図である。

【図７】本発明に係る連想記憶装置の制御方法の第６の
実施例の作動を示すブロック図である。

【図８】本発明に係る連想記憶装置の制御方法の第１の
実施例の動作を示す表である。

【図９】本発明に係る連想記憶装置の制御方法の第２の
実施例の動作を示す表である。

【図１０】本発明に係る連想記憶装置の制御方法の第３
の実施例の動作を示す表である。

【図１１】本発明に係る連想記憶装置の制御方法の第４
の実施例の動作を示す表である。

【図１２】本発明に係る連想記憶装置の制御方法の第５
の実施例の動作を示す表である。

【図１３】本発明に係る連想記憶装置の制御方法の第６
の実施例の動作を示す表である。

【図１４】従来の連想記憶装置の制御方法の作動を示す
フローチャートである。

フロントページの続き (72)発明者 桜井 康智 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 小田原 孝一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 野中 巧 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 星 健二 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 金谷 英治 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (7)

【特許請求の範囲】
1. 【請求項１】 複数ウェイを有するセットアソシエティ
   ブ方式またはフルアソシエティブ方式であって、それぞ
   れのウェイに出力したデータのエラーを検出するエラー
   検出手段を備えてなり、エラー検出時にはエラー処理を
   行う、連想記憶装置において、 １つのウェイにヒットし、かつその他のウェイでエラー
   を検出したとき、エラー処理を行わず処理を続行するこ
   とを特徴とする連想記憶装置の制御方法。
2. 【請求項２】 複数ウェイを有するセットアソシエティ
   ブ方式またはフルアソシエティブ方式であって、それぞ
   れのウェイに出力したデータのエラーを検出するエラー
   検出手段を備えてなり、エラー検出時にはエラー処理を
   行う、連想記憶装置において、 １つのウェイにヒットし、かつ他のウェイでエラーを検
   出したとき、エラーが生じたウェイの当該領域が無効に
   なるようなデータを当該領域に上書きすると共に、エラ
   ー処理を行わず処理続行することを特徴とする連想記憶
   装置の制御方法。
3. 【請求項３】 請求項第１項又は２項の連想記憶装置の
   制御方法において、ヒットしたウェイで同時にエラーを
   検出したとき、エラー処理を行なわず、ミスヒット処理
   を行い、補充してきたデータをエラー発生ウェイの当該
   領域に登録することを特徴とする連想記憶装置の制御方
   法。
4. 【請求項４】 請求項第１項又は第２項又は第３項の連
   想記憶装置の制御方法において、ヒットしたウェイが存
   在せず、１つのウェイでエラーを検出したときは、エラ
   ー処理を行わずをミスヒット処理を行い、補充してきた
   データをエラーが発生したウェイの当該領域に登録する
   ことを特徴とする連想記憶装置の制御方法。
5. 【請求項５】 複数ウェイを有するセットアソシエティ
   ブ方式またはフルアソシエティブ方式であって、それぞ
   れのウェイに出力したデータのエラーを検出するエラー
   検出手段を備えなり、エラー検出時にはエラー処理を行
   う、連想記憶装置において、 読み出されたデータにエラーを検出したとき、ミスヒッ
   ト処理を行って、補充したデータをエラーが発生したウ
   ェイの当該領域に登録すると共に、複数のウェイにおい
   て、読み出されたデータにエラーを検出したとき、ミス
   ヒット処理を行って、補充したデータを特定の１つのウ
   ェイの当該領域に登録すると共に、他のエラーになった
   ウェイには当該領域が無効になるデータを上書きするこ
   とを特徴とした連想記憶装置の制御方法。
6. 【請求項６】 複数ウェイを有するセットアソシエティ
   ブ方式またはフルアソシエティブ方式であって、それぞ
   れのウェイに出力したデータのエラーを検出するエラー
   検出手段を備えてなり、エラー検出時にはエラー処理を
   行う、連想記憶装置において、 読み出されたデータにエラーを検出したとき、ミスヒッ
   ト処理を行って、補充したデータをエラーになったウェ
   イの当該領域に登録すると共に、他のウェイにはヒット
   ／ミスヒットにかかわらず、当該領域が無効になるよう
   なデータを上書きすることを特徴とした連想記憶装置の
   制御方法。
7. 【請求項７】 複数ウェイを有するセットアソシエティ
   ブ方式またはフルアソシエティブ方式であって、それぞ
   れのウェイに出力したデータのエラーを検出するエラー
   検出手段を備えてなり、エラー検出時にはエラー処理を
   行う、連想記憶装置において、 読み出されたデータにエラーを検出したとき、ミスヒッ
   ト処理を行なうものの、補充したデータを連想記憶に登
   録せず、連想記憶のすべてのウェイの当該領域が無効に
   なるようなデータを当該領域にライトすることを特徴と
   した、連想記憶装置の制御方法。