JPH06120804A - トライステート形出力回路 - Google Patents
トライステート形出力回路Info
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- JPH06120804A JPH06120804A JP4267261A JP26726192A JPH06120804A JP H06120804 A JPH06120804 A JP H06120804A JP 4267261 A JP4267261 A JP 4267261A JP 26726192 A JP26726192 A JP 26726192A JP H06120804 A JPH06120804 A JP H06120804A
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Abstract
(57)【要約】
【目的】 プルアップ抵抗やプルダウン抵抗の等の電位
設定要素の外付けを行うこと無く出力ポートの論理を固
定でき、かつ、多数のデバイスを接続した場合でもその
合成抵抗値を十分に確保できるトライステート形半導体
装置を提供する。 【構成】 出力ポートの出力状態としてロウレベル，ハ
イレベルあるいは高インピーダンス状態が可能なトライ
ステート形半導体装置であって、プルアップ抵抗Ｒｐ等
の電位設定要素と直列にＦＥＴ等のスイッチ素子５１を
設けるとともに、外部電流等の外部からの物理的な入力
で導通、遮断されるヒューズＦを設け、このヒューズＦ
の導通、遮断によりスイッチ素子５１のゲート等に印加
される電圧を変更し、電位設定要素を有効、あるいは無
効に選択できるように構成した。
設定要素の外付けを行うこと無く出力ポートの論理を固
定でき、かつ、多数のデバイスを接続した場合でもその
合成抵抗値を十分に確保できるトライステート形半導体
装置を提供する。 【構成】 出力ポートの出力状態としてロウレベル，ハ
イレベルあるいは高インピーダンス状態が可能なトライ
ステート形半導体装置であって、プルアップ抵抗Ｒｐ等
の電位設定要素と直列にＦＥＴ等のスイッチ素子５１を
設けるとともに、外部電流等の外部からの物理的な入力
で導通、遮断されるヒューズＦを設け、このヒューズＦ
の導通、遮断によりスイッチ素子５１のゲート等に印加
される電圧を変更し、電位設定要素を有効、あるいは無
効に選択できるように構成した。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路技
術、さらには、論理集積回路の出力回路における高イン
ピーダンス状態の設定方式に適用して特に有効な技術に
関し、例えば、ＣＭＯＳ−ＬＳＩにおけるトライステー
ト形出力回路に利用して有効な技術に関する。
術、さらには、論理集積回路の出力回路における高イン
ピーダンス状態の設定方式に適用して特に有効な技術に
関し、例えば、ＣＭＯＳ−ＬＳＩにおけるトライステー
ト形出力回路に利用して有効な技術に関する。
【０００２】
【従来の技術】出力ポートの出力状態としてロウレベ
ル、ハイレベルあるいは高インピーダンス状態が可能な
トライステート形出力回路を備えた複数の半導体集積回
路から成るボードシステムにあっては、バス方式と称さ
れる接続形式を採用し、部品点数の削減および配線本数
の削減等が図られることがある。このバス方式の接続形
式を採用する出力回路では、図２に示すように、バス７
１の１本の信号線７１ａに複数のＬＳＩ７２1，７２2，
…，７２nのトライステート出力回路ＴＯＢを共通に接
続し、いずれか１つのＬＳＩ７２のトライステート出力
回路ＴＯＢのみを有効にする。
ル、ハイレベルあるいは高インピーダンス状態が可能な
トライステート形出力回路を備えた複数の半導体集積回
路から成るボードシステムにあっては、バス方式と称さ
れる接続形式を採用し、部品点数の削減および配線本数
の削減等が図られることがある。このバス方式の接続形
式を採用する出力回路では、図２に示すように、バス７
１の１本の信号線７１ａに複数のＬＳＩ７２1，７２2，
…，７２nのトライステート出力回路ＴＯＢを共通に接
続し、いずれか１つのＬＳＩ７２のトライステート出力
回路ＴＯＢのみを有効にする。
【０００３】そして、このようなバス方式の接続を可能
にするトライステート形出力回路では、全てのＬＳＩ７
２のトライステート出力回路ＴＯＢの出力状態が高イン
ピーダンス状態（フローティング状態）になった場合に
バス７１の信号線７１ａの論理レベルが定まらなくなる
ため、外付けのプルアップ抵抗７３（あるいはプルダウ
ン抵抗）等の電位設定要素を介して電源電位部Ｖcc（あ
るいは接地電位部）に接続し、その電位をハイレベル
（あるいはロウレベル）に固定していた。
にするトライステート形出力回路では、全てのＬＳＩ７
２のトライステート出力回路ＴＯＢの出力状態が高イン
ピーダンス状態（フローティング状態）になった場合に
バス７１の信号線７１ａの論理レベルが定まらなくなる
ため、外付けのプルアップ抵抗７３（あるいはプルダウ
ン抵抗）等の電位設定要素を介して電源電位部Ｖcc（あ
るいは接地電位部）に接続し、その電位をハイレベル
（あるいはロウレベル）に固定していた。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よって明かとされた。すなわち、バス方式を採用するト
ライステート形出力回路にあっては、ハードウェアの形
成時にプルアップ抵抗７３（あるいはプルダウン抵抗）
等の電位設定要素を外付けしなければならない。このた
め、組立工数の増大、また、プルアップ抵抗７３等の接
続箇所の信頼性の低下を招き、さらに、プルアップ抵抗
７３等の電位設定要素の配置スペースを確保しなければ
ならずボード上の実装効率が低下するというものであ
る。
た技術には、次のような問題のあることが本発明者らに
よって明かとされた。すなわち、バス方式を採用するト
ライステート形出力回路にあっては、ハードウェアの形
成時にプルアップ抵抗７３（あるいはプルダウン抵抗）
等の電位設定要素を外付けしなければならない。このた
め、組立工数の増大、また、プルアップ抵抗７３等の接
続箇所の信頼性の低下を招き、さらに、プルアップ抵抗
７３等の電位設定要素の配置スペースを確保しなければ
ならずボード上の実装効率が低下するというものであ
る。
【０００５】一方、上述した問題は、プルアップ抵抗７
３等の電位設定要素をデバイス形成時に一体に形成して
おくことで解決できると考えられるが、多数の半導体装
置をバス接続した場合等に各プルアップ抵抗７３等の電
位設定要素が並列接続となり、合成抵抗値が小さくなる
という不具合を生じ、合成抵抗値が小さいと出力回路に
大電流が流れてしまうとともに、ロウレベルが充分に下
がらないという欠点がある。
３等の電位設定要素をデバイス形成時に一体に形成して
おくことで解決できると考えられるが、多数の半導体装
置をバス接続した場合等に各プルアップ抵抗７３等の電
位設定要素が並列接続となり、合成抵抗値が小さくなる
という不具合を生じ、合成抵抗値が小さいと出力回路に
大電流が流れてしまうとともに、ロウレベルが充分に下
がらないという欠点がある。
【０００６】この発明は、上記問題に鑑みてなされたも
ので、組立工数の削減、信頼性の向上、実装効率の改善
が可能で、また、多数の半導体装置をバス接続した場合
でもプルアップ抵抗として十分な抵抗値の確保が可能な
トライステート形出力回路を提供することを目的とす
る。この発明の前記ならびにそのほかの目的と新規な特
徴については、本明細書の記述および添付図面から明ら
かになるであろう。
ので、組立工数の削減、信頼性の向上、実装効率の改善
が可能で、また、多数の半導体装置をバス接続した場合
でもプルアップ抵抗として十分な抵抗値の確保が可能な
トライステート形出力回路を提供することを目的とす
る。この発明の前記ならびにそのほかの目的と新規な特
徴については、本明細書の記述および添付図面から明ら
かになるであろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記の通
りである。すなわち、この発明は、出力ポートの出力状
態としてロウレベル、ハイレベルあるいは高インピーダ
ンス状態が可能なトライステート形出力回路において、
前記出力ポートと所定の電位部あるいは接地電位部との
間を外部からの物理的な入力で導通、遮断可能な電位設
定回路を設け、この電位設定回路による導通、遮断で前
記出力ポートの電位を所定の電位あるいは接地電位に設
定可能に構成した。
発明のうち代表的なものの概要を説明すれば、下記の通
りである。すなわち、この発明は、出力ポートの出力状
態としてロウレベル、ハイレベルあるいは高インピーダ
ンス状態が可能なトライステート形出力回路において、
前記出力ポートと所定の電位部あるいは接地電位部との
間を外部からの物理的な入力で導通、遮断可能な電位設
定回路を設け、この電位設定回路による導通、遮断で前
記出力ポートの電位を所定の電位あるいは接地電位に設
定可能に構成した。
【０００８】そして、この発明は、出力ポートと電源電
位部あるいは接地電位部との間に電位設定回路と直列に
抵抗要素、いわゆるプルアップ抵抗あるいはプルダウン
抵抗の電位設定要素を設ける態様に構成できる。さら
に、この発明は、また他の態様として、外部電流により
溶断可能なヒューズと、このヒューズの溶断で出力ポー
トを電源電位部あるいは接地電位部に導通可能となるス
イッチ素子と、このスイッチ素子と直列に前記出力ポー
トと前記所定電位部あるいは接地電位部との間に介在さ
れた抵抗要素と、から電位設定回路を提供する。
位部あるいは接地電位部との間に電位設定回路と直列に
抵抗要素、いわゆるプルアップ抵抗あるいはプルダウン
抵抗の電位設定要素を設ける態様に構成できる。さら
に、この発明は、また他の態様として、外部電流により
溶断可能なヒューズと、このヒューズの溶断で出力ポー
トを電源電位部あるいは接地電位部に導通可能となるス
イッチ素子と、このスイッチ素子と直列に前記出力ポー
トと前記所定電位部あるいは接地電位部との間に介在さ
れた抵抗要素と、から電位設定回路を提供する。
【０００９】
【作用】この発明のトライステート形出力回路は、完成
後等において電位設定回路により外部からの物理的な入
力によって出力ポートと電源電位部あるいは接地電位部
との間を導通あるいは遮断させることで、出力ポートを
電源電位部あるいは接地電位部に導通させて電源電位あ
るいは接地電位に設定できる。このため、外付けの電位
設定要素、すなわちプルアップ抵抗（あるいはプルダウ
ン抵抗）が不要であり、組立工数が削減でき、また、外
付けのプルアップ抵抗の電位設定要素の配置スペースが
不要で高い実装効率が達成できる。そして、多数のデバ
イスをバス接続した場合でも、任意のデバイスの出力ポ
ートを選択的にプルアップさせることができるため、全
てのデバイスにプルアップ抵抗を接続した場合のように
合成抵抗値が低下することもない。
後等において電位設定回路により外部からの物理的な入
力によって出力ポートと電源電位部あるいは接地電位部
との間を導通あるいは遮断させることで、出力ポートを
電源電位部あるいは接地電位部に導通させて電源電位あ
るいは接地電位に設定できる。このため、外付けの電位
設定要素、すなわちプルアップ抵抗（あるいはプルダウ
ン抵抗）が不要であり、組立工数が削減でき、また、外
付けのプルアップ抵抗の電位設定要素の配置スペースが
不要で高い実装効率が達成できる。そして、多数のデバ
イスをバス接続した場合でも、任意のデバイスの出力ポ
ートを選択的にプルアップさせることができるため、全
てのデバイスにプルアップ抵抗を接続した場合のように
合成抵抗値が低下することもない。
【００１０】
【実施例】以下、この発明の好適な実施例を図面を参照
して説明する。図１はこの発明の一実施例に係るトライ
ステート形出力回路を示し、その出力部の回路図であ
る。
して説明する。図１はこの発明の一実施例に係るトライ
ステート形出力回路を示し、その出力部の回路図であ
る。
【００１１】図中、Ｖccは電源に導通した端子（以下、
電源端子と記す）、Ｄisableは内部回路から供給される
出力状態を制御する制御信号（以下、制御信号Ｄと記
す）、ＩＮは内部回路から供給される出力信号であり
（以下、出力信号ＩＮと記す）であり、制御信号Ｄはト
ライステート出力部３０とヒューズ部４０とに入力さ
れ、また、出力信号ＩＮはトライステート出力部３０に
入力されている。後述するように、制御信号Ｄがロウレ
ベルに変化されると出力端子Ｄoutがフローティング状
態になる。
電源端子と記す）、Ｄisableは内部回路から供給される
出力状態を制御する制御信号（以下、制御信号Ｄと記
す）、ＩＮは内部回路から供給される出力信号であり
（以下、出力信号ＩＮと記す）であり、制御信号Ｄはト
ライステート出力部３０とヒューズ部４０とに入力さ
れ、また、出力信号ＩＮはトライステート出力部３０に
入力されている。後述するように、制御信号Ｄがロウレ
ベルに変化されると出力端子Ｄoutがフローティング状
態になる。
【００１２】トライステート出力部３０は、相補形（Ｃ
ＭＯＳ形）のｎチャネルＦＥＴ３１，３２と、ｐチャネ
ルＦＥＴ３３，３４とを有し、これらＦＥＴ３１，３
２，３３，３４が電源端子Ｖccと接地との間に直列に接
続されている。ＦＥＴ３１のゲートにはインバータ３５
を介して制御信号Ｄが、同様に、ＦＥＴ３４のゲートに
は制御信号Ｄが印加され、また、ＦＥＴ３２，３３のゲ
ートには出力信号ＩＮが印加されている。そして、イン
バータ３５の入力端子側の接続ノードｎ１がヒューズ部
４０に、また、ＦＥＴ３２，３３間の接続ノードｎ２が
出力端子Ｄoutに接続されている。
ＭＯＳ形）のｎチャネルＦＥＴ３１，３２と、ｐチャネ
ルＦＥＴ３３，３４とを有し、これらＦＥＴ３１，３
２，３３，３４が電源端子Ｖccと接地との間に直列に接
続されている。ＦＥＴ３１のゲートにはインバータ３５
を介して制御信号Ｄが、同様に、ＦＥＴ３４のゲートに
は制御信号Ｄが印加され、また、ＦＥＴ３２，３３のゲ
ートには出力信号ＩＮが印加されている。そして、イン
バータ３５の入力端子側の接続ノードｎ１がヒューズ部
４０に、また、ＦＥＴ３２，３３間の接続ノードｎ２が
出力端子Ｄoutに接続されている。
【００１３】ヒューズ部４０は、３つの抵抗Ｒ０，Ｒ
１，Ｒ２、ダイオード４１およびヒューズＦを有する。
ダイオード４１は電源端子Ｖccと接地との間に電源端子
Ｖccに向かう方向を順方向として設けられ、ダイオード
４１と電源端子ｖccとの間に抵抗Ｒ１とヒューズＦとが
直列に、また、ダイオード４１と接地との間に抵抗Ｒ２
が接続される。ヒューズＦは、ポリシリコン等で形成さ
れ、電源端子間に逆電圧を印加することによって溶断さ
れるように形成する。
１，Ｒ２、ダイオード４１およびヒューズＦを有する。
ダイオード４１は電源端子Ｖccと接地との間に電源端子
Ｖccに向かう方向を順方向として設けられ、ダイオード
４１と電源端子ｖccとの間に抵抗Ｒ１とヒューズＦとが
直列に、また、ダイオード４１と接地との間に抵抗Ｒ２
が接続される。ヒューズＦは、ポリシリコン等で形成さ
れ、電源端子間に逆電圧を印加することによって溶断さ
れるように形成する。
【００１４】そして、ダイオード４１とヒューズＦとの
間の接続ノードｎ３が、抵抗Ｒ０を介して上述したイン
バータ３５の入力端子側の接続ノードｎ１に、また、プ
ルアップ抵抗部５０に接続される。抵抗Ｒ０の抵抗値は
抵抗Ｒ１，Ｒ２の抵抗値よりも十分に大きく、また、後
述するが、ヒューズＦは接地側から電源端子側に向かっ
て通電される電流で溶断され、抵抗Ｒ１，Ｒ２の合成抵
抗値はこのヒューズ溶断の電流を確保し、かつ規制でき
るような小さな値に設定される。
間の接続ノードｎ３が、抵抗Ｒ０を介して上述したイン
バータ３５の入力端子側の接続ノードｎ１に、また、プ
ルアップ抵抗部５０に接続される。抵抗Ｒ０の抵抗値は
抵抗Ｒ１，Ｒ２の抵抗値よりも十分に大きく、また、後
述するが、ヒューズＦは接地側から電源端子側に向かっ
て通電される電流で溶断され、抵抗Ｒ１，Ｒ２の合成抵
抗値はこのヒューズ溶断の電流を確保し、かつ規制でき
るような小さな値に設定される。
【００１５】なお、電源端子Ｖccと接地との間にラッチ
アップ防止用のダイオードが逆方向に介装されている半
導体集積回路にあっては、上記抵抗Ｒ１，Ｒ２およびヒ
ューズＦの合成抵抗値よりも大きな抵抗値を有する抵抗
をラッチアップ防止用のダイオードと直列に設けること
が必要である。
アップ防止用のダイオードが逆方向に介装されている半
導体集積回路にあっては、上記抵抗Ｒ１，Ｒ２およびヒ
ューズＦの合成抵抗値よりも大きな抵抗値を有する抵抗
をラッチアップ防止用のダイオードと直列に設けること
が必要である。
【００１６】プルアップ抵抗部５０は、電源端子Ｖccと
出力端子Ｄout（接続ノードｎ４）との間に、ｐチャネ
ルＦＥＴ（スイッチ素子）５１とプルアップ抵抗（抵抗
要素）Ｒｐとを直列に接続して構成される。ＦＥＴ５１
は、ゲートにロウレベルの制御信号Ｄが入力する場合に
ソース・ドレイン間が導通、すなわちオンする。このプ
ルアップ抵抗部５０とヒューズ部４０とが電位設定回路
を構成する。
出力端子Ｄout（接続ノードｎ４）との間に、ｐチャネ
ルＦＥＴ（スイッチ素子）５１とプルアップ抵抗（抵抗
要素）Ｒｐとを直列に接続して構成される。ＦＥＴ５１
は、ゲートにロウレベルの制御信号Ｄが入力する場合に
ソース・ドレイン間が導通、すなわちオンする。このプ
ルアップ抵抗部５０とヒューズ部４０とが電位設定回路
を構成する。
【００１７】この実施例にあっては、ヒューズＦが溶断
されない接続状態では電源電圧ＶｃｃがＦＥＴ５１のゲ
ートに印加されＦＥＴ５１のゲート・ソース間電圧Ｖ
ＧＳが０に等しく、ＦＥＴ５１がオフ状態を維持する。
したがって、プルアップ抵抗Ｒｐは接続されていない状
態、すなわちプルアップ抵抗として機能せず、多数のデ
バイスをバス接続した場合でもプルアップ抵抗Ｒｐ全体
としての合成抵抗値が小さくなることもない。そして、
出力回路にロウレベルの制御信号Ｄが入力されると、Ｆ
ＥＴ３１，３４がオフするためフローティング状態が得
られる。
されない接続状態では電源電圧ＶｃｃがＦＥＴ５１のゲ
ートに印加されＦＥＴ５１のゲート・ソース間電圧Ｖ
ＧＳが０に等しく、ＦＥＴ５１がオフ状態を維持する。
したがって、プルアップ抵抗Ｒｐは接続されていない状
態、すなわちプルアップ抵抗として機能せず、多数のデ
バイスをバス接続した場合でもプルアップ抵抗Ｒｐ全体
としての合成抵抗値が小さくなることもない。そして、
出力回路にロウレベルの制御信号Ｄが入力されると、Ｆ
ＥＴ３１，３４がオフするためフローティング状態が得
られる。
【００１８】一方、ヒューズＦが溶断された状態ではＦ
ＥＴ５１のゲートが電源端子Ｖccから遮断され、ＦＥＴ
５１は制御信号Ｄによりゲート電位がロウレベルでオ
ン、ゲート電位がハイレベルでオフ状態になる。このた
め、出力回路にロウレベル、すなわち高インピーダンス
とする制御信号Ｄが入力すると、ＦＥＴ５１はオンして
プルアップ抵抗Ｒｐを電源端子Ｖccに接続し、プルアッ
プ抵抗Ｒｐが機能する。この結果、出力高インピーダン
ス状態においても出力端子Ｄoutはハイレベルにプルア
ップされる。
ＥＴ５１のゲートが電源端子Ｖccから遮断され、ＦＥＴ
５１は制御信号Ｄによりゲート電位がロウレベルでオ
ン、ゲート電位がハイレベルでオフ状態になる。このた
め、出力回路にロウレベル、すなわち高インピーダンス
とする制御信号Ｄが入力すると、ＦＥＴ５１はオンして
プルアップ抵抗Ｒｐを電源端子Ｖccに接続し、プルアッ
プ抵抗Ｒｐが機能する。この結果、出力高インピーダン
ス状態においても出力端子Ｄoutはハイレベルにプルア
ップされる。
【００１９】そして、ハイレベルの制御信号Ｄが入力す
ると、ＦＥＴ５１はオフするため、プルアップ抵抗Ｒｐ
が機能しない状態になり、また、トライステート出力部
３０を構成するＦＥＴ３１とＦＥＴ３４とがオン状態に
される。このため、トライステート出力部３０にハイレ
ベルの出力信号ＩＮが入力するとＦＥＴ３３がオンして
出力端子Ｄoutがロウレベルに、また、ロウレベルの出
力信号ＩＮが入力するとＦＥＴ３２がオンして出力端子
がハイレベルになる。したがって、通常のハイレベル、
ロウレベルの出力は支障無く行え、また、その出力レベ
ルを確定させることができる。
ると、ＦＥＴ５１はオフするため、プルアップ抵抗Ｒｐ
が機能しない状態になり、また、トライステート出力部
３０を構成するＦＥＴ３１とＦＥＴ３４とがオン状態に
される。このため、トライステート出力部３０にハイレ
ベルの出力信号ＩＮが入力するとＦＥＴ３３がオンして
出力端子Ｄoutがロウレベルに、また、ロウレベルの出
力信号ＩＮが入力するとＦＥＴ３２がオンして出力端子
がハイレベルになる。したがって、通常のハイレベル、
ロウレベルの出力は支障無く行え、また、その出力レベ
ルを確定させることができる。
【００２０】一方、ヒューズＦの溶断はボードに実装す
る前等にユーザ等が必要に応じて行うことができる。そ
して、ヒューズＦを溶断する場合は、抵抗Ｒ２、ダイオ
ード４１、ヒューズＦおよび抵抗Ｒ１の経路に接地側か
ら電源端子Ｖcc側に向けて所定値の電流を通電する。こ
の時、接続ノードｎ３が接続ノードｎ１に接続している
が、接続ノードｎ１，ｎ３間の抵抗Ｒ０は抵抗値が抵抗
Ｒ１，Ｒ２に比較して大きいため、接続ノードｎ１に流
れる電流を極めて少なくできる。また、１パッケージ内
に多数の出力回路が存在する場合でも、抵抗Ｒ２により
電流を分散することができる。すなわち、各出力回路毎
に抵抗Ｒ１，２の大きさを変えておくことによりヒュー
ズＦが順番に溶断されて行くように構成することができ
る。
る前等にユーザ等が必要に応じて行うことができる。そ
して、ヒューズＦを溶断する場合は、抵抗Ｒ２、ダイオ
ード４１、ヒューズＦおよび抵抗Ｒ１の経路に接地側か
ら電源端子Ｖcc側に向けて所定値の電流を通電する。こ
の時、接続ノードｎ３が接続ノードｎ１に接続している
が、接続ノードｎ１，ｎ３間の抵抗Ｒ０は抵抗値が抵抗
Ｒ１，Ｒ２に比較して大きいため、接続ノードｎ１に流
れる電流を極めて少なくできる。また、１パッケージ内
に多数の出力回路が存在する場合でも、抵抗Ｒ２により
電流を分散することができる。すなわち、各出力回路毎
に抵抗Ｒ１，２の大きさを変えておくことによりヒュー
ズＦが順番に溶断されて行くように構成することができ
る。
【００２１】なお、述べるまでもないが、この発明は、
シングルチップマイコン、マスクＲＯＭ、ＥＰＲＯＭ等
のトライステート出力形式を採用する種々のＬＳＩの出
力回路に適用できる。また、上述した実施例では、プル
アップ抵抗を例示したが、プルダウン側の抵抗について
も本発明が適用できる。さらに、上述した実施例では、
プルアップ抵抗Ｒｐと電源端子Ｖccとの間にＦＥＴ５１
を介装し、このＦＥＴ５１を制御するヒューズ部４０を
設けているが、ＦＥＴ５１に代えてヒューズを設けヒュ
ーズ部４０を省略するようにしてもよい。
シングルチップマイコン、マスクＲＯＭ、ＥＰＲＯＭ等
のトライステート出力形式を採用する種々のＬＳＩの出
力回路に適用できる。また、上述した実施例では、プル
アップ抵抗を例示したが、プルダウン側の抵抗について
も本発明が適用できる。さらに、上述した実施例では、
プルアップ抵抗Ｒｐと電源端子Ｖccとの間にＦＥＴ５１
を介装し、このＦＥＴ５１を制御するヒューズ部４０を
設けているが、ＦＥＴ５１に代えてヒューズを設けヒュ
ーズ部４０を省略するようにしてもよい。
【００２２】
【発明の効果】本願によって開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。すなわち、この発明に係るトライステー
ト形出力回路は、出力ポートと電源電位部あるいは接地
電位部との間に物理的に導通、遮断可能な電位設定回路
を介設し、この電位設定回路の導通、遮断で出力ポート
の電位を一定に設定できるように構成した。このため、
外付けのプルアップ抵抗やプルダウン抵抗が不要で組立
が容易となり、また、抵抗との接続部が不要で高い信頼
性が得られ、さらに、プルアップ抵抗等の配置スペース
が不要となり高い実装効率が得られ、またさらに、多数
のデバイスをバス接続してもプルアップ抵抗等の合成抵
抗が低下することを防止できる。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。すなわち、この発明に係るトライステー
ト形出力回路は、出力ポートと電源電位部あるいは接地
電位部との間に物理的に導通、遮断可能な電位設定回路
を介設し、この電位設定回路の導通、遮断で出力ポート
の電位を一定に設定できるように構成した。このため、
外付けのプルアップ抵抗やプルダウン抵抗が不要で組立
が容易となり、また、抵抗との接続部が不要で高い信頼
性が得られ、さらに、プルアップ抵抗等の配置スペース
が不要となり高い実装効率が得られ、またさらに、多数
のデバイスをバス接続してもプルアップ抵抗等の合成抵
抗が低下することを防止できる。
【図１】この発明の一実施例に係るトライステート形出
力回路の回路図である。
力回路の回路図である。
【図２】従来のトライステート形出力回路を備えた複数
の半導体集積回路をバス接続した場合の回路図である。
の半導体集積回路をバス接続した場合の回路図である。
３０ トライステート出力部 ４０ ヒューズ部 ４１ ダイオード ５０ プルアップ抵抗部 ５１ ＦＥＴ（スイッチ素子） ９９ 電位設定回路 Ｄ（Ｄisable） 制御信号 ＩＮ 出力信号 Ｖcc 電源端子 Ｆ ヒューズ Ｒ０，Ｒ１，Ｒ２ 抵抗 Ｒｐ プルアップ抵抗（抵抗要素）
Claims (3)
- 【請求項１】 出力ポートの出力状態としてロウレベ
ル、ハイレベルあるいは高インピーダンス状態が可能な
トライステート形出力回路において、 前記出力ポートと所定の電位部あるいは接地電位部との
間を外部からの物理的な入力で導通、遮断可能な電位設
定回路を設け、この電位設定回路による導通、遮断で前
記出力ポートの高インピーダンス状態での電位を所定電
位あるいは接地電位に設定可能としたことを特徴とする
トライステート形出力回路。 - 【請求項２】 前記電位設定回路は、導通時に前記出力
ポートと前記所定電位部あるいは接地電位部との間に介
在する抵抗要素を有することを特徴とする請求項１に記
載のトライステート形出力回路。 - 【請求項３】 前記電位設定回路は、外部電流により溶
断可能なヒューズと、このヒューズの溶断で導通して前
記出力ポートと前記所定電位部あるいは接地電位部を導
通するスイッチ素子と、このスイッチ素子と直列に前記
出力ポートと前記所定電位部あるいは接地電位部との間
に介在された抵抗要素と、を備えることを特徴とする請
求項１に記載のトライステート形出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4267261A JPH06120804A (ja) | 1992-10-06 | 1992-10-06 | トライステート形出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4267261A JPH06120804A (ja) | 1992-10-06 | 1992-10-06 | トライステート形出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06120804A true JPH06120804A (ja) | 1994-04-28 |
Family
ID=17442388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4267261A Pending JPH06120804A (ja) | 1992-10-06 | 1992-10-06 | トライステート形出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06120804A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0772301A2 (en) * | 1995-11-03 | 1997-05-07 | Samsung Electronics Co., Ltd. | Circuit for stabilizing the output of a tri-state circuit |
| KR100482361B1 (ko) * | 1997-09-10 | 2005-09-14 | 삼성전자주식회사 | 오픈드레인및풀업회로 |
-
1992
- 1992-10-06 JP JP4267261A patent/JPH06120804A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0772301A2 (en) * | 1995-11-03 | 1997-05-07 | Samsung Electronics Co., Ltd. | Circuit for stabilizing the output of a tri-state circuit |
| KR100482361B1 (ko) * | 1997-09-10 | 2005-09-14 | 삼성전자주식회사 | 오픈드레인및풀업회로 |
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