JPH06104759A - Ａ−ｄ変換器 - Google Patents
Ａ−ｄ変換器Info
- Publication number
- JPH06104759A JPH06104759A JP25314492A JP25314492A JPH06104759A JP H06104759 A JPH06104759 A JP H06104759A JP 25314492 A JP25314492 A JP 25314492A JP 25314492 A JP25314492 A JP 25314492A JP H06104759 A JPH06104759 A JP H06104759A
- Authority
- JP
- Japan
- Prior art keywords
- analog signal
- input
- signal
- amplifiers
- differential amplifiers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Analogue/Digital Conversion (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】 Ａ−Ｄ変換器のコンパレータ回路に使用する
差動増幅器の２つの入力ラインの一方の入力ラインがノ
イズにより理想値からΔＶだけずれても、アナログ信号
に対する正しいデジタル値を得る。 【構成】 アナログ信号を印加するコンデンサ５，７，
９と、コンデンサ５，７，９のアナログ信号を印加した
端子と逆性端子Ａ，Ｃ，Ｅの信号を第１の入力とする差
動増幅器１，２，３と、基準信号を印加するコンデンサ
６，８，１０と、コンデンサ６，８，１０の基準信号を
印加した端子と逆性端子Ｂ，Ｄ，Ｆの信号を第２の入力
とする差動増幅器１，２，３からなり、差動増幅器１，
２，３の出力が多数決回路４の入力信号となる。 【効果】 ３つの差動増幅器の６つの入力ラインの１ラ
インにノイズが影響し、理想値からΔＶだけずれても、
多数決回路の出力は、正しいデジタル値を得ることがで
きる。
差動増幅器の２つの入力ラインの一方の入力ラインがノ
イズにより理想値からΔＶだけずれても、アナログ信号
に対する正しいデジタル値を得る。 【構成】 アナログ信号を印加するコンデンサ５，７，
９と、コンデンサ５，７，９のアナログ信号を印加した
端子と逆性端子Ａ，Ｃ，Ｅの信号を第１の入力とする差
動増幅器１，２，３と、基準信号を印加するコンデンサ
６，８，１０と、コンデンサ６，８，１０の基準信号を
印加した端子と逆性端子Ｂ，Ｄ，Ｆの信号を第２の入力
とする差動増幅器１，２，３からなり、差動増幅器１，
２，３の出力が多数決回路４の入力信号となる。 【効果】 ３つの差動増幅器の６つの入力ラインの１ラ
インにノイズが影響し、理想値からΔＶだけずれても、
多数決回路の出力は、正しいデジタル値を得ることがで
きる。
Description
【０００１】
【産業上の利用分野】本発明はＡ−Ｄ変換器に関し、特
に逐次比較変換方式，直並列変換方式のアナログ信号と
基準レベルとの比較を行うコンパレータ部に関する。
に逐次比較変換方式，直並列変換方式のアナログ信号と
基準レベルとの比較を行うコンパレータ部に関する。
【０００２】
【従来の技術】従来のＡ−Ｄ変換器のコンパレータ部は
図５に示すように、端子ＩＮからアナログ信号を印加す
るコンデンサ１２と、アナログ信号を印加したコンデン
サ１２の端子ＩＮの逆性の端子Ｇの信号を入力する差動
増幅器１１と、ＧＮＤレベルを印加するコンデンサ１３
と、ＧＮＤレベルを印加したコンデンサ１３の端子の逆
性の端子Ｈの信号を入力する差動増幅器１１と、差動増
幅器１１の入力ラインＧ，ＨをＶREF／２へプリチャー
ジするためのＮｃｈトランジスタ２４，２６及びＰｃｈ
トランジスタ２５，２７とを有する。
図５に示すように、端子ＩＮからアナログ信号を印加す
るコンデンサ１２と、アナログ信号を印加したコンデン
サ１２の端子ＩＮの逆性の端子Ｇの信号を入力する差動
増幅器１１と、ＧＮＤレベルを印加するコンデンサ１３
と、ＧＮＤレベルを印加したコンデンサ１３の端子の逆
性の端子Ｈの信号を入力する差動増幅器１１と、差動増
幅器１１の入力ラインＧ，ＨをＶREF／２へプリチャー
ジするためのＮｃｈトランジスタ２４，２６及びＰｃｈ
トランジスタ２５，２７とを有する。
【０００３】図５の構成を用いた、分解能２ｂｉｔの逐
次比較変換方式のＡ−Ｄ変換器の構成を図６に示してい
る。コンパレータ部の端子ＩＮに、アナログ信号ＡＩＮ
を電気的に接続するＮｃｈトランジスタ２０及びＰｃｈ
トランジスタ２１と、基準電位ＶREFとＧＮＤ間に、抵
抗１５，１６，１７，１８を備え、抵抗１５，１６，１
７，１８を全て同じ抵抗値とし、基準電位ＶREFとＧＮ
Ｄ間を等分割する。
次比較変換方式のＡ−Ｄ変換器の構成を図６に示してい
る。コンパレータ部の端子ＩＮに、アナログ信号ＡＩＮ
を電気的に接続するＮｃｈトランジスタ２０及びＰｃｈ
トランジスタ２１と、基準電位ＶREFとＧＮＤ間に、抵
抗１５，１６，１７，１８を備え、抵抗１５，１６，１
７，１８を全て同じ抵抗値とし、基準電位ＶREFとＧＮ
Ｄ間を等分割する。
【０００４】又、等分割によって得られた電位Ａ１，Ａ
２，Ａ３をセレクタ１９によって必要とする電位Ｓ１を
出力し、電位Ｓ１をコンパレータ部の端子ＩＮに、電気
的に接続するＮｃｈトランジスタ２２及びＰｃｈトラン
ジスタ２３を備えている。
２，Ａ３をセレクタ１９によって必要とする電位Ｓ１を
出力し、電位Ｓ１をコンパレータ部の端子ＩＮに、電気
的に接続するＮｃｈトランジスタ２２及びＰｃｈトラン
ジスタ２３を備えている。
【０００５】次に、分解能２ｂｉｔの逐次比較変換方式
のＡ−Ｄ変換器の動作を図７の動作タイミングを用いて
説明する。
のＡ−Ｄ変換器の動作を図７の動作タイミングを用いて
説明する。
【０００６】（１）サンプリング期間中（ｔ１の期
間）、Ｎｃｈトランジスタ２０及びＰｃｈトランジスタ
２１がＯＮ状態となり、入力端子ＡＩＮからアナログ信
号がコンデンサ１２の端子ＩＮへ印加される。又、差動
増幅器１１の入力ラインＧ及び入力ラインＨは、Ｎｃｈ
トランジスタ２４，２６及びＰｃｈトランジスタ２５，
２７がＯＮ状態となるため、１／２ＶREFへプリチャー
ジされる。ここでは、動作説明のために、アナログ信号
を５［Ｖ］，ＶREFのレベルを５［Ｖ］とし、コンデン
サ１２，１３の容量を１［Ｆ］とすると、差動増幅器１
１の入力ラインＧ，Ｈは、共に２．５［Ｖ］へプリチャ
ージされる。又、端子ＩＮのレベルはアナログ信号と同
じ５［Ｖ］となり、コンデンサ１２の電荷は２．５
［Ｃ］となる。
間）、Ｎｃｈトランジスタ２０及びＰｃｈトランジスタ
２１がＯＮ状態となり、入力端子ＡＩＮからアナログ信
号がコンデンサ１２の端子ＩＮへ印加される。又、差動
増幅器１１の入力ラインＧ及び入力ラインＨは、Ｎｃｈ
トランジスタ２４，２６及びＰｃｈトランジスタ２５，
２７がＯＮ状態となるため、１／２ＶREFへプリチャー
ジされる。ここでは、動作説明のために、アナログ信号
を５［Ｖ］，ＶREFのレベルを５［Ｖ］とし、コンデン
サ１２，１３の容量を１［Ｆ］とすると、差動増幅器１
１の入力ラインＧ，Ｈは、共に２．５［Ｖ］へプリチャ
ージされる。又、端子ＩＮのレベルはアナログ信号と同
じ５［Ｖ］となり、コンデンサ１２の電荷は２．５
［Ｃ］となる。
【０００７】（２）サンプリング期間中（ｔ１）に入力
されたアナログ信号に対するデジタル値を求める期間
（ｔ２，ｔ３） ｔ２の期間となると同時に、Ｎｃｈトランジスタ２０，
２４，２６及びＰｃｈトランジスタ２１，２５，２７が
ＯＦＦ状態となるため、入力端子ＡＩＮのアナログ信号
が端子ＩＮと電気的に分離される。又、差動増幅器１１
の入力ラインＧ，Ｈのプリチャージも終了する。又、Ｎ
ｃｈトランジスタ２２及びＰｃｈトランジスタ２３がＯ
Ｎ状態となり、セレクタ１９が端子Ａ２を選ぶため、セ
レクタ１９の出力Ｓ１は２．５［Ｖ］が出力され、端子
ＩＮも２．５［Ｖ］となる。このため、差動増幅器１１
の入力ラインＧは、コンデンサ１２が２．５［Ｖ］を保
持するため、０［Ｖ］となる（入力ラインＧの寄生容量
を０［Ｆ］と考えた場合）。又、差動増幅器１１の入力
ラインＨは、２．５［Ｖ］が保持されている。故に、差
動増幅器１１の出力ＯＵＴは論理的“Ｈ”を出力する
（アナログ信号に対する、デジタル値は、最上位ｂｉｔ
を論理的“１”と判定）。
されたアナログ信号に対するデジタル値を求める期間
（ｔ２，ｔ３） ｔ２の期間となると同時に、Ｎｃｈトランジスタ２０，
２４，２６及びＰｃｈトランジスタ２１，２５，２７が
ＯＦＦ状態となるため、入力端子ＡＩＮのアナログ信号
が端子ＩＮと電気的に分離される。又、差動増幅器１１
の入力ラインＧ，Ｈのプリチャージも終了する。又、Ｎ
ｃｈトランジスタ２２及びＰｃｈトランジスタ２３がＯ
Ｎ状態となり、セレクタ１９が端子Ａ２を選ぶため、セ
レクタ１９の出力Ｓ１は２．５［Ｖ］が出力され、端子
ＩＮも２．５［Ｖ］となる。このため、差動増幅器１１
の入力ラインＧは、コンデンサ１２が２．５［Ｖ］を保
持するため、０［Ｖ］となる（入力ラインＧの寄生容量
を０［Ｆ］と考えた場合）。又、差動増幅器１１の入力
ラインＨは、２．５［Ｖ］が保持されている。故に、差
動増幅器１１の出力ＯＵＴは論理的“Ｈ”を出力する
（アナログ信号に対する、デジタル値は、最上位ｂｉｔ
を論理的“１”と判定）。
【０００８】次に、ｔ３の期間となると、差動増幅器１
１の出力ＯＵＴがｔ２期間“Ｈ”であったため、セレク
タ１９は端子Ａ１を選ぶ。セレクタ１９の出力Ｓ１は、
３．７５［Ｖ］が出力され、端子ＩＮも３．７５［Ｖ］
となる。このため、差動増幅器１１の入力ラインＧは、
コンデンサ１２が２．５［Ｃ］を保持するため、１．２
５［Ｖ］となる（入力ラインＧの寄生容量を０［Ｆ］と
考えた場合）。又、差動増幅器１１の入力ラインＨは、
２．５［Ｖ］が保持されている。故に、差動増幅器１１
の出力ＯＵＴは論理的“Ｈ”を出力する（アナログ信号
に対する、デジタル値は最下位ｂｉｔを論理的“１”と
判定）。以上で変換を完了する。
１の出力ＯＵＴがｔ２期間“Ｈ”であったため、セレク
タ１９は端子Ａ１を選ぶ。セレクタ１９の出力Ｓ１は、
３．７５［Ｖ］が出力され、端子ＩＮも３．７５［Ｖ］
となる。このため、差動増幅器１１の入力ラインＧは、
コンデンサ１２が２．５［Ｃ］を保持するため、１．２
５［Ｖ］となる（入力ラインＧの寄生容量を０［Ｆ］と
考えた場合）。又、差動増幅器１１の入力ラインＨは、
２．５［Ｖ］が保持されている。故に、差動増幅器１１
の出力ＯＵＴは論理的“Ｈ”を出力する（アナログ信号
に対する、デジタル値は最下位ｂｉｔを論理的“１”と
判定）。以上で変換を完了する。
【０００９】
【発明が解決しようとする課題】この従来のＡ−Ｄ変換
器のコンパレータ回路では、サンプリング期間〜アナロ
グ信号に対するデジタル値を求める期間において、差動
増幅器の２つの入力ラインのうち一方の入力ラインのレ
ベルが、Ａ−Ｄ変換器の外からくる外来ノイズや、Ａ−
Ｄ変換器の内部で発生する内部ノイズ，又は差動増幅器
２つの入力ラインの近くを走る信号線の影響などによ
り、理想値からΔＶずれた値となり、差動増幅器のオフ
セット電圧が発生し、アナログ信号に対するデジタル値
を求める期間において、正しくアナログ信号に対するデ
ジタル値を得ることができないという問題点があった。
器のコンパレータ回路では、サンプリング期間〜アナロ
グ信号に対するデジタル値を求める期間において、差動
増幅器の２つの入力ラインのうち一方の入力ラインのレ
ベルが、Ａ−Ｄ変換器の外からくる外来ノイズや、Ａ−
Ｄ変換器の内部で発生する内部ノイズ，又は差動増幅器
２つの入力ラインの近くを走る信号線の影響などによ
り、理想値からΔＶずれた値となり、差動増幅器のオフ
セット電圧が発生し、アナログ信号に対するデジタル値
を求める期間において、正しくアナログ信号に対するデ
ジタル値を得ることができないという問題点があった。
【００１０】本発明の目的は、アナログ信号に対する正
しいデジタル値を得ることができるＡ−Ｄ変換器を提供
することにある。
しいデジタル値を得ることができるＡ−Ｄ変換器を提供
することにある。
【００１１】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るＡ−Ｄ変換器は、複数の差動増幅器
と、多数決回路とを有するＡ−Ｄ変換器であって、複数
の差動増幅器は、並列に設けられ、アナログ信号が印加
されたコンデンサの端子と逆性の信号を一方の入力と
し、ＧＮＤレベルであって基準信号が印加されたコンデ
ンサの端子と逆性の信号を他方の入力とし、差動信号を
出力するものであり、多数決回路は、複数の差動増幅器
からの信号のうち、論理的レベルの数が２以上同じであ
る信号が入力されたときに、その論理的レベルと同一の
信号を出力するものである。
め、本発明に係るＡ−Ｄ変換器は、複数の差動増幅器
と、多数決回路とを有するＡ−Ｄ変換器であって、複数
の差動増幅器は、並列に設けられ、アナログ信号が印加
されたコンデンサの端子と逆性の信号を一方の入力と
し、ＧＮＤレベルであって基準信号が印加されたコンデ
ンサの端子と逆性の信号を他方の入力とし、差動信号を
出力するものであり、多数決回路は、複数の差動増幅器
からの信号のうち、論理的レベルの数が２以上同じであ
る信号が入力されたときに、その論理的レベルと同一の
信号を出力するものである。
【００１２】
【作用】Ａ−Ｄ変換器のコンパレータ回路に複数の差動
増幅器を設けている。したがって、一の差動増幅器から
の出力にずれが生じたとしても、残りの差動増幅器から
の出力に基づいてアナログ信号に対するデジタル値を正
しく得ることができる。
増幅器を設けている。したがって、一の差動増幅器から
の出力にずれが生じたとしても、残りの差動増幅器から
の出力に基づいてアナログ信号に対するデジタル値を正
しく得ることができる。
【００１３】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１４】（実施例１）図１は、本発明の実施例１を
示す構成図である。
示す構成図である。
【００１５】図１において、本発明のＡ−Ｄ変換器のコ
ンパレータ部は、端子ＩＮからアナログ信号を印加する
コンデンサ５，７，９と、アナログ信号を印加したコン
デンサ５，７，９の端子ＩＮの逆性の端子Ａ，Ｃ，Ｅの
それぞれの信号を入力する差動増幅器１，２，３と、Ｇ
ＮＤレベルを印加するコンデンサ６，８，１０と、ＧＮ
Ｄレベルを印加したコンデンサ６，８，１０の端子の逆
性の端子Ｂ，Ｄ，Ｆのそれぞれの信号を入力する差動増
幅器１，２，３と、差動増幅器１，２，３の入力ライン
Ａ，Ｂ，Ｃ，Ｄ，Ｅ，ＦをＶREF／２へプリチャージす
るためのＮｃｈトランジスタ２８，３０及びＰｃｈトラ
ンジスタ２９，３１を有する。
ンパレータ部は、端子ＩＮからアナログ信号を印加する
コンデンサ５，７，９と、アナログ信号を印加したコン
デンサ５，７，９の端子ＩＮの逆性の端子Ａ，Ｃ，Ｅの
それぞれの信号を入力する差動増幅器１，２，３と、Ｇ
ＮＤレベルを印加するコンデンサ６，８，１０と、ＧＮ
Ｄレベルを印加したコンデンサ６，８，１０の端子の逆
性の端子Ｂ，Ｄ，Ｆのそれぞれの信号を入力する差動増
幅器１，２，３と、差動増幅器１，２，３の入力ライン
Ａ，Ｂ，Ｃ，Ｄ，Ｅ，ＦをＶREF／２へプリチャージす
るためのＮｃｈトランジスタ２８，３０及びＰｃｈトラ
ンジスタ２９，３１を有する。
【００１６】又、差動増幅器１，２，３のそれぞれの出
力Ｏ１，Ｏ２，Ｏ３は、多数決回路４の入力信号として
印加される。多数決回路４は、多数決回路の入力信号Ｏ
１，Ｏ２，Ｏ３の各信号の論理的レベルの数が２つ以上
同じ信号を入力されたものと同じ論理的レベルを出力Ｏ
ＵＴへ出力する構成となっている。
力Ｏ１，Ｏ２，Ｏ３は、多数決回路４の入力信号として
印加される。多数決回路４は、多数決回路の入力信号Ｏ
１，Ｏ２，Ｏ３の各信号の論理的レベルの数が２つ以上
同じ信号を入力されたものと同じ論理的レベルを出力Ｏ
ＵＴへ出力する構成となっている。
【００１７】又、差動増幅器１，２，３のそれぞれの配
置及びコンデンサ５，７，９のそれぞれの配置，コンデ
ンサ６，８，１０のそれぞれの配置，配線Ａ，Ｃ，Ｅの
それぞれの配置，配線Ｂ，Ｄ，Ｆのそれぞれの配置を隣
り合わないようにする。
置及びコンデンサ５，７，９のそれぞれの配置，コンデ
ンサ６，８，１０のそれぞれの配置，配線Ａ，Ｃ，Ｅの
それぞれの配置，配線Ｂ，Ｄ，Ｆのそれぞれの配置を隣
り合わないようにする。
【００１８】又、図１を用いた分解能２ｂｉｔの逐次比
較変換方式のＡ−Ｄ変換器の構成を図２に示している。
コンパレータ部の端子ＩＮに、アナログ信号ＡＩＮを電
気的に接続するＮｃｈトランジスタ３７及びＰｃｈトラ
ンジスタ３８と、基準電位ＶREFとＧＮＤ間に抵抗３
２，３３，３４，３５を備え、抵抗３２，３３，３４，
３５を全て同じ抵抗値とし、基準電位ＶREFとＧＮＤ間
を等分割する。
較変換方式のＡ−Ｄ変換器の構成を図２に示している。
コンパレータ部の端子ＩＮに、アナログ信号ＡＩＮを電
気的に接続するＮｃｈトランジスタ３７及びＰｃｈトラ
ンジスタ３８と、基準電位ＶREFとＧＮＤ間に抵抗３
２，３３，３４，３５を備え、抵抗３２，３３，３４，
３５を全て同じ抵抗値とし、基準電位ＶREFとＧＮＤ間
を等分割する。
【００１９】又、等分割によって得られた電位Ａ４，Ａ
５，Ａ６をセレクタ３６によって必要とする電位をＳ２
へ出力し、電位Ｓ２をコンパレータ部の端子ＩＮに、電
気的に接続するＮｃｈトランジスタ３９及びＰｃｈトラ
ンジスタ４０を備えている。
５，Ａ６をセレクタ３６によって必要とする電位をＳ２
へ出力し、電位Ｓ２をコンパレータ部の端子ＩＮに、電
気的に接続するＮｃｈトランジスタ３９及びＰｃｈトラ
ンジスタ４０を備えている。
【００２０】次に、分解能２ｂｉｔの逐次比較変換方式
のＡ−Ｄ変換器の動作を図３の動作タイミングを用いて
説明する。
のＡ−Ｄ変換器の動作を図３の動作タイミングを用いて
説明する。
【００２１】（１）サンプリング期間中（ｔ１の期
間）、Ｎｃｈトランジスタ３７及びＰｃｈトランジスタ
３８がＯＮ状態となり、入力端子ＡＩＮからアナログ信
号がコンデンサ５，７，９の端子ＩＮへ印加される。
又、差動増幅器１，２，３の入力ラインＡ，Ｃ，Ｅ及び
入力ラインＢ，Ｄ，Ｆは、Ｎｃｈトランジスタ２８，３
０及びＰｃｈトランジスタ２９，３１がＯＮ状態となる
ため、１／２ＶREFへプリチャージされる。ここでは、
動作説明のために、アナログ信号を５［Ｖ］，ＶREF の
レベルを５［Ｖ］とし、コンデンサ５，６，７，８，
９，１０の容量を１［Ｆ］とすると、差動増幅器１，
２，３の入力ラインＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆは、共に
２．５［Ｖ］へプリチャージされる。又、端子ＩＮのレ
ベルは、アナログ信号と同じ５［Ｖ］となり、コンデン
サ５，７，９の電荷は２．５［Ｃ］となる。
間）、Ｎｃｈトランジスタ３７及びＰｃｈトランジスタ
３８がＯＮ状態となり、入力端子ＡＩＮからアナログ信
号がコンデンサ５，７，９の端子ＩＮへ印加される。
又、差動増幅器１，２，３の入力ラインＡ，Ｃ，Ｅ及び
入力ラインＢ，Ｄ，Ｆは、Ｎｃｈトランジスタ２８，３
０及びＰｃｈトランジスタ２９，３１がＯＮ状態となる
ため、１／２ＶREFへプリチャージされる。ここでは、
動作説明のために、アナログ信号を５［Ｖ］，ＶREF の
レベルを５［Ｖ］とし、コンデンサ５，６，７，８，
９，１０の容量を１［Ｆ］とすると、差動増幅器１，
２，３の入力ラインＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆは、共に
２．５［Ｖ］へプリチャージされる。又、端子ＩＮのレ
ベルは、アナログ信号と同じ５［Ｖ］となり、コンデン
サ５，７，９の電荷は２．５［Ｃ］となる。
【００２２】（２）サンプリング期間中（ｔ１）に入力
されたアナログ信号に対するデジタル値を求める期間
（ｔ２，ｔ３） ｔ２の期間となると同時に、Ｎｃｈトランジスタ２８，
３０，３７及びＰｃｈトランジスタ２９，３１，３８が
ＯＦＦ状態となるため、入力端子ＡＩＮのアナログ信号
が端子ＩＮと電気的に分離される。又、差動増幅器１，
２，３の入力ラインＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆのプリチャ
ージも終了する。又、Ｎｃｈトランジスタ３９及びＰｃ
ｈトランジスタ４０がＯＮ状態となり、セレクタ３６が
端子Ａ５を選ぶため、セレクタ３６の出力Ｓ２は、２．
５［Ｖ］が出力され、端子ＩＮも２．５［Ｖ］となる。
されたアナログ信号に対するデジタル値を求める期間
（ｔ２，ｔ３） ｔ２の期間となると同時に、Ｎｃｈトランジスタ２８，
３０，３７及びＰｃｈトランジスタ２９，３１，３８が
ＯＦＦ状態となるため、入力端子ＡＩＮのアナログ信号
が端子ＩＮと電気的に分離される。又、差動増幅器１，
２，３の入力ラインＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆのプリチャ
ージも終了する。又、Ｎｃｈトランジスタ３９及びＰｃ
ｈトランジスタ４０がＯＮ状態となり、セレクタ３６が
端子Ａ５を選ぶため、セレクタ３６の出力Ｓ２は、２．
５［Ｖ］が出力され、端子ＩＮも２．５［Ｖ］となる。
【００２３】このため、差動増幅器１，２，３の入力ラ
インＡ，Ｃ，Ｅは、コンデンサ５，７，９がそれぞれ
２．５［Ｃ］を保持するため、０［Ｖ］となる（入力ラ
インＡ，Ｃ，Ｅの寄生容量を０［Ｆ］と考えた場合）。
又、差動増幅器１，２，３の入力ラインＢ，Ｄ，Ｆは、
２．５［Ｖ］が保持されている。故に、差動増幅器１，
２，３の出力Ｏ１，Ｏ２，Ｏ３は、論理的“Ｈ”をそれ
ぞれ出力する。又、多数決回路４の出力ＯＵＴも論理的
“Ｈ”が出力される（アナログ信号に対するデジタル値
は、最上位ｂｉｔを論理的“１”と判定）。
インＡ，Ｃ，Ｅは、コンデンサ５，７，９がそれぞれ
２．５［Ｃ］を保持するため、０［Ｖ］となる（入力ラ
インＡ，Ｃ，Ｅの寄生容量を０［Ｆ］と考えた場合）。
又、差動増幅器１，２，３の入力ラインＢ，Ｄ，Ｆは、
２．５［Ｖ］が保持されている。故に、差動増幅器１，
２，３の出力Ｏ１，Ｏ２，Ｏ３は、論理的“Ｈ”をそれ
ぞれ出力する。又、多数決回路４の出力ＯＵＴも論理的
“Ｈ”が出力される（アナログ信号に対するデジタル値
は、最上位ｂｉｔを論理的“１”と判定）。
【００２４】次に、ｔ３の期間となると、多数決回路４
の出力ＯＵＴがｔ２期間“Ｈ”であったため、セレクタ
３６は、端子Ａ４を選ぶ。セレクタ３６の出力Ｓ２は、
３．７５［Ｖ］が出力され、端子ＩＮも３．７５［Ｖ］
となる。このため、差動増幅器１，２，３の入力ライン
Ａ，Ｃ，Ｅは、コンデンサ５，７，９がそれぞれ２．５
［Ｃ］を保持するため、１．２５［Ｖ］となる（入力ラ
インＡ，Ｃ，Ｅの寄生容量を０［Ｆ］と考えた場合）。
又、差動増幅器の入力ラインＢ，Ｄ，Ｆは、２．５
［Ｖ］が保持されている。
の出力ＯＵＴがｔ２期間“Ｈ”であったため、セレクタ
３６は、端子Ａ４を選ぶ。セレクタ３６の出力Ｓ２は、
３．７５［Ｖ］が出力され、端子ＩＮも３．７５［Ｖ］
となる。このため、差動増幅器１，２，３の入力ライン
Ａ，Ｃ，Ｅは、コンデンサ５，７，９がそれぞれ２．５
［Ｃ］を保持するため、１．２５［Ｖ］となる（入力ラ
インＡ，Ｃ，Ｅの寄生容量を０［Ｆ］と考えた場合）。
又、差動増幅器の入力ラインＢ，Ｄ，Ｆは、２．５
［Ｖ］が保持されている。
【００２５】故に、差動増幅器１，２，３の出力Ｏ１，
Ｏ２，Ｏ３は、論理的“Ｈ”をそれぞれ出力する。又、
多数決回路４の出力ＯＵＴも論理的“Ｈ”が出力される
（アナログ信号にデジタル値は、最下位ｂｉｔを論理的
“１”と判定）。以上で変換を完了する。
Ｏ２，Ｏ３は、論理的“Ｈ”をそれぞれ出力する。又、
多数決回路４の出力ＯＵＴも論理的“Ｈ”が出力される
（アナログ信号にデジタル値は、最下位ｂｉｔを論理的
“１”と判定）。以上で変換を完了する。
【００２６】以上のようにアナログ信号に対するデジタ
ル値を求める期間ｔ２，ｔ３に、３つの差動増幅器１，
２，３の入力ラインＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆのどれか１
つでも理想値からΔＶだけずれた値となり、差動増幅器
１，２，３の１つから正しくアナログ信号に対するデジ
タル値が出力されなくても、残りの差動増幅器が正しく
アナログ信号に対するデジタル値を出力すれば、多数決
回路の出力ＯＵＴからは、正しくアナログ信号に対する
デジタル値を得ることができる。又、３つの差動増幅器
の入力ラインをそれぞれ隣り合わないような配置とする
ことにより、入力ライン全てにノイズなどが影響する可
能性は小さくなる。
ル値を求める期間ｔ２，ｔ３に、３つの差動増幅器１，
２，３の入力ラインＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆのどれか１
つでも理想値からΔＶだけずれた値となり、差動増幅器
１，２，３の１つから正しくアナログ信号に対するデジ
タル値が出力されなくても、残りの差動増幅器が正しく
アナログ信号に対するデジタル値を出力すれば、多数決
回路の出力ＯＵＴからは、正しくアナログ信号に対する
デジタル値を得ることができる。又、３つの差動増幅器
の入力ラインをそれぞれ隣り合わないような配置とする
ことにより、入力ライン全てにノイズなどが影響する可
能性は小さくなる。
【００２７】（実施例２）図４は、本発明の実施例２を
示す構成図である。図４は図１に比べて異なるところ
は、差動増幅器の数をｎ＝３個以上の奇数個設けたこと
と、差動増幅器の数を多くしたことにより、差動増幅器
の入力に接続するコンデンサの全個数を２ｎ個設けた。
又、差動増幅器の数を多くしたことにより、多数決回路
４の入力数も差動増幅器の数と同じになる。
示す構成図である。図４は図１に比べて異なるところ
は、差動増幅器の数をｎ＝３個以上の奇数個設けたこと
と、差動増幅器の数を多くしたことにより、差動増幅器
の入力に接続するコンデンサの全個数を２ｎ個設けた。
又、差動増幅器の数を多くしたことにより、多数決回路
４の入力数も差動増幅器の数と同じになる。
【００２８】図４のＡ−Ｄ変換器のコンパレータの動作
は、図１の動作と同じである。又、差動増幅器の数を５
個設けた場合、差動増幅器の２個の出力が正しくアナロ
グ信号に対するデジタル値を得られなくても、他の３つ
の差動増幅器の出力が正しくアナログ信号に対するデジ
タル値を得ることができれば、多数決回路４の出力は、
正しくアナログ信号に対するデジタル値を得ることがで
きる。故に、差動増幅器の全入力ラインのうち、２本の
入力ラインがノイズなどにより理想値からΔＶだけずれ
てもＡ−Ｄ変換器は問題なく動作する。
は、図１の動作と同じである。又、差動増幅器の数を５
個設けた場合、差動増幅器の２個の出力が正しくアナロ
グ信号に対するデジタル値を得られなくても、他の３つ
の差動増幅器の出力が正しくアナログ信号に対するデジ
タル値を得ることができれば、多数決回路４の出力は、
正しくアナログ信号に対するデジタル値を得ることがで
きる。故に、差動増幅器の全入力ラインのうち、２本の
入力ラインがノイズなどにより理想値からΔＶだけずれ
てもＡ−Ｄ変換器は問題なく動作する。
【００２９】すなわち、差動増幅器３個設けた場合、全
入力ラインのうち、１本が理想値からずれても問題なか
ったが、差動増幅器５個設けた場合、全入力ラインのう
ち、２本が理想値よりずれても問題なく動作するよう
に、差動増幅器の数を多くすれば、ノイズなどによる影
響を小さくできるという特徴がある。
入力ラインのうち、１本が理想値からずれても問題なか
ったが、差動増幅器５個設けた場合、全入力ラインのう
ち、２本が理想値よりずれても問題なく動作するよう
に、差動増幅器の数を多くすれば、ノイズなどによる影
響を小さくできるという特徴がある。
【００３０】
【発明の効果】以上説明したように本発明は、Ａ−Ｄ変
換器のコンパレータ回路に複数の差動増幅器を設け、複
数の差動増幅器の出力を多数決回路の入力とすることに
より、複数の差動増幅器の入力ラインのうち１つの入力
ラインのレベルがアナログ信号をデジタル値へ変更して
いる時にＡ−Ｄ変換器の外からくる外来ノイズや、Ａ−
Ｄ変換器の内部で発生する内部ノイズ、又は差動増幅器
の入力ラインの近くを走る信号線の影響などにより、理
想値からΔＶずれた値となり、１つの差動増幅器からア
ナログ信号に対するデジタル値が正しく得られなくて
も、残りの２つの差動増幅器の入力ラインは理想値であ
り、２つの差動増幅器からは、アナログ信号に対するデ
ジタル値を正しく得ることができる。
換器のコンパレータ回路に複数の差動増幅器を設け、複
数の差動増幅器の出力を多数決回路の入力とすることに
より、複数の差動増幅器の入力ラインのうち１つの入力
ラインのレベルがアナログ信号をデジタル値へ変更して
いる時にＡ−Ｄ変換器の外からくる外来ノイズや、Ａ−
Ｄ変換器の内部で発生する内部ノイズ、又は差動増幅器
の入力ラインの近くを走る信号線の影響などにより、理
想値からΔＶずれた値となり、１つの差動増幅器からア
ナログ信号に対するデジタル値が正しく得られなくて
も、残りの２つの差動増幅器の入力ラインは理想値であ
り、２つの差動増幅器からは、アナログ信号に対するデ
ジタル値を正しく得ることができる。
【００３１】又、２つの差動増幅器の出力は多数決回路
へ入力されるため、多数決回路の出力は、アナログ信号
に対するデジタル値を正しく得ることができるという効
果を有する。
へ入力されるため、多数決回路の出力は、アナログ信号
に対するデジタル値を正しく得ることができるという効
果を有する。
【図１】本発明の実施例１に係るＡ−Ｄ変換器のコンパ
レータ部を示す構成図である。
レータ部を示す構成図である。
【図２】図１を用いた２ｂｉｔ逐次比較変換方式のＡ−
Ｄ変換器を示す構成図である。
Ｄ変換器を示す構成図である。
【図３】図２に示した構成の動作タイミングを示す図で
ある。
ある。
【図４】本発明の実施例２に係るＡ−Ｄ変換器のコンパ
レータ部を示す構成図である。
レータ部を示す構成図である。
【図５】従来例のＡ−Ｄ変換器のコンパレータ部を示す
構成図である。
構成図である。
【図６】図５を用いた２ｂｉｔ逐次比較変換方式のＡ−
Ｄ変換器を示す構成図である。
Ｄ変換器を示す構成図である。
【図７】図６に示した構成の動作タイミングを示す図で
ある。
ある。
１，２，３，１１，ＯＰm 差動増幅器 ４ 多数決回路 ５，６，７，８，９，１０，１２，１２，Ｃ2n-1，Ｃn
コンデンサ ２０，２２，２４，２６，２８，３０，３７，３９ Ｎ
ｃｈトランジスタ ２１，２３，２５，２７，２９，３１，３８，４０ Ｐ
ｃｈトランジスタ １９，３６ セレクタ回路 １５，１６，１７，１８，３２，３３，３４，３５ 抵
抗 ＡＩＮ アナログ信号入力端子 ＶREF 基準レベル ＯＵＴ アナログ信号に対するデジタル値の出力端子
コンデンサ ２０，２２，２４，２６，２８，３０，３７，３９ Ｎ
ｃｈトランジスタ ２１，２３，２５，２７，２９，３１，３８，４０ Ｐ
ｃｈトランジスタ １９，３６ セレクタ回路 １５，１６，１７，１８，３２，３３，３４，３５ 抵
抗 ＡＩＮ アナログ信号入力端子 ＶREF 基準レベル ＯＵＴ アナログ信号に対するデジタル値の出力端子
Claims (1)
- 【請求項１】 複数の差動増幅器と、多数決回路とを有
するＡ−Ｄ変換器であって、 複数の差動増幅器は、並列に設けられ、アナログ信号が
印加されたコンデンサの端子と逆性の信号を一方の入力
とし、ＧＮＤレベルであって基準信号が印加されたコン
デンサの端子と逆性の信号を他方の入力とし、差動信号
を出力するものであり、 多数決回路は、複数の差動増幅器からの信号のうち、論
理的レベルの数が２以上同じである信号が入力されたと
きに、その論理的レベルと同一の信号を出力するもので
あることを特徴とするＡ−Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25314492A JPH06104759A (ja) | 1992-09-22 | 1992-09-22 | Ａ−ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25314492A JPH06104759A (ja) | 1992-09-22 | 1992-09-22 | Ａ−ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06104759A true JPH06104759A (ja) | 1994-04-15 |
Family
ID=17247133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25314492A Pending JPH06104759A (ja) | 1992-09-22 | 1992-09-22 | Ａ−ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06104759A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08237126A (ja) * | 1995-02-28 | 1996-09-13 | Nec Corp | Ａ−ｄ変換器 |
| JP2006270331A (ja) * | 2005-03-23 | 2006-10-05 | Nec Corp | インピーダンス調整回路及び集積回路装置 |
-
1992
- 1992-09-22 JP JP25314492A patent/JPH06104759A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08237126A (ja) * | 1995-02-28 | 1996-09-13 | Nec Corp | Ａ−ｄ変換器 |
| JP2006270331A (ja) * | 2005-03-23 | 2006-10-05 | Nec Corp | インピーダンス調整回路及び集積回路装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6204789B1 (en) | Variable resistor circuit and a digital-to-analog converter | |
| EP0169535A2 (en) | Analog to digital converter | |
| US4912469A (en) | Interpolation circuit for use in A/D converter | |
| JPH06120827A (ja) | Ａ／ｄ変換器 | |
| US4211942A (en) | Voltage comparator provided with capacitively cascade-connected inverting amplifiers | |
| JPS59161916A (ja) | アナログ−デイジタル変換器 | |
| JPS59132231A (ja) | アナログ−デイジタル変換器 | |
| US5568147A (en) | Digital-to-analog converter for reducing occupied area thereof | |
| US4451820A (en) | Charge redistribution integratable D/A convertor | |
| US5467089A (en) | Capacitor array digital/analog converter with compensation array for stray capacitance | |
| US5155488A (en) | D/a conversion circuit | |
| JPH06104759A (ja) | Ａ−ｄ変換器 | |
| US5600186A (en) | Capacitor voltage divider circuit | |
| JP3611672B2 (ja) | 多段階電圧発生回路 | |
| JPH10327072A (ja) | アナログ／ディジタルコンバータおよび電圧比較器 | |
| JP3891426B2 (ja) | 集積回路及びａ／ｄ変換回路 | |
| JPS6169217A (ja) | アナログ・デイジタル変換器 | |
| US5805096A (en) | A/D converter with interpolation | |
| US4468653A (en) | Charge redistribution mu-law PCM decoder | |
| KR930015435A (ko) | 디지탈신호의 동기검출회로 | |
| JP2775775B2 (ja) | Ａｄ変換回路 | |
| JPH08237126A (ja) | Ａ−ｄ変換器 | |
| JP2778059B2 (ja) | Ａｄ変換回路 | |
| SU1601745A1 (ru) | Усилитель посто нного тока | |
| JPS59161120A (ja) | Ｃｏｄｅｃ |