JPH06104759A - A−d変換器 - Google Patents
A−d変換器Info
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- JPH06104759A JPH06104759A JP25314492A JP25314492A JPH06104759A JP H06104759 A JPH06104759 A JP H06104759A JP 25314492 A JP25314492 A JP 25314492A JP 25314492 A JP25314492 A JP 25314492A JP H06104759 A JPH06104759 A JP H06104759A
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- signal
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Abstract
(57)【要約】
【目的】 A−D変換器のコンパレータ回路に使用する
差動増幅器の2つの入力ラインの一方の入力ラインがノ
イズにより理想値からΔVだけずれても、アナログ信号
に対する正しいデジタル値を得る。 【構成】 アナログ信号を印加するコンデンサ5,7,
9と、コンデンサ5,7,9のアナログ信号を印加した
端子と逆性端子A,C,Eの信号を第1の入力とする差
動増幅器1,2,3と、基準信号を印加するコンデンサ
6,8,10と、コンデンサ6,8,10の基準信号を
印加した端子と逆性端子B,D,Fの信号を第2の入力
とする差動増幅器1,2,3からなり、差動増幅器1,
2,3の出力が多数決回路4の入力信号となる。 【効果】 3つの差動増幅器の6つの入力ラインの1ラ
インにノイズが影響し、理想値からΔVだけずれても、
多数決回路の出力は、正しいデジタル値を得ることがで
きる。
差動増幅器の2つの入力ラインの一方の入力ラインがノ
イズにより理想値からΔVだけずれても、アナログ信号
に対する正しいデジタル値を得る。 【構成】 アナログ信号を印加するコンデンサ5,7,
9と、コンデンサ5,7,9のアナログ信号を印加した
端子と逆性端子A,C,Eの信号を第1の入力とする差
動増幅器1,2,3と、基準信号を印加するコンデンサ
6,8,10と、コンデンサ6,8,10の基準信号を
印加した端子と逆性端子B,D,Fの信号を第2の入力
とする差動増幅器1,2,3からなり、差動増幅器1,
2,3の出力が多数決回路4の入力信号となる。 【効果】 3つの差動増幅器の6つの入力ラインの1ラ
インにノイズが影響し、理想値からΔVだけずれても、
多数決回路の出力は、正しいデジタル値を得ることがで
きる。
Description
【0001】
【産業上の利用分野】本発明はA−D変換器に関し、特
に逐次比較変換方式,直並列変換方式のアナログ信号と
基準レベルとの比較を行うコンパレータ部に関する。
に逐次比較変換方式,直並列変換方式のアナログ信号と
基準レベルとの比較を行うコンパレータ部に関する。
【0002】
【従来の技術】従来のA−D変換器のコンパレータ部は
図5に示すように、端子INからアナログ信号を印加す
るコンデンサ12と、アナログ信号を印加したコンデン
サ12の端子INの逆性の端子Gの信号を入力する差動
増幅器11と、GNDレベルを印加するコンデンサ13
と、GNDレベルを印加したコンデンサ13の端子の逆
性の端子Hの信号を入力する差動増幅器11と、差動増
幅器11の入力ラインG,HをVREF/2へプリチャー
ジするためのNchトランジスタ24,26及びPch
トランジスタ25,27とを有する。
図5に示すように、端子INからアナログ信号を印加す
るコンデンサ12と、アナログ信号を印加したコンデン
サ12の端子INの逆性の端子Gの信号を入力する差動
増幅器11と、GNDレベルを印加するコンデンサ13
と、GNDレベルを印加したコンデンサ13の端子の逆
性の端子Hの信号を入力する差動増幅器11と、差動増
幅器11の入力ラインG,HをVREF/2へプリチャー
ジするためのNchトランジスタ24,26及びPch
トランジスタ25,27とを有する。
【0003】図5の構成を用いた、分解能2bitの逐
次比較変換方式のA−D変換器の構成を図6に示してい
る。コンパレータ部の端子INに、アナログ信号AIN
を電気的に接続するNchトランジスタ20及びPch
トランジスタ21と、基準電位VREFとGND間に、抵
抗15,16,17,18を備え、抵抗15,16,1
7,18を全て同じ抵抗値とし、基準電位VREFとGN
D間を等分割する。
次比較変換方式のA−D変換器の構成を図6に示してい
る。コンパレータ部の端子INに、アナログ信号AIN
を電気的に接続するNchトランジスタ20及びPch
トランジスタ21と、基準電位VREFとGND間に、抵
抗15,16,17,18を備え、抵抗15,16,1
7,18を全て同じ抵抗値とし、基準電位VREFとGN
D間を等分割する。
【0004】又、等分割によって得られた電位A1,A
2,A3をセレクタ19によって必要とする電位S1を
出力し、電位S1をコンパレータ部の端子INに、電気
的に接続するNchトランジスタ22及びPchトラン
ジスタ23を備えている。
2,A3をセレクタ19によって必要とする電位S1を
出力し、電位S1をコンパレータ部の端子INに、電気
的に接続するNchトランジスタ22及びPchトラン
ジスタ23を備えている。
【0005】次に、分解能2bitの逐次比較変換方式
のA−D変換器の動作を図7の動作タイミングを用いて
説明する。
のA−D変換器の動作を図7の動作タイミングを用いて
説明する。
【0006】(1)サンプリング期間中(t1の期
間)、Nchトランジスタ20及びPchトランジスタ
21がON状態となり、入力端子AINからアナログ信
号がコンデンサ12の端子INへ印加される。又、差動
増幅器11の入力ラインG及び入力ラインHは、Nch
トランジスタ24,26及びPchトランジスタ25,
27がON状態となるため、1/2VREFへプリチャー
ジされる。ここでは、動作説明のために、アナログ信号
を5[V],VREFのレベルを5[V]とし、コンデン
サ12,13の容量を1[F]とすると、差動増幅器1
1の入力ラインG,Hは、共に2.5[V]へプリチャ
ージされる。又、端子INのレベルはアナログ信号と同
じ5[V]となり、コンデンサ12の電荷は2.5
[C]となる。
間)、Nchトランジスタ20及びPchトランジスタ
21がON状態となり、入力端子AINからアナログ信
号がコンデンサ12の端子INへ印加される。又、差動
増幅器11の入力ラインG及び入力ラインHは、Nch
トランジスタ24,26及びPchトランジスタ25,
27がON状態となるため、1/2VREFへプリチャー
ジされる。ここでは、動作説明のために、アナログ信号
を5[V],VREFのレベルを5[V]とし、コンデン
サ12,13の容量を1[F]とすると、差動増幅器1
1の入力ラインG,Hは、共に2.5[V]へプリチャ
ージされる。又、端子INのレベルはアナログ信号と同
じ5[V]となり、コンデンサ12の電荷は2.5
[C]となる。
【0007】(2)サンプリング期間中(t1)に入力
されたアナログ信号に対するデジタル値を求める期間
(t2,t3) t2の期間となると同時に、Nchトランジスタ20,
24,26及びPchトランジスタ21,25,27が
OFF状態となるため、入力端子AINのアナログ信号
が端子INと電気的に分離される。又、差動増幅器11
の入力ラインG,Hのプリチャージも終了する。又、N
chトランジスタ22及びPchトランジスタ23がO
N状態となり、セレクタ19が端子A2を選ぶため、セ
レクタ19の出力S1は2.5[V]が出力され、端子
INも2.5[V]となる。このため、差動増幅器11
の入力ラインGは、コンデンサ12が2.5[V]を保
持するため、0[V]となる(入力ラインGの寄生容量
を0[F]と考えた場合)。又、差動増幅器11の入力
ラインHは、2.5[V]が保持されている。故に、差
動増幅器11の出力OUTは論理的“H”を出力する
(アナログ信号に対する、デジタル値は、最上位bit
を論理的“1”と判定)。
されたアナログ信号に対するデジタル値を求める期間
(t2,t3) t2の期間となると同時に、Nchトランジスタ20,
24,26及びPchトランジスタ21,25,27が
OFF状態となるため、入力端子AINのアナログ信号
が端子INと電気的に分離される。又、差動増幅器11
の入力ラインG,Hのプリチャージも終了する。又、N
chトランジスタ22及びPchトランジスタ23がO
N状態となり、セレクタ19が端子A2を選ぶため、セ
レクタ19の出力S1は2.5[V]が出力され、端子
INも2.5[V]となる。このため、差動増幅器11
の入力ラインGは、コンデンサ12が2.5[V]を保
持するため、0[V]となる(入力ラインGの寄生容量
を0[F]と考えた場合)。又、差動増幅器11の入力
ラインHは、2.5[V]が保持されている。故に、差
動増幅器11の出力OUTは論理的“H”を出力する
(アナログ信号に対する、デジタル値は、最上位bit
を論理的“1”と判定)。
【0008】次に、t3の期間となると、差動増幅器1
1の出力OUTがt2期間“H”であったため、セレク
タ19は端子A1を選ぶ。セレクタ19の出力S1は、
3.75[V]が出力され、端子INも3.75[V]
となる。このため、差動増幅器11の入力ラインGは、
コンデンサ12が2.5[C]を保持するため、1.2
5[V]となる(入力ラインGの寄生容量を0[F]と
考えた場合)。又、差動増幅器11の入力ラインHは、
2.5[V]が保持されている。故に、差動増幅器11
の出力OUTは論理的“H”を出力する(アナログ信号
に対する、デジタル値は最下位bitを論理的“1”と
判定)。以上で変換を完了する。
1の出力OUTがt2期間“H”であったため、セレク
タ19は端子A1を選ぶ。セレクタ19の出力S1は、
3.75[V]が出力され、端子INも3.75[V]
となる。このため、差動増幅器11の入力ラインGは、
コンデンサ12が2.5[C]を保持するため、1.2
5[V]となる(入力ラインGの寄生容量を0[F]と
考えた場合)。又、差動増幅器11の入力ラインHは、
2.5[V]が保持されている。故に、差動増幅器11
の出力OUTは論理的“H”を出力する(アナログ信号
に対する、デジタル値は最下位bitを論理的“1”と
判定)。以上で変換を完了する。
【0009】
【発明が解決しようとする課題】この従来のA−D変換
器のコンパレータ回路では、サンプリング期間〜アナロ
グ信号に対するデジタル値を求める期間において、差動
増幅器の2つの入力ラインのうち一方の入力ラインのレ
ベルが、A−D変換器の外からくる外来ノイズや、A−
D変換器の内部で発生する内部ノイズ,又は差動増幅器
2つの入力ラインの近くを走る信号線の影響などによ
り、理想値からΔVずれた値となり、差動増幅器のオフ
セット電圧が発生し、アナログ信号に対するデジタル値
を求める期間において、正しくアナログ信号に対するデ
ジタル値を得ることができないという問題点があった。
器のコンパレータ回路では、サンプリング期間〜アナロ
グ信号に対するデジタル値を求める期間において、差動
増幅器の2つの入力ラインのうち一方の入力ラインのレ
ベルが、A−D変換器の外からくる外来ノイズや、A−
D変換器の内部で発生する内部ノイズ,又は差動増幅器
2つの入力ラインの近くを走る信号線の影響などによ
り、理想値からΔVずれた値となり、差動増幅器のオフ
セット電圧が発生し、アナログ信号に対するデジタル値
を求める期間において、正しくアナログ信号に対するデ
ジタル値を得ることができないという問題点があった。
【0010】本発明の目的は、アナログ信号に対する正
しいデジタル値を得ることができるA−D変換器を提供
することにある。
しいデジタル値を得ることができるA−D変換器を提供
することにある。
【0011】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るA−D変換器は、複数の差動増幅器
と、多数決回路とを有するA−D変換器であって、複数
の差動増幅器は、並列に設けられ、アナログ信号が印加
されたコンデンサの端子と逆性の信号を一方の入力と
し、GNDレベルであって基準信号が印加されたコンデ
ンサの端子と逆性の信号を他方の入力とし、差動信号を
出力するものであり、多数決回路は、複数の差動増幅器
からの信号のうち、論理的レベルの数が2以上同じであ
る信号が入力されたときに、その論理的レベルと同一の
信号を出力するものである。
め、本発明に係るA−D変換器は、複数の差動増幅器
と、多数決回路とを有するA−D変換器であって、複数
の差動増幅器は、並列に設けられ、アナログ信号が印加
されたコンデンサの端子と逆性の信号を一方の入力と
し、GNDレベルであって基準信号が印加されたコンデ
ンサの端子と逆性の信号を他方の入力とし、差動信号を
出力するものであり、多数決回路は、複数の差動増幅器
からの信号のうち、論理的レベルの数が2以上同じであ
る信号が入力されたときに、その論理的レベルと同一の
信号を出力するものである。
【0012】
【作用】A−D変換器のコンパレータ回路に複数の差動
増幅器を設けている。したがって、一の差動増幅器から
の出力にずれが生じたとしても、残りの差動増幅器から
の出力に基づいてアナログ信号に対するデジタル値を正
しく得ることができる。
増幅器を設けている。したがって、一の差動増幅器から
の出力にずれが生じたとしても、残りの差動増幅器から
の出力に基づいてアナログ信号に対するデジタル値を正
しく得ることができる。
【0013】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【0014】(実施例1)図1は、本発明の実施例1を
示す構成図である。
示す構成図である。
【0015】図1において、本発明のA−D変換器のコ
ンパレータ部は、端子INからアナログ信号を印加する
コンデンサ5,7,9と、アナログ信号を印加したコン
デンサ5,7,9の端子INの逆性の端子A,C,Eの
それぞれの信号を入力する差動増幅器1,2,3と、G
NDレベルを印加するコンデンサ6,8,10と、GN
Dレベルを印加したコンデンサ6,8,10の端子の逆
性の端子B,D,Fのそれぞれの信号を入力する差動増
幅器1,2,3と、差動増幅器1,2,3の入力ライン
A,B,C,D,E,FをVREF/2へプリチャージす
るためのNchトランジスタ28,30及びPchトラ
ンジスタ29,31を有する。
ンパレータ部は、端子INからアナログ信号を印加する
コンデンサ5,7,9と、アナログ信号を印加したコン
デンサ5,7,9の端子INの逆性の端子A,C,Eの
それぞれの信号を入力する差動増幅器1,2,3と、G
NDレベルを印加するコンデンサ6,8,10と、GN
Dレベルを印加したコンデンサ6,8,10の端子の逆
性の端子B,D,Fのそれぞれの信号を入力する差動増
幅器1,2,3と、差動増幅器1,2,3の入力ライン
A,B,C,D,E,FをVREF/2へプリチャージす
るためのNchトランジスタ28,30及びPchトラ
ンジスタ29,31を有する。
【0016】又、差動増幅器1,2,3のそれぞれの出
力O1,O2,O3は、多数決回路4の入力信号として
印加される。多数決回路4は、多数決回路の入力信号O
1,O2,O3の各信号の論理的レベルの数が2つ以上
同じ信号を入力されたものと同じ論理的レベルを出力O
UTへ出力する構成となっている。
力O1,O2,O3は、多数決回路4の入力信号として
印加される。多数決回路4は、多数決回路の入力信号O
1,O2,O3の各信号の論理的レベルの数が2つ以上
同じ信号を入力されたものと同じ論理的レベルを出力O
UTへ出力する構成となっている。
【0017】又、差動増幅器1,2,3のそれぞれの配
置及びコンデンサ5,7,9のそれぞれの配置,コンデ
ンサ6,8,10のそれぞれの配置,配線A,C,Eの
それぞれの配置,配線B,D,Fのそれぞれの配置を隣
り合わないようにする。
置及びコンデンサ5,7,9のそれぞれの配置,コンデ
ンサ6,8,10のそれぞれの配置,配線A,C,Eの
それぞれの配置,配線B,D,Fのそれぞれの配置を隣
り合わないようにする。
【0018】又、図1を用いた分解能2bitの逐次比
較変換方式のA−D変換器の構成を図2に示している。
コンパレータ部の端子INに、アナログ信号AINを電
気的に接続するNchトランジスタ37及びPchトラ
ンジスタ38と、基準電位VREFとGND間に抵抗3
2,33,34,35を備え、抵抗32,33,34,
35を全て同じ抵抗値とし、基準電位VREFとGND間
を等分割する。
較変換方式のA−D変換器の構成を図2に示している。
コンパレータ部の端子INに、アナログ信号AINを電
気的に接続するNchトランジスタ37及びPchトラ
ンジスタ38と、基準電位VREFとGND間に抵抗3
2,33,34,35を備え、抵抗32,33,34,
35を全て同じ抵抗値とし、基準電位VREFとGND間
を等分割する。
【0019】又、等分割によって得られた電位A4,A
5,A6をセレクタ36によって必要とする電位をS2
へ出力し、電位S2をコンパレータ部の端子INに、電
気的に接続するNchトランジスタ39及びPchトラ
ンジスタ40を備えている。
5,A6をセレクタ36によって必要とする電位をS2
へ出力し、電位S2をコンパレータ部の端子INに、電
気的に接続するNchトランジスタ39及びPchトラ
ンジスタ40を備えている。
【0020】次に、分解能2bitの逐次比較変換方式
のA−D変換器の動作を図3の動作タイミングを用いて
説明する。
のA−D変換器の動作を図3の動作タイミングを用いて
説明する。
【0021】(1)サンプリング期間中(t1の期
間)、Nchトランジスタ37及びPchトランジスタ
38がON状態となり、入力端子AINからアナログ信
号がコンデンサ5,7,9の端子INへ印加される。
又、差動増幅器1,2,3の入力ラインA,C,E及び
入力ラインB,D,Fは、Nchトランジスタ28,3
0及びPchトランジスタ29,31がON状態となる
ため、1/2VREFへプリチャージされる。ここでは、
動作説明のために、アナログ信号を5[V],VREF の
レベルを5[V]とし、コンデンサ5,6,7,8,
9,10の容量を1[F]とすると、差動増幅器1,
2,3の入力ラインA,B,C,D,E,Fは、共に
2.5[V]へプリチャージされる。又、端子INのレ
ベルは、アナログ信号と同じ5[V]となり、コンデン
サ5,7,9の電荷は2.5[C]となる。
間)、Nchトランジスタ37及びPchトランジスタ
38がON状態となり、入力端子AINからアナログ信
号がコンデンサ5,7,9の端子INへ印加される。
又、差動増幅器1,2,3の入力ラインA,C,E及び
入力ラインB,D,Fは、Nchトランジスタ28,3
0及びPchトランジスタ29,31がON状態となる
ため、1/2VREFへプリチャージされる。ここでは、
動作説明のために、アナログ信号を5[V],VREF の
レベルを5[V]とし、コンデンサ5,6,7,8,
9,10の容量を1[F]とすると、差動増幅器1,
2,3の入力ラインA,B,C,D,E,Fは、共に
2.5[V]へプリチャージされる。又、端子INのレ
ベルは、アナログ信号と同じ5[V]となり、コンデン
サ5,7,9の電荷は2.5[C]となる。
【0022】(2)サンプリング期間中(t1)に入力
されたアナログ信号に対するデジタル値を求める期間
(t2,t3) t2の期間となると同時に、Nchトランジスタ28,
30,37及びPchトランジスタ29,31,38が
OFF状態となるため、入力端子AINのアナログ信号
が端子INと電気的に分離される。又、差動増幅器1,
2,3の入力ラインA,B,C,D,E,Fのプリチャ
ージも終了する。又、Nchトランジスタ39及びPc
hトランジスタ40がON状態となり、セレクタ36が
端子A5を選ぶため、セレクタ36の出力S2は、2.
5[V]が出力され、端子INも2.5[V]となる。
されたアナログ信号に対するデジタル値を求める期間
(t2,t3) t2の期間となると同時に、Nchトランジスタ28,
30,37及びPchトランジスタ29,31,38が
OFF状態となるため、入力端子AINのアナログ信号
が端子INと電気的に分離される。又、差動増幅器1,
2,3の入力ラインA,B,C,D,E,Fのプリチャ
ージも終了する。又、Nchトランジスタ39及びPc
hトランジスタ40がON状態となり、セレクタ36が
端子A5を選ぶため、セレクタ36の出力S2は、2.
5[V]が出力され、端子INも2.5[V]となる。
【0023】このため、差動増幅器1,2,3の入力ラ
インA,C,Eは、コンデンサ5,7,9がそれぞれ
2.5[C]を保持するため、0[V]となる(入力ラ
インA,C,Eの寄生容量を0[F]と考えた場合)。
又、差動増幅器1,2,3の入力ラインB,D,Fは、
2.5[V]が保持されている。故に、差動増幅器1,
2,3の出力O1,O2,O3は、論理的“H”をそれ
ぞれ出力する。又、多数決回路4の出力OUTも論理的
“H”が出力される(アナログ信号に対するデジタル値
は、最上位bitを論理的“1”と判定)。
インA,C,Eは、コンデンサ5,7,9がそれぞれ
2.5[C]を保持するため、0[V]となる(入力ラ
インA,C,Eの寄生容量を0[F]と考えた場合)。
又、差動増幅器1,2,3の入力ラインB,D,Fは、
2.5[V]が保持されている。故に、差動増幅器1,
2,3の出力O1,O2,O3は、論理的“H”をそれ
ぞれ出力する。又、多数決回路4の出力OUTも論理的
“H”が出力される(アナログ信号に対するデジタル値
は、最上位bitを論理的“1”と判定)。
【0024】次に、t3の期間となると、多数決回路4
の出力OUTがt2期間“H”であったため、セレクタ
36は、端子A4を選ぶ。セレクタ36の出力S2は、
3.75[V]が出力され、端子INも3.75[V]
となる。このため、差動増幅器1,2,3の入力ライン
A,C,Eは、コンデンサ5,7,9がそれぞれ2.5
[C]を保持するため、1.25[V]となる(入力ラ
インA,C,Eの寄生容量を0[F]と考えた場合)。
又、差動増幅器の入力ラインB,D,Fは、2.5
[V]が保持されている。
の出力OUTがt2期間“H”であったため、セレクタ
36は、端子A4を選ぶ。セレクタ36の出力S2は、
3.75[V]が出力され、端子INも3.75[V]
となる。このため、差動増幅器1,2,3の入力ライン
A,C,Eは、コンデンサ5,7,9がそれぞれ2.5
[C]を保持するため、1.25[V]となる(入力ラ
インA,C,Eの寄生容量を0[F]と考えた場合)。
又、差動増幅器の入力ラインB,D,Fは、2.5
[V]が保持されている。
【0025】故に、差動増幅器1,2,3の出力O1,
O2,O3は、論理的“H”をそれぞれ出力する。又、
多数決回路4の出力OUTも論理的“H”が出力される
(アナログ信号にデジタル値は、最下位bitを論理的
“1”と判定)。以上で変換を完了する。
O2,O3は、論理的“H”をそれぞれ出力する。又、
多数決回路4の出力OUTも論理的“H”が出力される
(アナログ信号にデジタル値は、最下位bitを論理的
“1”と判定)。以上で変換を完了する。
【0026】以上のようにアナログ信号に対するデジタ
ル値を求める期間t2,t3に、3つの差動増幅器1,
2,3の入力ラインA,B,C,D,E,Fのどれか1
つでも理想値からΔVだけずれた値となり、差動増幅器
1,2,3の1つから正しくアナログ信号に対するデジ
タル値が出力されなくても、残りの差動増幅器が正しく
アナログ信号に対するデジタル値を出力すれば、多数決
回路の出力OUTからは、正しくアナログ信号に対する
デジタル値を得ることができる。又、3つの差動増幅器
の入力ラインをそれぞれ隣り合わないような配置とする
ことにより、入力ライン全てにノイズなどが影響する可
能性は小さくなる。
ル値を求める期間t2,t3に、3つの差動増幅器1,
2,3の入力ラインA,B,C,D,E,Fのどれか1
つでも理想値からΔVだけずれた値となり、差動増幅器
1,2,3の1つから正しくアナログ信号に対するデジ
タル値が出力されなくても、残りの差動増幅器が正しく
アナログ信号に対するデジタル値を出力すれば、多数決
回路の出力OUTからは、正しくアナログ信号に対する
デジタル値を得ることができる。又、3つの差動増幅器
の入力ラインをそれぞれ隣り合わないような配置とする
ことにより、入力ライン全てにノイズなどが影響する可
能性は小さくなる。
【0027】(実施例2)図4は、本発明の実施例2を
示す構成図である。図4は図1に比べて異なるところ
は、差動増幅器の数をn=3個以上の奇数個設けたこと
と、差動増幅器の数を多くしたことにより、差動増幅器
の入力に接続するコンデンサの全個数を2n個設けた。
又、差動増幅器の数を多くしたことにより、多数決回路
4の入力数も差動増幅器の数と同じになる。
示す構成図である。図4は図1に比べて異なるところ
は、差動増幅器の数をn=3個以上の奇数個設けたこと
と、差動増幅器の数を多くしたことにより、差動増幅器
の入力に接続するコンデンサの全個数を2n個設けた。
又、差動増幅器の数を多くしたことにより、多数決回路
4の入力数も差動増幅器の数と同じになる。
【0028】図4のA−D変換器のコンパレータの動作
は、図1の動作と同じである。又、差動増幅器の数を5
個設けた場合、差動増幅器の2個の出力が正しくアナロ
グ信号に対するデジタル値を得られなくても、他の3つ
の差動増幅器の出力が正しくアナログ信号に対するデジ
タル値を得ることができれば、多数決回路4の出力は、
正しくアナログ信号に対するデジタル値を得ることがで
きる。故に、差動増幅器の全入力ラインのうち、2本の
入力ラインがノイズなどにより理想値からΔVだけずれ
てもA−D変換器は問題なく動作する。
は、図1の動作と同じである。又、差動増幅器の数を5
個設けた場合、差動増幅器の2個の出力が正しくアナロ
グ信号に対するデジタル値を得られなくても、他の3つ
の差動増幅器の出力が正しくアナログ信号に対するデジ
タル値を得ることができれば、多数決回路4の出力は、
正しくアナログ信号に対するデジタル値を得ることがで
きる。故に、差動増幅器の全入力ラインのうち、2本の
入力ラインがノイズなどにより理想値からΔVだけずれ
てもA−D変換器は問題なく動作する。
【0029】すなわち、差動増幅器3個設けた場合、全
入力ラインのうち、1本が理想値からずれても問題なか
ったが、差動増幅器5個設けた場合、全入力ラインのう
ち、2本が理想値よりずれても問題なく動作するよう
に、差動増幅器の数を多くすれば、ノイズなどによる影
響を小さくできるという特徴がある。
入力ラインのうち、1本が理想値からずれても問題なか
ったが、差動増幅器5個設けた場合、全入力ラインのう
ち、2本が理想値よりずれても問題なく動作するよう
に、差動増幅器の数を多くすれば、ノイズなどによる影
響を小さくできるという特徴がある。
【0030】
【発明の効果】以上説明したように本発明は、A−D変
換器のコンパレータ回路に複数の差動増幅器を設け、複
数の差動増幅器の出力を多数決回路の入力とすることに
より、複数の差動増幅器の入力ラインのうち1つの入力
ラインのレベルがアナログ信号をデジタル値へ変更して
いる時にA−D変換器の外からくる外来ノイズや、A−
D変換器の内部で発生する内部ノイズ、又は差動増幅器
の入力ラインの近くを走る信号線の影響などにより、理
想値からΔVずれた値となり、1つの差動増幅器からア
ナログ信号に対するデジタル値が正しく得られなくて
も、残りの2つの差動増幅器の入力ラインは理想値であ
り、2つの差動増幅器からは、アナログ信号に対するデ
ジタル値を正しく得ることができる。
換器のコンパレータ回路に複数の差動増幅器を設け、複
数の差動増幅器の出力を多数決回路の入力とすることに
より、複数の差動増幅器の入力ラインのうち1つの入力
ラインのレベルがアナログ信号をデジタル値へ変更して
いる時にA−D変換器の外からくる外来ノイズや、A−
D変換器の内部で発生する内部ノイズ、又は差動増幅器
の入力ラインの近くを走る信号線の影響などにより、理
想値からΔVずれた値となり、1つの差動増幅器からア
ナログ信号に対するデジタル値が正しく得られなくて
も、残りの2つの差動増幅器の入力ラインは理想値であ
り、2つの差動増幅器からは、アナログ信号に対するデ
ジタル値を正しく得ることができる。
【0031】又、2つの差動増幅器の出力は多数決回路
へ入力されるため、多数決回路の出力は、アナログ信号
に対するデジタル値を正しく得ることができるという効
果を有する。
へ入力されるため、多数決回路の出力は、アナログ信号
に対するデジタル値を正しく得ることができるという効
果を有する。
【図1】本発明の実施例1に係るA−D変換器のコンパ
レータ部を示す構成図である。
レータ部を示す構成図である。
【図2】図1を用いた2bit逐次比較変換方式のA−
D変換器を示す構成図である。
D変換器を示す構成図である。
【図3】図2に示した構成の動作タイミングを示す図で
ある。
ある。
【図4】本発明の実施例2に係るA−D変換器のコンパ
レータ部を示す構成図である。
レータ部を示す構成図である。
【図5】従来例のA−D変換器のコンパレータ部を示す
構成図である。
構成図である。
【図6】図5を用いた2bit逐次比較変換方式のA−
D変換器を示す構成図である。
D変換器を示す構成図である。
【図7】図6に示した構成の動作タイミングを示す図で
ある。
ある。
1,2,3,11,OPm 差動増幅器 4 多数決回路 5,6,7,8,9,10,12,12,C2n-1,Cn
コンデンサ 20,22,24,26,28,30,37,39 N
chトランジスタ 21,23,25,27,29,31,38,40 P
chトランジスタ 19,36 セレクタ回路 15,16,17,18,32,33,34,35 抵
抗 AIN アナログ信号入力端子 VREF 基準レベル OUT アナログ信号に対するデジタル値の出力端子
コンデンサ 20,22,24,26,28,30,37,39 N
chトランジスタ 21,23,25,27,29,31,38,40 P
chトランジスタ 19,36 セレクタ回路 15,16,17,18,32,33,34,35 抵
抗 AIN アナログ信号入力端子 VREF 基準レベル OUT アナログ信号に対するデジタル値の出力端子
Claims (1)
- 【請求項1】 複数の差動増幅器と、多数決回路とを有
するA−D変換器であって、 複数の差動増幅器は、並列に設けられ、アナログ信号が
印加されたコンデンサの端子と逆性の信号を一方の入力
とし、GNDレベルであって基準信号が印加されたコン
デンサの端子と逆性の信号を他方の入力とし、差動信号
を出力するものであり、 多数決回路は、複数の差動増幅器からの信号のうち、論
理的レベルの数が2以上同じである信号が入力されたと
きに、その論理的レベルと同一の信号を出力するもので
あることを特徴とするA−D変換器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25314492A JPH06104759A (ja) | 1992-09-22 | 1992-09-22 | A−d変換器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25314492A JPH06104759A (ja) | 1992-09-22 | 1992-09-22 | A−d変換器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06104759A true JPH06104759A (ja) | 1994-04-15 |
Family
ID=17247133
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25314492A Pending JPH06104759A (ja) | 1992-09-22 | 1992-09-22 | A−d変換器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06104759A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08237126A (ja) * | 1995-02-28 | 1996-09-13 | Nec Corp | A−d変換器 |
JP2006270331A (ja) * | 2005-03-23 | 2006-10-05 | Nec Corp | インピーダンス調整回路及び集積回路装置 |
-
1992
- 1992-09-22 JP JP25314492A patent/JPH06104759A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08237126A (ja) * | 1995-02-28 | 1996-09-13 | Nec Corp | A−d変換器 |
JP2006270331A (ja) * | 2005-03-23 | 2006-10-05 | Nec Corp | インピーダンス調整回路及び集積回路装置 |
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