JPH06104707A - Delay device - Google Patents

Delay device

Info

Publication number
JPH06104707A
JPH06104707A JP4279365A JP27936592A JPH06104707A JP H06104707 A JPH06104707 A JP H06104707A JP 4279365 A JP4279365 A JP 4279365A JP 27936592 A JP27936592 A JP 27936592A JP H06104707 A JPH06104707 A JP H06104707A
Authority
JP
Japan
Prior art keywords
delay
signal
bypass
bypass line
time
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4279365A
Other languages
Japanese (ja)
Inventor
Norihiro Kawahara
範弘 川原
Original Assignee
Canon Inc
キヤノン株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Inc, キヤノン株式会社 filed Critical Canon Inc
Priority to JP4279365A priority Critical patent/JPH06104707A/en
Publication of JPH06104707A publication Critical patent/JPH06104707A/en
Application status is Pending legal-status Critical

Links

Abstract

PURPOSE: To set and change the delay time with the simple control and without causing the malfunctions of the peripheral circuits.
CONSTITUTION: The bypass lines of signals and the bypass open/close parts which open and close the bypass lines are provided for each block consisting of groups of n-th power of 2 (n=0, 1, 2, 3...n) delay elements, that is, o-th power of 2 (1 piece), first power of 2 (2 pieces), second power of 2 (4 pieces) .... In such a constitution, the numbers of both bypass lines and bypass open/close parts can be decreased.
COPYRIGHT: (C)1994,JPO&Japio

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、各種の信号処理回路において、信号の遅延時間を変更可能な遅延装置に関する。 The present invention relates, in various signal processing circuits, on changing delay devices delay time of the signal.

【0002】 [0002]

【従来の技術】従来の遅延時間可変型の遅延装置では、 In Conventional delay time variable delay device,
複数の遅延素子を直列に接続し、各遅延素子毎に、信号をバイパスさせるためのバイパスラインと、このバイパスラインを開閉するための切換スイッチとを設けていた。 Connecting a plurality of delay elements in series, each delay element, and a bypass line for bypassing the signal, it has been provided a changeover switch for opening and closing the bypass line.

【0003】図4は、このような遅延時間可変型の遅延装置の例を示した図である。 [0003] Figure 4 is a diagram showing an example of such a delay time variable delay device.

【0004】この遅延装置は、7つの遅延素子D1〜D [0004] The delay device, seven of the delay element D1~D
7を直列に接続し、各遅延素子D1〜D7毎に、バイパスラインL11〜L17と、切換スイッチSW11〜S Connect 7 in series, each delay element D1 to D7, a bypass line L11~L17, selector switch SW11~S
W17とが配設されている。 And W17 are provided. この遅延装置は同期式の遅延装置であり、遅延素子D1〜D7は、それぞれクロックCLKに同期して信号Sの入出力を行い、0クロック分〜7クロック分の時間の範囲内で遅延時間を変化させるものである。 This delay device is a delay device of a synchronous delay element D1~D7 each performs input and output of the signal S in synchronization with the clock CLK, the delay time in the range of 0 clocks to 7 clocks time it is intended to change.

【0005】すなわち、1クロック分遅延させるときは、例えば、バイパスラインL11のみを閉成(不通に)して他のバイパスラインL12〜L17は開成(開通)するように、各切換スイッチSW11〜SW17を制御することにより、信号Sが遅延素子D1のみを通り、他の遅延素子D2〜D7は通らないようにする。 Namely, 1 when the clock delaying, for example, only the bypass line L11 and closed (on average) as the other bypass line L12~L17 to open (open), the selector switches SW11~SW17 by controlling the signal S passes through only delay elements D1, other delay elements D2~D7 is never run. また、2クロック分遅延させるときは、例えば、バイパスラインL11、L12を閉成(不通に)して他のバイパスラインL13〜L17は開成(開通)するように、各切換スイッチSW11〜SW17を制御することにより、信号Sが遅延素子D1、D2を通り、他の遅延素子D3〜D7は通らないようにする。 Further, when the delays by two clocks, for example, a bypass line L11, L12 closed (on average) to such other bypass line L13~L17 to open (open), controls the selector switches SW11~SW17 by the signal S passes through the delay elements D1, D2, other delay elements D3~D7 is never run. また、7クロック分遅延させるときは、全てのバイパスラインL11〜L1 Further, 7 when to clock delay, all bypass line L11~L1
7を閉成(不通に)して信号Sが全ての遅延素子D1〜 7 closed (interruption in) to the signal S by all of the delay elements D1~
D7を通るようにし、遅延時間を「0」にするとき、すなわち遅延をかけないときは、全てのバイパスラインL To pass through the D7, when the delay time to "0", that is, when it is not multiplied by the delay, all of the bypass line L
11〜L17を開成(開通)して信号Sが全ての遅延素子D1〜D7を通らないようにする。 Opens the 11~L17 (open) to the signal S is prevented pass all the delay elements D1 to D7. すなわち、遅延させたいクロック時間分に対応する数の遅延素子を信号が通過するようにする。 That is, the signal the number of delay elements corresponding to the clock time period desired to be delayed so as to pass through.

【0006】 [0006]

【発明が解決しようとする課題】しかし、従来の遅延装置では、全ての遅延素子に対してバイパスラインと切換スイッチとが配設されているため、バイパスライン、切換スイッチの数が多くなり、バイパスラインの開閉制御が複雑になっていた。 [SUMMARY OF THE INVENTION However, in the conventional delay devices, since where the bypass line and the change-over switch for all of the delay elements are disposed, a bypass line, the number the number of the switch, a bypass the opening and closing control of the line had become complicated.

【0007】また、遅延をかけない場合、信号は多数存在する全てのバイパスライン、切換スイッチを通過しなければならず、この通過時間が1クロック時間をオーバーしたときには、周辺回路の誤動作を招いていた。 Further, when not to apply delay, signal all bypass lines existing number, must pass through the switch, when this transit time was over one clock time, have led to a malfunction of the peripheral circuit It was.

【0008】本発明は、このような事情の下になされたもので、その目的は、簡単な制御で、かつ周辺回路の誤動作を招くことなく遅延時間を設定変更できるようにすることである。 [0008] The present invention has such a was made under the circumstances, and its object is a simple control, and is to allow configuration changes the delay time without causing a malfunction of the peripheral circuit.

【0009】 [0009]

【課題を解決するための手段】上記目的を達成するため、本発明は、複数の遅延素子を直列に接続し、各遅延素子の遅延時間を合計した総遅延時間の範囲内で遅延時間を変更し得る遅延装置において、2のn(n=0, To achieve the above object, according to an aspect of the present invention, by connecting a plurality of delay elements in series, changing the delay time within the total delay time which is the sum of delay times of the delay elements in and may delay unit, 2 n (n = 0,
1,2,3,…,n)乗個の各遅延素子群を1ブロックとする各ブロック単位で、信号をバイパスさせるためのバイパスラインと、該バイパスラインを開閉するバイパス開閉部とが設けられている。 1, 2, 3, ..., n) of each delay group in th power in each block to one block, a bypass line for bypassing the signal, and the bypass opening and closing section for opening and closing the bypass line is provided ing.

【0010】 [0010]

【作用】本発明による遅延装置では、信号をバイパスさせるためのバイパスラインと、該バイパスラインを開閉するバイパス開閉部とは、各遅延素子と1対1に設けることなく、2のn(n=0,1,2,3,…,n)乗個の各遅延素子群、すなわち、2の0乗=1個、2の1乗=2個、2の2乗=4個、…の各遅延素子群を1ブロックとする各ブロック単位で設けている。 [Action] In the delay unit according to the present invention includes a bypass line for bypassing the signal, and the bypass opening and closing unit for opening and closing the bypass line, without providing the respective delay elements and one-to-one, 2 n (n = 0, 1, 2, 3, ..., n) each delay group saw, i.e., 2 0 square = 1, 2 of the first power = 2, 2 squared = 4, ... each delay and providing an element groups in each block to one block.

【0011】この場合、例えば、1個の遅延素子当たりの遅延時間が1μsecであるとすると、1μsec遅延させるときは、各ブロックのバイパス開閉部は、1個の遅延素子のブロックに対応するバイパスラインを閉じ、他のブロックに対応するバイパスラインを開いて、 [0011] In this case, for example, the delay time per delay element is assumed to be 1 .mu.sec, when to 1 .mu.sec delay bypass opening and closing portion of each block, the bypass line corresponding to a block of one of the delay elements closed, open the bypass line corresponding to the other blocks,
信号が1個の遅延素子のみを通るようにする。 Signal to pass through only one delay element. また、3 In addition, 3
μsec遅延させるときは、各ブロックのバイパス開閉部は、1個の遅延素子のブロックと2個の遅延素子のブロックに対応する各バイパスラインを閉じ、他のブロックに対応するバイパスラインを開いて、信号が3個の遅延素子を通るようにする。 When to μsec delay, the bypass opening and closing portion of each block, open to close each bypass line corresponding to the block of one block and two delay elements of the delay element, a bypass line corresponding to the other blocks, signals to pass through three delay elements.

【0012】このようにして、各遅延素子の遅延時間を合計した総遅延時間の範囲内で遅延時間を設定変更する。 [0012] In this way, it changes the setting of the delay time within the range of the total delay time of the sum of the delay time of each delay element. この際、上記のように、バイパスラインと、バイパス開閉部とは、各遅延素子と1対1に設けることなく、 At this time, as described above, a bypass line, the bypass opening and closing unit, without providing the respective delay elements and one-to-one,
2のn(n=0,1,2,3,…,n)乗個の各遅延素子群を1ブロックとする各ブロック単位で設けることにより、バイパスラインとバイパス開閉部の数を低減しているので、遅延時間を設定変更するときの制御が簡単になる。 2 of n (n = 0,1,2,3, ..., n) of each delay element group-th power by providing in each block to one block, to reduce the number of the bypass line and the bypass opening and closing unit because there is simplified control when changing setting of the delay time. また、同期式の遅延装置において、遅延をかけない場合に、信号の通過時間が1クロック時間をオーバーすることがなくなり、周辺回路の誤動作を防止できる。 Further, the delay unit of the synchronous, if not to apply delays, prevents the transit time of the signal is over one clock period, a malfunction of the peripheral circuit can be prevented.

【0013】 [0013]

【実施例】次に、本発明の実施例を図面に基づいて説明する。 EXAMPLES now be described with reference to embodiments of the present invention with reference to the drawings.

【0014】図1は本発明の一実施例による遅延装置の概要を示すブロック図であり、図4における従来の遅延装置と同様に、7つの遅延素子D1〜D7が直列に接続されている。 [0014] Figure 1 is a block diagram showing an outline of a delay device according to an embodiment of the present invention, similarly to the conventional delay device in FIG. 4, seven delay elements D1~D7 are connected in series. しかし、バイパスラインと切換スイッチとは、各遅延素子D1〜D7と1対1に設けられていない点で従来の遅延装置と異なっている。 However, the bypass line and the selector switch is different from the conventional delay device in that it is not provided in each delay element D1~D7 a one-to-one.

【0015】すなわち、遅延素子D1に対してバイパスラインL1と切換スイッチSW1とが配設され、遅延素子D2、D3に対してバイパスラインL2と切換スイッチSW2とが配設され、遅延素子D4〜D7に対してバイパスラインL3と切換スイッチSW3とが配設されている。 [0015] That is, a bypass line L1 and the changeover switch SW1 is arranged for the delay element D1, a bypass line L2 and the changeover switch SW2 is disposed for the delay elements D2, D3, delay element D4~D7 a bypass line L3 and the changeover switch SW3 is disposed against. すなわち、バイパスラインと切換スイッチとは、 That is, the bypass line and the change-over switch,
従来は7個ずつ設けられていたが本実施例では3個ずつ設けられ、個数が減らされている。 Has been conventionally provided by seven provided three by three in the present embodiment, the number is reduced.

【0016】上記のバイパスラインL1〜L3と切換スイッチSW1〜SW3の配設の仕方は、次のような規則に基づいている。 [0016] The arrangement of the bypass line L1~L3 and changeover switch SW1~SW3 way is based on the following rules. すなわち、2のn(n=0,1,2, That is, 2 n (n = 0, 1, 2,
3,…,n)乗個の遅延素子群を1ブロックとする各ブロック単位で、信号をバイパスさせるためのバイパスラインと、該バイパスラインを開閉制御するための切換スイッチを配設している。 3, ..., n) a delay element group of the saw in each block to one block, a bypass line for bypassing the signal, and arranged to change-over switch for controlling opening and closing the bypass line. すなわち、図2に示したように、2の0乗個の遅延素子のブロック、2の1乗個の遅延素子のブロック、2の2乗個の遅延素子のブロック、 That is, as shown in FIG. 2, block delay elements 2 0 th power, block delay element 2 of 1 th power, the delay elements 2 of 2-th power block,
…、2のk乗個の遅延素子のブロック、…、2のn乗個の遅延素子のブロックに対して、各ブロック単位でバイパスラインと切換スイッチを配設するようにしている。 ..., blocks of delay elements 2 k th power, ..., the block of the delay elements 2 of n-th power, so that disposing the bypass line and the change-over switch in each block.

【0017】各遅延素子D1〜D7は、それぞれクロックCLKに同期して信号Sの入出力を行うものであり、 [0017] Each delay element D1~D7 is for each input and output of synchronization with the signal S to the clock CLK,
具体的には、Dフリップフロップ、マスタースレーブ形JKフリップフロップ等により構成されている。 Specifically, D flip-flop is constituted by the master-slave type JK flip-flop or the like. また、 Also,
切換スイッチSW1〜SW3は、バイパスラインL1〜 Change-over switch SW1~SW3, the bypass line L1~
L3を開通させるための接点Oと、不通にするための接点Cとを有している。 And contacts O for causing opening of L3, and a contact point C to the interruption.

【0018】遅延時間設定回路1(図示せず)は、切換スイッチSW1〜SW3を、接点O側、或いは接点C側に任意に切換え制御することにより、任意数のクロックCLKの時間分の遅延時間を設定するものである。 The delay time setting circuit 1 (not shown), the switch SW1 to SW3, contacts O side, or by switching control arbitrarily the contact C side, the delay time of the time period any number of clock CLK it is to set a. なお、図1では遅延時間設定回路1を独立した回路として説明したが、一般の信号処理回路では、遅延時間設定回路1の制御機能は、CPU等が担当している場合が多い。 Although it described as an independent circuit delay time setting circuit 1 in FIG. 1, in a general signal processing circuit, control function of the delay time setting circuit 1, in many cases the CPU or the like is in charge.

【0019】遅延時間設定回路1は、切換スイッチSW [0019] The delay time setting circuit 1, the change-over switch SW
1〜SW3を接点O側に切換えて信号Sをバイパスさせるとき、すなわち信号Sが遅延素子のブロックを通過しないようにするときは、バイパス開通信号「0」を切換スイッチSW1〜SW3に与え、切換スイッチSW1〜 1~SW3 when bypassing the signal S is switched to the contact point O side, i.e., when the signal S is prevented from passing through the block delay element provides a bypass opening signal "0" to the change-over switch SW1 to SW3, switching switch SW1~
SW3を接点C側に切換えて信号Sをバイパスさせないとき、すなわち信号Sが遅延素子のブロックを通過するようにするときは、バイパス閉鎖信号「1」を切換スイッチSW1〜SW3に与える。 SW3 when the do not bypass the signal S is switched to the contact point C side, that is, when the signal S is to pass through the block delay element provides a bypass closing signal "1" to the change-over switch SW1 to SW3. この場合、バイパス閉鎖信号「1」を、切換スイッチSW1にのみ与えたときの遅延時間は2の0乗=1クロック分となり、切換スイッチSW2にのみ与えたときの遅延時間は2の1乗=2クロック分となり、切換スイッチSW3にのみ与えたときの遅延時間は2の2乗=4クロック分となる。 In this case, the bypass closing signal "1", the delay time when given only to the change-over switch SW1 is turned 0 square = one clock of the 2, the delay time when given only to the change-over switch SW2 2 of 1 square = becomes two clocks, a delay time when given only to the change-over switch SW3 becomes square = 4 clocks of two.

【0020】次に、遅延時間設定回路1による遅延時間設定動作を具体的に説明する。 Next, specifically described the delay time setting operation by the delay time setting circuit 1.

【0021】遅延時間設定回路1は、図3のテーブルに基づいて遅延時間を設定する。 The delay time setting circuit 1 sets the delay time based on the table of FIG. 3. すなわち、図3のテーブルは、遅延時間(何クロック分の遅延時間となるか) That is, (or a delay time of several clocks) of the table of FIG. 3, the delay time
と、切換スイッチSW1〜SW3に与えるバイパス開通信号「0」、バイパス閉鎖信号「1」との関係を示したものである。 When the bypass opening signal "0" applied to the change-over switch SW1 to SW3, shows the relationship between the bypass closing signal "1". なお、図3のSW1、SW2、SW3の下に()で示した数字は、上記の切換スイッチSW1、S The numerals shown in the down () of the SW1, SW2, SW3 3, the above changeover switch SW1, S
W2、SW3に単独でバイパス閉鎖信号「1」を与えたときの遅延時間が、それぞれ何クロック分になるかを示したものである。 W2, SW3 delay time when given a bypass closing signal "1" alone is, illustrates how each becomes what clocks.

【0022】図3に示したように、遅延時間設定回路1 [0022] As shown in FIG. 3, the delay time setting circuit 1
は、例えば、信号Sを遅延させないとき、すなわち遅延時間「0」を設定するときは、全ての切換スイッチSW Is, for example, when no delayed signal S, that is, when setting the delay time "0", all of the changeover switch SW
1〜SW3に対してバイパス開通信号「0」を与えて、 Giving the bypass opening signal "0" to the 1~SW3,
信号Sがどの遅延素子D1〜D7をも通らないようにする。 Signal S so that does not pass even any delay elements D1 to D7.

【0023】また、例えば、1クロック分の遅延時間を設定するときは、切換スイッチSW1に対してバイパス閉鎖信号「1」を与え、切換スイッチSW2、SW3に対してバイパス開通信号「0」を与えることにより、信号Sが遅延素子D1のみを通るようにする。 Further, for example, when setting a one clock delay time gives a bypass closing signal "1" to the change-over switch SW1, providing a bypass opening signal "0" to the selector switch SW2, SW3 it allows signal S to pass through only the delay element D1.

【0024】また、例えば、6クロック分の遅延時間を設定するときは、切換スイッチSW1に対してバイパス開通信号「0」を与え、切換スイッチSW2、SW3に対してバイパス閉鎖信号「1」を与えることにより、信号Sが、遅延素子D2、D3のグループと遅延素子D4 Further, for example, when setting the sixth delay time of the clock, it provides a bypass opening signal "0" to the change-over switch SW1, providing a bypass closing signal "1" to the change-over switch SW2, SW3 by the signal S is a group of delay elements D2, D3 delay element D4
〜D7のグループとを通り、合計6個の遅延素子を通るようにする。 As a group of -D7, to pass through the total of six delay elements.

【0025】このようにして、遅延時間設定回路1は、 [0025] In this way, the delay time setting circuit 1,
任意のクロック数分の遅延時間を設定する。 Setting an arbitrary clock a few minutes of delay time. この場合、 in this case,
バイパスラインと切換スイッチの数は、従来の7個から3個に減少しているので、遅延時間設定回路1による制御が簡単になると共に、遅延をかけない場合に、信号S The number of the bypass line and the change-over switch, since reduced from conventional 7 to 3, the control by the delay time setting circuit 1 becomes simple, if not to apply delay, signal S
が本遅延装置を通過する時間が1クロック時間をオーバーすることがなくなり、周辺回路の誤動作を回避できる。 There it is not possible time through this delay device is over one clock time, can avoid a malfunction of the peripheral circuit. なお、遅延素子の数が多くなるほど、すなわち、設定し得る遅延時間が長くなるほど、従来の遅延装置に対するバイパスラインと切換スイッチの数の減少率は大きくなり、上記の効果が顕著になる。 Incidentally, greater the number of delay elements, i.e., as the delay time can be set longer, the decrease rate of the number of the bypass line and the changeover switch for the conventional delay device increases, the above effect becomes remarkable.

【0026】なお、本発明は、上記の実施例に限定されることなく、例えば、非同期式の遅延装置に適用することも可能である。 [0026] The present invention is not limited to the above embodiments, for example, it can be applied to the asynchronous delay device. この場合、遅延時間の異なる遅延素子を組み合わせた複数のグループを形成することにより、 In this case, by forming a plurality of groups that combine different delay elements of the delay time,
設定可能な各遅延時間の離散の度合いを低減し、きめ細かく遅延時間を設定することも可能である。 Reducing the degree of discrete delay times can be set, it is possible to set the fine delay.

【0027】また、本実施例では、遅延素子の各グループに対して、信号入力側に切換スイッチを設けたが、信号出力側に切換スイッチを設けても良い。 Further, in this embodiment, for each group of delay elements, is provided with the changeover switch to the signal input side may be a changeover switch provided on the signal output side.

【0028】 [0028]

【発明の効果】以上詳細に説明したように、本発明の遅延装置によれば、2のn(n=0,1,2,3,…, As described above in detail, according to the present invention, according to a delay device of the present invention, 2 n (n = 0,1,2,3, ...,
n)乗個の遅延素子群を1ブロックとする各ブロック単位で、信号をバイパスさせるためのバイパスラインと、 The delay element group of n) th power in each block to one block, a bypass line for bypassing the signal,
該バイパスラインを開閉する切換スイッチとを設けるという構成をとることにより、バイパスラインと切換スイッチの個数を低減させているので、バイパスラインの開閉制御が簡単になると共に、遅延をかけない場合に、信号が本遅延装置を通過する時間が1クロック時間をオーバーせず、周辺回路の誤動作を回避することが可能になる。 By employing a configuration of providing a change-over switch for opening and closing the bypass line, since reducing the number of the bypass line and the switching switch, along with the opening and closing control of the bypass line is simplified, if not to apply delay, time for a signal to pass through this delay device does not exceed the 1 clock time, it is possible to avoid a malfunction of the peripheral circuit.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の一実施例による遅延装置の概略構成を示すブロック図である。 1 is a block diagram showing the schematic configuration of a delay device according to an embodiment of the present invention.

【図2】図1の遅延素子のグループ化の規則性を一般化して示した図である。 2 is a diagram showing, in general the regularity of the grouping of the delay element of FIG.

【図3】各切換スイッチの切換信号の状態と遅延時間との関係を示す図である。 3 is a diagram showing the relationship between the state and the delay time of the switching signal the changeover switch.

【図4】従来の遅延装置の概略構成を示すブロック図である。 4 is a block diagram showing a schematic configuration of a conventional delay device.

【符号の説明】 DESCRIPTION OF SYMBOLS

1… 遅延時間設定回路 D1〜D7… 遅延素子 L1〜K7… バイパスライン SW1〜SW7… 切換スイッチ S… 信号 CLK… クロック 1 ... delay time setting circuit D1 to D7 ... delay element L1~K7 ... bypass line SW1 to SW7 ... changeover switch S ... signal CLK ... clock

Claims (1)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 複数の遅延素子を直列に接続し、各遅延素子の遅延時間を合計した総遅延時間の範囲内で遅延時間を変更し得る遅延装置において、 2のn(n=0,1,2,3,…,n)乗個の各遅延素子群を1ブロックとする各ブロック単位で、信号をバイパスさせるためのバイパスラインと、該バイパスラインを開閉するバイパス開閉部とを設けたことを特徴とする遅延装置。 1. A connecting a plurality of delay elements in series, the total delay delay device capable of changing the delay time within the time which is the sum of the delay time of each delay elements, 2 n (n = 0, 1 , 2,3, ..., n) of each delay group in th power in each block to one block, by providing a bypass line for bypassing the signal, and a bypass closing unit for opening and closing said bypass line delay device according to claim.
JP4279365A 1992-09-24 1992-09-24 Delay device Pending JPH06104707A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP4279365A JPH06104707A (en) 1992-09-24 1992-09-24 Delay device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4279365A JPH06104707A (en) 1992-09-24 1992-09-24 Delay device

Publications (1)

Publication Number Publication Date
JPH06104707A true JPH06104707A (en) 1994-04-15

Family

ID=17610148

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4279365A Pending JPH06104707A (en) 1992-09-24 1992-09-24 Delay device

Country Status (1)

Country Link
JP (1) JPH06104707A (en)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007249639A (en) * 2006-03-16 2007-09-27 Kawasaki Microelectronics Kk Spectrum diffusion clock generator
JP2007532080A (en) * 2004-04-05 2007-11-08 マイクロン テクノロジー,インコーポレイテッドMicron Technology, Inc. Delay line synchronization apparatus and method
JP2011250428A (en) * 2004-11-19 2011-12-08 Qualcomm Incorporated Filter for narrowband noise reduction and adjustable delay unit
US9164937B2 (en) 2004-02-05 2015-10-20 Micron Technology, Inc. Apparatus and method for data bypass for a bi-directional data bus in a hub-based memory sub-system

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9164937B2 (en) 2004-02-05 2015-10-20 Micron Technology, Inc. Apparatus and method for data bypass for a bi-directional data bus in a hub-based memory sub-system
JP2007532080A (en) * 2004-04-05 2007-11-08 マイクロン テクノロジー,インコーポレイテッドMicron Technology, Inc. Delay line synchronization apparatus and method
JP2011125057A (en) * 2004-04-05 2011-06-23 Micron Technology Inc Clock generator
JP2011250428A (en) * 2004-11-19 2011-12-08 Qualcomm Incorporated Filter for narrowband noise reduction and adjustable delay unit
JP2007249639A (en) * 2006-03-16 2007-09-27 Kawasaki Microelectronics Kk Spectrum diffusion clock generator
JP4728152B2 (en) * 2006-03-16 2011-07-20 川崎マイクロエレクトロニクス株式会社 Spread Spectrum Clock Generator

Similar Documents

Publication Publication Date Title
EP0669055B1 (en) Programmable logic networks
JP2717111B2 (en) Transmission gate series multiplexer
US5386156A (en) Programmable function unit with programmable fast ripple logic
JP4114291B2 (en) Semiconductor device and configuring its
US5389826A (en) Variable clock dividing circuit
TW461181B (en) Logic circuit and its manufacturing method
TW328998B (en) Semiconductor integrated circuit for supplying a control signal to a plurality of object circuits
KR970060706A (en) A phase delay compensator
KR940027487A (en) Reconfigurable programmable digital filter
KR940004817A (en) Compatibility synchronous / asynchronous cell structure for a high-density programmable logic device
JPH02246087A (en) Semiconductor storage device, redundant system thereof, and layout system
JPH03101441A (en) Switching system
KR910009002A (en) Methods and structures for synchronizing the phase of the digital system
WO1998058449A3 (en) Programmable delay circuit having calibratable delays
JPH0697788A (en) Variable delay circuit and clock signal supply device using variable delay circuit
JPH04299436A (en) Processor equipped with memory circuit and group of functioning unit
JPH01221912A (en) Crossing switching array
KR960702643A (en) The field programmable logic devices dynamically interconnecting the dynamic logic core (field programmable logic device with dynamic interconnections to a dynamic logic core)
KR960043187A (en) Semiconductor device
US20030184347A1 (en) Glitch free clock multiplexing circuit with asynchronous switch control and minimum switch over time
SE7902268L (en) expandable digitalomkopplingsnet
JPS6276310A (en) Low pass filter
TW399318B (en) Signal de-skewing using programmable dual delay-locked loop
EP0106499A2 (en) Shift register delay circuit
DE69418020T2 (en) Output buffer circuits, input buffer circuit and bidirectional buffer circuit for multiple voltage systems