JPH0214813B2 - - Google Patents
Info
- Publication number
- JPH0214813B2 JPH0214813B2 JP53053521A JP5352178A JPH0214813B2 JP H0214813 B2 JPH0214813 B2 JP H0214813B2 JP 53053521 A JP53053521 A JP 53053521A JP 5352178 A JP5352178 A JP 5352178A JP H0214813 B2 JPH0214813 B2 JP H0214813B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- shift register
- delay
- circuits
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000000470 constituent Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
- H03H7/30—Time-delay networks
- H03H7/32—Time-delay networks with lumped inductance and capacitance
- H03H7/325—Adjustable networks
Description
【発明の詳細な説明】
この発明はデイジタル信号処理等で用いられる
遅延ビツト数が可変の遅延回路、特に半導体集積
回路化に適した遅延回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a delay circuit with a variable number of delay bits used in digital signal processing and the like, and particularly to a delay circuit suitable for semiconductor integrated circuit implementation.
第１図は従来の０から15ビツトまで１ビツト毎
に遅延ビツト数を変化することができるビツト数
可変遅延回路の例である。８ビツト、４ビツト、
２ビツト及び１ビツトのシフトレジスタ回路３，
４，５及び６が順次縦続的に配され、これ等シフ
トレジスタ回路３，４，５及び６の各入力側及び
出力側の何れかが選択回路７，８，９及び１０に
てそれぞれ制御信号１２，１３，１４及び１５に
て制御されて各その後段のシフトレジスタ回路
４，５の入力側及び出力端子２にそれぞれ接続さ
れる。初段のシフトレジスタ回路３の入力側は入
力端子１とされ、各シフトレジスタ回路３，４，
５，６は端子１１からのクロツクにより同時に制
御される。例えば制御信号１２，１３，１４，１
５により選択回路７〜１０が全てバイパス側、即
ち入力側を選択している時入力端子１に印加され
た信号はすべてのシフトレジスタ回路３〜６をバ
イパスして出力端子２にあらわれるため遅延ビツ
ト数はゼロとなる。又選択回路７〜１０が全てシ
フトレジスタ回路の入力側を選択している時入力
端子１に印加された信号は全てのシフトレジスタ
回路３〜６を通るため、合計15ビツト遅延して出
力端子２にあらわれる。制御信号１２，１３，１
４，１５を適当に組合わせる事により第１図の回
路は０ビツトから15ビツトまで遅延ビツト数を変
える事ができる。 FIG. 1 is an example of a conventional variable bit delay circuit that can change the number of delay bits for each bit from 0 to 15 bits. 8 bit, 4 bit,
2-bit and 1-bit shift register circuit 3,
4, 5, and 6 are sequentially arranged in series, and one of the input and output sides of these shift register circuits 3, 4, 5, and 6 receives a control signal in selection circuits 7, 8, 9, and 10, respectively. 12, 13, 14, and 15, and are connected to the input side and output terminal 2 of the shift register circuits 4, 5 at the subsequent stage, respectively. The input side of the first stage shift register circuit 3 is the input terminal 1, and each shift register circuit 3, 4,
5 and 6 are simultaneously controlled by a clock from terminal 11. For example, control signals 12, 13, 14, 1
5, when all the selection circuits 7 to 10 select the bypass side, that is, the input side, the signal applied to the input terminal 1 bypasses all the shift register circuits 3 to 6 and appears at the output terminal 2, so the delay bit is The number becomes zero. Furthermore, when all the selection circuits 7 to 10 select the input side of the shift register circuit, the signal applied to the input terminal 1 passes through all the shift register circuits 3 to 6, so it is delayed by a total of 15 bits and then sent to the output terminal 2. It appears. Control signals 12, 13, 1
By appropriately combining 4 and 15, the circuit of FIG. 1 can change the number of delay bits from 0 bits to 15 bits.
従来の可変遅延回路では信号がシフトレジスタ
回路を迂回して選択回路を連続して通れば通るほ
どシフトレジスタ回路を出て、次にシフトレジス
タ回路に入るまでの遅延時間が長くなり、この遅
延時間が遅延回路としてのシフトレジスタ回路を
動作させるクロツク周波数を制限するため、高速
動作ができなくなる。いま選択回路が連続する数
をｎ、シフトレジスタ回路の出力側からその連続
した選択回路の第１番目までの遅延時間をtpd1、
ｉ番目の選択回路から次のｉ＋１番目の選択回路
までの遅延時間をtpdsw、前記連続した選択回路
の最後のものからシフトレジスタ回路の入力側ま
での遅延時間をtpd2とすると、シフトレジスタ回
路の出力側からｎ個の連続した選択回路を通つて
シフトレジスタ回路の入力側までの遅延時間は
tpd1＋tpd2＋（ｎ−１）tpdswとなり、この遅延
時間がシフトレジスタ回路の動作クロツク周期よ
りも長くなると正しく動作しない、従つて動作速
度が連続した選択回路の数によつて制限されるこ
とになる。すなわち制御信号によつて設定してい
る状態により、つまり設定した遅延時間によりこ
の遅延回路の動作最高動作可能周波数が異なる。 In conventional variable delay circuits, the more a signal bypasses the shift register circuit and passes through the selection circuit successively, the longer the delay time from exiting the shift register circuit to entering the next shift register circuit; Since this limits the clock frequency that operates the shift register circuit as a delay circuit, high-speed operation becomes impossible. The number of consecutive selection circuits is n, the delay time from the output side of the shift register circuit to the first of the consecutive selection circuits is tpd 1 ,
If the delay time from the i-th selection circuit to the next i+1-th selection circuit is tpdsw, and the delay time from the last of the consecutive selection circuits to the input side of the shift register circuit is tpd 2 , then the shift register circuit is The delay time from the output side to the input side of the shift register circuit through n consecutive selection circuits is
tpd 1 + tpd 2 + (n-1) tpdsw, and if this delay time is longer than the operating clock period of the shift register circuit, it will not operate correctly. Therefore, the operating speed will be limited by the number of consecutive selection circuits. become. That is, the maximum operable frequency of this delay circuit varies depending on the state set by the control signal, that is, depending on the set delay time.
この発明の目的はかかる欠点を除去し、最高動
作可能周波数がビツト数可変範囲によらない遅延
回路を提供する事にある。この発明によれば入力
側が互に接続された任意のビツト数を持つ２個の
シフトレジスタ回路と制御信号により上記シフト
レジスタ回路の出力側を選択して入力する選択回
路とを基本構成回路とし、この基本構成回路を縦
続に接続して遅延回路を構成する。これ等の選択
回路に対する制御信号を変えて遅延ビツト数を変
化させることができる。 An object of the present invention is to eliminate such drawbacks and provide a delay circuit whose maximum operable frequency does not depend on the bit number variable range. According to the present invention, the basic configuration circuit includes two shift register circuits having an arbitrary number of bits whose input sides are connected to each other, and a selection circuit which selects and inputs the output side of the shift register circuit according to a control signal, These basic configuration circuits are connected in cascade to form a delay circuit. By changing the control signals for these selection circuits, the number of delay bits can be changed.
第２図はこの発明による可変遅延回路の一例を
示し、２ビツトから17ビツトまで１ビツト毎に遅
延ビツト数を変化させることができ、第１図と対
応する部分に同一符号を付けて示す。この例では
シフトレジスタ回路３，４，５及び６に対しそれ
ぞれ0.5ビツトのシフトレジスタ回路１６，１７，
１８及び１９がそれぞれ設けられ、それ等対応す
るシフトレジスタ回路の入力側は互に接続され
る。選択回路７，８，９及び１０はそれぞれシフ
トレジスタ回路３，１６，４，１７，５，１８及
び６，１９の各出力側を選択するようにされる。
シフトレジスタ回路１６〜１９も端子１１のクロ
ツクにて制御される。シフトレジスタ回路３，
４，５，６はそれぞれ8.5ビツト、4.5ビツト、2.5
ビツト、1.5ビツトとされる。 FIG. 2 shows an example of a variable delay circuit according to the present invention, in which the number of delay bits can be changed bit by bit from 2 bits to 17 bits, and parts corresponding to those in FIG. 1 are given the same reference numerals. In this example, for shift register circuits 3, 4, 5, and 6, 0.5-bit shift register circuits 16, 17,
18 and 19 are provided, respectively, and the input sides of their corresponding shift register circuits are connected to each other. Selection circuits 7, 8, 9 and 10 are arranged to select respective output sides of shift register circuits 3, 16, 4, 17, 5, 18 and 6, 19, respectively.
Shift register circuits 16-19 are also controlled by the clock at terminal 11. shift register circuit 3,
4, 5, and 6 are 8.5 bits, 4.5 bits, and 2.5 bits, respectively.
It is said to be 1.5 bits.
シフトレジスタ回路３，１６、選択回路７は基
本構成回路をなし、同時にシフトレジスタ回路
４，１７、選択回路８、またシフトレジスタ回路
５，１８、選択回路９、更にシフトレジスタ回路
６，１９、選択回路１０もそれぞれ基本構成回路
であり、これ等基本構成回路が縦続接続されたも
のとなつている。 Shift register circuits 3, 16 and selection circuit 7 constitute a basic configuration circuit, and at the same time shift register circuits 4, 17, selection circuit 8, shift register circuits 5, 18, selection circuit 9, and further shift register circuits 6, 19, selection. The circuits 10 are also basic constituent circuits, and these basic constituent circuits are connected in cascade.
制御信号１２，１３，１４，１５により選択回
路７，８，９，１０がそれぞれシフトレジスタ回
路１６，１７，１８，１９に選択されている時は
入力端子１に印加された信号はシフトレジスタ回
路１６，１７，１８，１９を通つて出力端子２に
あらわれる。この間の遅延ビツト数は0.5×４＝
２ビツトである。又遅延回路７，８，９，１０が
それぞれシフトレジスタ回路３，４，５，６側に
選択されている時は入力端子１から出力端子２ま
での遅延ビツト数は8.5＋4.5＋2.5＋1.5＝17ビツ
トである。よつて制御信号１２，１３，１４，１
５を適当に組合わせると２ビツトから17ビツトま
で１ビツト毎に遅延ビツト数を変える事ができ
る。 When the selection circuits 7, 8, 9, and 10 are selected as the shift register circuits 16, 17, 18, and 19 by the control signals 12, 13, 14, and 15, respectively, the signal applied to the input terminal 1 is transferred to the shift register circuit. 16, 17, 18, and 19 and appears at the output terminal 2. The number of delay bits during this time is 0.5×4=
It is 2 bits. When delay circuits 7, 8, 9, and 10 are selected as shift register circuits 3, 4, 5, and 6, respectively, the number of delay bits from input terminal 1 to output terminal 2 is 8.5+4.5+2.5+1. 5 = 17 bits. Therefore, control signals 12, 13, 14, 1
By appropriately combining 5, it is possible to change the number of delay bits for each bit from 2 bits to 17 bits.
この可変遅延回路の全ての信号の流れを検討す
るため一例として選択回路７，８，９，１０がそ
れぞれシフトレジスタ回路３側、シフトレジスタ
回路１７側、シフトレジスタ回路１８側、シフト
レジスタ回路６側を選択している場合について考
える。 In order to examine the flow of all signals in this variable delay circuit, as an example, selection circuits 7, 8, 9, and 10 are set on the shift register circuit 3 side, the shift register circuit 17 side, the shift register circuit 18 side, and the shift register circuit 6 side, respectively. Consider the case where .
(1) クロツク信号によつてシフトレジスタ回路３
から書き出された信号は選択回路７を通つてシ
フトレジスタ回路１７の入力に入る。これ等シ
フトレジスタ回路３及び１７間の信号の流れの
遅延時間、つまり選択回路７の遅延時間はシフ
トレジスタ回路の出力側から選択回路までの遅
延時間tpd1選択回路からシフトレジスタ回路の
入力側までの遅延時間tpd2との和tpd1＋tpd2で
ある。(1) Shift register circuit 3 by clock signal
The signal written out from the selector circuit 7 enters the input of the shift register circuit 17. The delay time of the signal flow between these shift register circuits 3 and 17, that is, the delay time of the selection circuit 7, is the delay time from the output side of the shift register circuit to the selection circuit tpd 1 From the selection circuit to the input side of the shift register circuit The sum of the delay time tpd 2 and the delay time tpd 2 is tpd 1 +tpd 2 .
(2) シフトレジスタ回路１７から出た信号は選択
回路８を通りシフトレジスタ回路１８に入る。
この時の選択回路における信号の流れの遅延時
間はtpd1＋tpd2である。(2) The signal output from the shift register circuit 17 passes through the selection circuit 8 and enters the shift register circuit 18.
The delay time of the signal flow in the selection circuit at this time is tpd 1 +tpd 2 .
(3) シフトレジスタ回路１８から出た信号は選択
回路９を通りシフトレジスタ回路６に入る。こ
の時の選択回路９における信号の流れの遅延時
間はtpd1＋tpd2である。(3) The signal output from the shift register circuit 18 passes through the selection circuit 9 and enters the shift register circuit 6. The delay time of the signal flow in the selection circuit 9 at this time is tpd 1 +tpd 2 .
(4) シフトレジスタ回路６から出た信号は選択回
路１０を通り出力端子２にあらわれる。この時
の選択回路における信号の流れの遅延時間は
tpd1＋tpd2となる。(4) The signal output from the shift register circuit 6 passes through the selection circuit 10 and appears at the output terminal 2. The delay time of the signal flow in the selection circuit at this time is
It becomes tpd 1 + tpd 2 .
以上から明らかなように全ての前段シフトレジ
スタ回路からその次段のシフトレジスタ回路まで
の信号の流れの遅延時間は全て等しくtpd1＋tpd2
である。これは制御信号１２，１３，１４，１５
のどのような組合わせをもつても１つの信号の流
れの中に選択回路が必らず１個しか入らず、それ
以上の選択回路の遅延時間が相加されない事によ
る。第２図に示した回路構成でビツト数可変範囲
を広くとつても全ての信号の流れの最大遅延時間
はtpd1＋tpd2と一定であるため最高動作可能周波
数が低下する事はない。 As is clear from the above, the delay time of the signal flow from all previous stage shift register circuits to the next stage shift register circuit is all equal: tpd 1 + tpd 2
It is. This is the control signal 12, 13, 14, 15
This is because no matter what combination of the following, only one selection circuit is included in one signal flow, and the delay time of additional selection circuits is not added. In the circuit configuration shown in FIG. 2, even if the bit number variable range is widened, the maximum delay time of all signal flows remains constant at tpd 1 +tpd 2 , so the maximum operable frequency will not decrease.
例えば５ビツトから1028ビツトまでのビツト数
可変範囲を持つ可変遅延回路を第２図に示した形
式で構成すれば選択回路の数は合計10個となる
が、全ての信号の流れの最大遅延時間は一定で
tpd1＋tpd2となる。今tpd1を30ns、tpd2を30nsと
すると最高動作可能周波数fcmaxは
fcmax＝１／tpd1＋tpd2＝１／（30＋30）×10-9
＝16.7×106〔Hz〕
となり、従来回路と比べ最大動作可能周波数は大
幅に改善することができる。 For example, if a variable delay circuit with a variable bit number range from 5 bits to 1028 bits is configured in the format shown in Figure 2, the total number of selection circuits will be 10, but the maximum delay time of all signal flows will be is constant
It becomes tpd 1 + tpd 2 . Now, if tpd 1 is 30 ns and tpd 2 is 30 ns, the maximum operating frequency fcmax is fcmax = 1/tpd 1 + tpd 2 = 1/(30 + 30) x 10 -9 = 16.7 x 10 6 [Hz], compared to the conventional circuit. The maximum operable frequency can be significantly improved.
第２図の実施例では１ビツト毎に可変し得る遅
延回路の構成例を示したが、シフトレジスタ回路
３，４，５，６，１６，１７，１８，１９のビツ
ト数を適当に選ぶ事により任意の遅延ビツト数毎
に可変及び任意のビツト数を持つ遅延回路が得ら
れる。 In the embodiment shown in FIG. 2, an example of the configuration of a delay circuit that can be varied for each bit is shown, but it is possible to appropriately select the number of bits in shift register circuits 3, 4, 5, 6, 16, 17, 18, and 19. Thus, a delay circuit that is variable for each arbitrary number of delay bits and has an arbitrary number of bits can be obtained.
以上説明した如くこの発明による可変遅延回路
は最高動作可能周波数が遅延ビツト数範囲によら
ず高速動作が可能である。又すべての信号の流れ
の遅延時間がビツト数制御信号によらないで一定
のためクロツク信号から遅延回路出力までの遅延
時間が一定となることは、デイジタル信号処理回
路等の回路設計が容易になる。 As explained above, the variable delay circuit according to the present invention is capable of high-speed operation regardless of the maximum operable frequency depending on the range of the number of delay bits. In addition, since the delay time of all signal flows is constant regardless of the bit number control signal, the delay time from the clock signal to the output of the delay circuit is constant, which facilitates the design of circuits such as digital signal processing circuits. .
第１図は従来の可変遅延回路を示すブロツク
図、第２図はこの発明による可変遅延回路の一実
施例を示すブロツク図である。
１：信号入力端子、２：信号出力端子、３，
４，５，６，１６，１７，１８，１９：遅延回路
としてのシフトレジスタ回路、７，８，９，１
０：選択回路、１１：クロツク入力端子、１２，
１３，１４，１５，１６：選択回路制御信号。
FIG. 1 is a block diagram showing a conventional variable delay circuit, and FIG. 2 is a block diagram showing an embodiment of the variable delay circuit according to the present invention. 1: Signal input terminal, 2: Signal output terminal, 3,
4, 5, 6, 16, 17, 18, 19: Shift register circuit as a delay circuit, 7, 8, 9, 1
0: selection circuit, 11: clock input terminal, 12,
13, 14, 15, 16: selection circuit control signals.
Claims (1)
力側と前記クロツク信号で動作する第２の遅延回
路の入力側とが共通に接続され、 前記第１の遅延回路の出力側は、制御信号によ
り２個の入力側のうち１個を選択する選択回路の
一方の入力側に接続され、 前記第２の遅延回路の出力側は前記選択回路の
他方の入力側に接続され、 これら第１の遅延回路、第２の遅延回路及び選
択回路を基本構成回路とし、該基本構成回路が複
数個縦続に接続され、 これ等基本構成回路の前記選択回路に対する制
御信号を変える事により遅延ビツト数を可変にし
た事を特徴とする可変遅延回路。[Claims] 1. The input side of a first delay circuit operated by a clock signal and the input side of a second delay circuit operated by the clock signal are commonly connected, and the output of the first delay circuit the second delay circuit is connected to one input of a selection circuit which selects one of the two inputs by a control signal, and the output of the second delay circuit is connected to the other input of the selection circuit. , These first delay circuit, second delay circuit, and selection circuit are used as basic configuration circuits, and a plurality of these basic configuration circuits are connected in cascade, and by changing the control signal for the selection circuit of these basic configuration circuits. A variable delay circuit characterized by a variable number of delay bits.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5352178A JPS54144853A (en) | 1978-05-04 | 1978-05-04 | Variable delay circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5352178A JPS54144853A (en) | 1978-05-04 | 1978-05-04 | Variable delay circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54144853A JPS54144853A (en) | 1979-11-12 |
| JPH0214813B2 true JPH0214813B2 (en) | 1990-04-10 |
Family
ID=12945119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5352178A Granted JPS54144853A (en) | 1978-05-04 | 1978-05-04 | Variable delay circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54144853A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020261343A1 (en) * | 2019-06-24 | 2020-12-30 | 本田技研工業株式会社 | Information delivery system and method for information delivery |
| WO2021130991A1 (en) | 2019-12-26 | 2021-07-01 | 楽天グループ株式会社 | Fraud detection system, fraud detection method, and program |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61201513A (en) * | 1985-03-04 | 1986-09-06 | Matsushita Electric Ind Co Ltd | Waveform equalizer |
| JP2746982B2 (en) * | 1989-02-10 | 1998-05-06 | 日本電気株式会社 | Variable delay circuit |
-
1978
- 1978-05-04 JP JP5352178A patent/JPS54144853A/en active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020261343A1 (en) * | 2019-06-24 | 2020-12-30 | 本田技研工業株式会社 | Information delivery system and method for information delivery |
| JPWO2020261343A1 (en) * | 2019-06-24 | 2020-12-30 | ||
| WO2021130991A1 (en) | 2019-12-26 | 2021-07-01 | 楽天グループ株式会社 | Fraud detection system, fraud detection method, and program |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54144853A (en) | 1979-11-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0047440B1 (en) | Shift circuit | |
| EP0576595B1 (en) | Transmission gate series multiplexer | |
| JPH06196958A (en) | Programmable variable length delay circuit | |
| JPH0946197A (en) | Variable delay circuit | |
| JP3374919B2 (en) | Circuit device for converting a serial data signal to a parallel data signal | |
| JPH0214813B2 (en) | ||
| JPS58124325A (en) | Shift register with variable number of delay stages | |
| JPH07112146B2 (en) | Variable delay circuit | |
| JPS6316710A (en) | Latch circuit | |
| JP2659186B2 (en) | Digital variable frequency divider | |
| JPS60253315A (en) | Variable delay circuit | |
| JPH05258589A (en) | Variable length shift register | |
| JPS6248319B2 (en) | ||
| JP2897682B2 (en) | Delay time adjustment circuit | |
| JPS63215212A (en) | Pulse circuit | |
| JPS6135011A (en) | Variable delay circuit | |
| JPS6313414A (en) | Fir digital filter | |
| KR0175024B1 (en) | Delay Control Circuit Using Register File | |
| JP2844971B2 (en) | Digital code processing system | |
| JPH04105412A (en) | Flip-flop | |
| JPH06324113A (en) | Semiconductor integrated circuit | |
| JPS6224880B2 (en) | ||
| JP2746982B2 (en) | Variable delay circuit | |
| JPS58199495A (en) | Data processor | |
| JPH041994A (en) | Variable length shift register circuit |