JPH06104389A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06104389A JPH06104389A JP25155292A JP25155292A JPH06104389A JP H06104389 A JPH06104389 A JP H06104389A JP 25155292 A JP25155292 A JP 25155292A JP 25155292 A JP25155292 A JP 25155292A JP H06104389 A JPH06104389 A JP H06104389A
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Abstract
(57)【要約】
【目的】 ＦＥＴの特性を改善するとともに、製造工程
の簡略化を図る。 【構成】 第一導電型の半導体基板１上の所定領域に電
界効果トランジスタ及びバイポーラトランジスタの第二
導電型の素子領域２，３を形成した後、素子間分離絶縁
膜４、ゲート絶縁膜５を形成する工程と、バイポーラト
ランジスタの素子領域内の活性領域３上のゲート絶縁膜
を除去する工程と、第１導電型の半導体膜を半導体基板
の全面にエピタキシャル成長させることによってバイポ
ーラトランジスタの活性領域上にベース層となる単結晶
の半導体膜７を、他の領域上に多結晶の半導体膜８を堆
積する工程と、を備えていることを特徴とする。
の簡略化を図る。 【構成】 第一導電型の半導体基板１上の所定領域に電
界効果トランジスタ及びバイポーラトランジスタの第二
導電型の素子領域２，３を形成した後、素子間分離絶縁
膜４、ゲート絶縁膜５を形成する工程と、バイポーラト
ランジスタの素子領域内の活性領域３上のゲート絶縁膜
を除去する工程と、第１導電型の半導体膜を半導体基板
の全面にエピタキシャル成長させることによってバイポ
ーラトランジスタの活性領域上にベース層となる単結晶
の半導体膜７を、他の領域上に多結晶の半導体膜８を堆
積する工程と、を備えていることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、バイポーラトランジス
タと電界効果トランジスタが同一基板上に形成される半
導体装置の製造方法に関する。
タと電界効果トランジスタが同一基板上に形成される半
導体装置の製造方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】電界効
果トランジスタ（以下、ＦＥＴともいう）を製造する場
合において、Ｐ型多結晶シリコンをゲート材料とするこ
とは、ショートチャネル効果の抑制のために有効である
ことが知られている。一方、バイポーラトランジスタの
製造においては、ベース幅の縮小のためにエピタキシャ
ル層をベースとすることが有効であることが知られてい
る。
果トランジスタ（以下、ＦＥＴともいう）を製造する場
合において、Ｐ型多結晶シリコンをゲート材料とするこ
とは、ショートチャネル効果の抑制のために有効である
ことが知られている。一方、バイポーラトランジスタの
製造においては、ベース幅の縮小のためにエピタキシャ
ル層をベースとすることが有効であることが知られてい
る。
【０００３】ＦＥＴのゲート電極にＰ型結晶シリコンを
用いる時、Ｐ型結晶シリコンの比抵抗が高いために金属
膜をＰ型多結晶シリコン上に堆積して二層構造とする必
要がある。この時ゲート電極の全体の膜厚を３００〜４
００nmとすると、Ｐ型多結晶シリコンの膜厚は５０〜２
００nmが良い。しかしながらこの場合、Ｐ型多結晶シリ
コンにどのようにしてＰ型不純物を導入するかという問
題がある。不純物をイオン注入によって導入する場合、
多結晶シリコンの膜厚が薄いのでドーパントであるボロ
ンがゲート絶縁膜を通して基板にまでつき抜けるおそれ
がある。多結晶シリコンのＬＰＣＶＤ（Low-pressure C
hemical vaper deposition）の際にボロンを導入するこ
とは新たな設備を必要とするためのぞましくない。
用いる時、Ｐ型結晶シリコンの比抵抗が高いために金属
膜をＰ型多結晶シリコン上に堆積して二層構造とする必
要がある。この時ゲート電極の全体の膜厚を３００〜４
００nmとすると、Ｐ型多結晶シリコンの膜厚は５０〜２
００nmが良い。しかしながらこの場合、Ｐ型多結晶シリ
コンにどのようにしてＰ型不純物を導入するかという問
題がある。不純物をイオン注入によって導入する場合、
多結晶シリコンの膜厚が薄いのでドーパントであるボロ
ンがゲート絶縁膜を通して基板にまでつき抜けるおそれ
がある。多結晶シリコンのＬＰＣＶＤ（Low-pressure C
hemical vaper deposition）の際にボロンを導入するこ
とは新たな設備を必要とするためのぞましくない。
【０００４】又、ボロンの濃度をある程度以上に保たな
いと、ゲート絶縁膜上でＰ型多結晶シリコンゲートが空
乏化し、久遠力が大幅に低下する一方、ボロンの濃度が
高すぎるとゲート絶縁膜を介して基板にボロンが拡散
し、しきい値電圧Ｖthが変動するという問題があり、こ
のＰ型多結晶シリコンへの不純物のドープは精密な制御
が要求される。
いと、ゲート絶縁膜上でＰ型多結晶シリコンゲートが空
乏化し、久遠力が大幅に低下する一方、ボロンの濃度が
高すぎるとゲート絶縁膜を介して基板にボロンが拡散
し、しきい値電圧Ｖthが変動するという問題があり、こ
のＰ型多結晶シリコンへの不純物のドープは精密な制御
が要求される。
【０００５】又、高速バイポーラトランジスタとＦＥＴ
を混載しようとする場合、製造工程が簡略（少ないこ
と）が望ましい。このため、なるべくバイポーラトラン
ジスタの製造工程とＦＥＴの製造工程を兼ねる必要があ
る。本発明は上記字状を考慮してなされたものであっ
て、ＦＥＴの特性が改善されるとともに、ＦＥＴとバイ
ポーラトランジスタの製造工程を簡略化することのでき
る半導体装置の製造方法を提供することを目的とする。
を混載しようとする場合、製造工程が簡略（少ないこ
と）が望ましい。このため、なるべくバイポーラトラン
ジスタの製造工程とＦＥＴの製造工程を兼ねる必要があ
る。本発明は上記字状を考慮してなされたものであっ
て、ＦＥＴの特性が改善されるとともに、ＦＥＴとバイ
ポーラトランジスタの製造工程を簡略化することのでき
る半導体装置の製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明による半導体装置
の製造方法は、第一導電型の半導体基板上の所定領域に
電界効果トランジスタ及びバイポーラトランジスタの第
二導電型の素子領域を形成した後、素子間分離絶縁膜、
ゲート絶縁膜を形成する工程と、バイポーラトランジス
タの素子領域内の活性領域上の前記ゲート絶縁膜を除去
する工程と、第１導電型の半導体膜を半導体基板の全面
にエピタキシャル成長させることによってバイポーラト
ランジスタの活性領域上にベース層となる単結晶の半導
体膜を、他の領域上に多結晶の半導体膜を堆積する工程
と、を備えていることを特徴とする。
の製造方法は、第一導電型の半導体基板上の所定領域に
電界効果トランジスタ及びバイポーラトランジスタの第
二導電型の素子領域を形成した後、素子間分離絶縁膜、
ゲート絶縁膜を形成する工程と、バイポーラトランジス
タの素子領域内の活性領域上の前記ゲート絶縁膜を除去
する工程と、第１導電型の半導体膜を半導体基板の全面
にエピタキシャル成長させることによってバイポーラト
ランジスタの活性領域上にベース層となる単結晶の半導
体膜を、他の領域上に多結晶の半導体膜を堆積する工程
と、を備えていることを特徴とする。
【０００７】
【作用】このように構成された本発明による半導体装置
の製造方法によれば、全面に半導体膜をエピタキシャル
成長させることによってバイポーラトランジスタの活性
領域上に単結晶の半導体膜が形成されるとともに、活性
領域以外の領域（例えばゲート絶縁膜及び素子間分離絶
縁膜上）に多結晶の半導体膜が形成される。この多結晶
の半導体膜はパターニングすることによって電界効果ト
ランジスタ（ＦＥＴ）のゲート電極と、バイポーラトラ
ンジスタのベース電極になる。これによりＦＥＴの特性
が改善されるとともにＦＥＴとバイポーラトランジスタ
の製造工程を簡略化することができる。
の製造方法によれば、全面に半導体膜をエピタキシャル
成長させることによってバイポーラトランジスタの活性
領域上に単結晶の半導体膜が形成されるとともに、活性
領域以外の領域（例えばゲート絶縁膜及び素子間分離絶
縁膜上）に多結晶の半導体膜が形成される。この多結晶
の半導体膜はパターニングすることによって電界効果ト
ランジスタ（ＦＥＴ）のゲート電極と、バイポーラトラ
ンジスタのベース電極になる。これによりＦＥＴの特性
が改善されるとともにＦＥＴとバイポーラトランジスタ
の製造工程を簡略化することができる。
【０００８】
【実施例】本発明による半導体装置の製造方法の第１の
実施例を図１乃至図２を参照して説明する。まずＰ型の
半導体基板１上にＮ型の高濃度埋め込み層２、Ｎ型の低
濃度拡散層３、素子間分離絶縁膜４、およびゲート絶縁
膜５を形成する（図１（ａ）参照）。なお、高濃度埋め
込み層２および低濃度拡散層３により形成されるウェル
間の領域６にはＰ型の拡散層を形成することがあるが図
示しない。またＮチャネルおよびＰチャネルＦＥＴのゲ
ート絶縁膜の下部には素子特性（例えばしきい値電圧）
を制御するために不純物の導入がされる場合があるが、
この場合も同じく図示しない。
実施例を図１乃至図２を参照して説明する。まずＰ型の
半導体基板１上にＮ型の高濃度埋め込み層２、Ｎ型の低
濃度拡散層３、素子間分離絶縁膜４、およびゲート絶縁
膜５を形成する（図１（ａ）参照）。なお、高濃度埋め
込み層２および低濃度拡散層３により形成されるウェル
間の領域６にはＰ型の拡散層を形成することがあるが図
示しない。またＮチャネルおよびＰチャネルＦＥＴのゲ
ート絶縁膜の下部には素子特性（例えばしきい値電圧）
を制御するために不純物の導入がされる場合があるが、
この場合も同じく図示しない。
【０００９】次にバイポーラトランジスタのベース領域
のゲート絶縁膜５を剥離する（図１（ｂ）参照）。その
後、半導体基板１の全面にＰ型の半導体膜７，８をエピ
タキシャル成長させる。すると、バイポーラトランジス
タのベース領域上の半導体膜７は単結晶膜に、それ以外
の領域上の半導体膜８は多結晶膜になる（図１（ｃ）参
照）。なお、単結晶膜７はベース層として用いるため堆
積時に濃度が１０18〜１０19のオーダのＰ型の不純物が
含まれるように形成する。この時の堆積時の雰囲気温度
は８００〜９５０℃である。そして膜厚の望ましい値は
５０〜１５０nmである。
のゲート絶縁膜５を剥離する（図１（ｂ）参照）。その
後、半導体基板１の全面にＰ型の半導体膜７，８をエピ
タキシャル成長させる。すると、バイポーラトランジス
タのベース領域上の半導体膜７は単結晶膜に、それ以外
の領域上の半導体膜８は多結晶膜になる（図１（ｃ）参
照）。なお、単結晶膜７はベース層として用いるため堆
積時に濃度が１０18〜１０19のオーダのＰ型の不純物が
含まれるように形成する。この時の堆積時の雰囲気温度
は８００〜９５０℃である。そして膜厚の望ましい値は
５０〜１５０nmである。
【００１０】次に多結晶の半導体膜８をパターニングし
てＰ型ＦＥＴのゲート電極９、Ｎ型のＦＥＴのゲート電
極１０、およびバイポーラトランジスタのベース電極１
１を形成する（図２（ａ）参照）。なお、ゲート電極１
０の抵抗を下げるために適当なマスクを用いて上記パタ
ーニング前にゲート電極１０を含む半導体膜８の領域に
Ｎ型の不純物を導入しても良い。
てＰ型ＦＥＴのゲート電極９、Ｎ型のＦＥＴのゲート電
極１０、およびバイポーラトランジスタのベース電極１
１を形成する（図２（ａ）参照）。なお、ゲート電極１
０の抵抗を下げるために適当なマスクを用いて上記パタ
ーニング前にゲート電極１０を含む半導体膜８の領域に
Ｎ型の不純物を導入しても良い。
【００１１】次に層間絶縁膜１２を堆積し、その後エミ
ッタ不純物を単結晶の半導体膜７に導入するために半導
体膜７上の層間絶縁膜１２を開孔し、この開孔した部分
１３を半導体膜１４を堆積し、この半導体膜１４にＮ型
の不純物を導入し、熱拡散を行うことによってベース層
７内にエミッタ領域３０を形成する（図２（ｂ）参
照）。なお、半導体膜１４はエミッタ電極となる。この
後、適当な層間絶縁膜を堆積し、ＦＥＴのゲート、ソー
ス、ドレイン及びバイポーラトランジスタのベース、エ
ミッタ、コレクタに対するコンタクト孔（図示せず）を
設け、金属配線（図示せず）を施すことによって半導体
装置を形成する。この第１の実施例によれば、ゲート電
極に容易にＰ型の不純物を導入することができ、ＦＥＴ
の特性が改善されるとともに、狭いベース幅を有するバ
イポーラトランジスタが同時に形成され、高速の半導体
素子が実現できる。
ッタ不純物を単結晶の半導体膜７に導入するために半導
体膜７上の層間絶縁膜１２を開孔し、この開孔した部分
１３を半導体膜１４を堆積し、この半導体膜１４にＮ型
の不純物を導入し、熱拡散を行うことによってベース層
７内にエミッタ領域３０を形成する（図２（ｂ）参
照）。なお、半導体膜１４はエミッタ電極となる。この
後、適当な層間絶縁膜を堆積し、ＦＥＴのゲート、ソー
ス、ドレイン及びバイポーラトランジスタのベース、エ
ミッタ、コレクタに対するコンタクト孔（図示せず）を
設け、金属配線（図示せず）を施すことによって半導体
装置を形成する。この第１の実施例によれば、ゲート電
極に容易にＰ型の不純物を導入することができ、ＦＥＴ
の特性が改善されるとともに、狭いベース幅を有するバ
イポーラトランジスタが同時に形成され、高速の半導体
素子が実現できる。
【００１２】次に本発明の第２の実施例を図３乃至図４
を参照して説明する。この実施例の製造方法は、第１の
実施例の図１（ｃ）までは第１の実施例の場合と同様に
して行う。その後、ベース層７上のエミッタ拡散層が形
成される領域を含む領域に絶縁膜１５を形成する（図３
（ａ）参照）。
を参照して説明する。この実施例の製造方法は、第１の
実施例の図１（ｃ）までは第１の実施例の場合と同様に
して行う。その後、ベース層７上のエミッタ拡散層が形
成される領域を含む領域に絶縁膜１５を形成する（図３
（ａ）参照）。
【００１３】次に例えば高融点金属シリサイドからなる
金属−半導体合金膜１６を全面に堆積する（図３（ｂ）
参照）。そしてこの半導体合金膜１６とその下に形成さ
れている半導体膜８をパターニングしてゲート電極１
７，１８と、ベース電極１９とを形成し、その後絶縁膜
２０を堆積する（図４（ａ）参照）。次に絶縁膜２０と
ベース電極１９をエッチングし、エミッタ不純物拡散窓
２１を形成する（図４（ｂ）参照）。この時、絶縁膜１
５をエッチングのストッパーとして用いる。
金属−半導体合金膜１６を全面に堆積する（図３（ｂ）
参照）。そしてこの半導体合金膜１６とその下に形成さ
れている半導体膜８をパターニングしてゲート電極１
７，１８と、ベース電極１９とを形成し、その後絶縁膜
２０を堆積する（図４（ａ）参照）。次に絶縁膜２０と
ベース電極１９をエッチングし、エミッタ不純物拡散窓
２１を形成する（図４（ｂ）参照）。この時、絶縁膜１
５をエッチングのストッパーとして用いる。
【００１４】次にエミッタ不純物拡散窓２１に良く知ら
れている、絶縁膜の側壁工程を用いて絶縁膜の側壁２２
を形成する。すると、この側壁残しの工程により絶縁膜
１５には開孔部２３が形成される。その後、窓２１を被
うような形で半導体膜（例えば不純物を含むポリシリコ
ン膜）２４を形成し、Ｎ型の不純物を半導体膜２４に導
入してエミッタ電極とする（図４（ｃ）参照）。その後
熱拡散を行うことによってベース層７内にエミッタ領域
３０を形成する。
れている、絶縁膜の側壁工程を用いて絶縁膜の側壁２２
を形成する。すると、この側壁残しの工程により絶縁膜
１５には開孔部２３が形成される。その後、窓２１を被
うような形で半導体膜（例えば不純物を含むポリシリコ
ン膜）２４を形成し、Ｎ型の不純物を半導体膜２４に導
入してエミッタ電極とする（図４（ｃ）参照）。その後
熱拡散を行うことによってベース層７内にエミッタ領域
３０を形成する。
【００１５】この第２の実施例も第１の実施例と同様の
効果を得ることができる。なお、第２の実施例によって
製造された半導体装置の方が、第１の実施例の半導体装
置に比べて、ゲート電極、ベース電極の抵抗値を小さく
することができる。なお、上記実施例においてはＰ型の
基板について説明したがＮ型基板を用いても良い。
効果を得ることができる。なお、第２の実施例によって
製造された半導体装置の方が、第１の実施例の半導体装
置に比べて、ゲート電極、ベース電極の抵抗値を小さく
することができる。なお、上記実施例においてはＰ型の
基板について説明したがＮ型基板を用いても良い。
【００１６】
【発明の効果】本発明によれば、ＦＥＴの特性が改善さ
れるとともに、ＦＥＴとバイポーラトランジスタの製造
工程を簡略化することができる。
れるとともに、ＦＥＴとバイポーラトランジスタの製造
工程を簡略化することができる。
【図１】本発明の第１の実施例の製造工程断面図。
【図２】本発明の第１の実施例の製造工程断面図。
【図３】本発明の第２の実施例の製造工程断面図。
【図４】本発明の第２の実施例の製造工程断面図。
１ 半導体基板 ２ 高濃度埋め込み層 ３ 低濃度拡散層 ４ 素子間分離絶縁膜 ５ ゲート絶縁膜 ６ ウェル間の領域 ７ 単結晶半導体膜（ベース層） ８ 多結晶の半導体膜 ９，１０ ゲート電極 １１ ベース電極 １２ 層間絶縁膜 １４ エミッタ電極 ３０ エミッタ層
Claims (3)
- 【請求項１】第一導電型の半導体基板上の所定領域に電
界効果トランジスタ及びバイポーラトランジスタの第二
導電型の素子領域を形成した後、素子間分離絶縁膜、ゲ
ート絶縁膜を形成する工程と、バイポーラトランジスタ
の素子領域内の活性領域上の前記ゲート絶縁膜を除去す
る工程と、第１導電型の第１の半導体膜を半導体基板の
全面にエピタキシャル成長させることによってバイポー
ラトランジスタの活性領域上にベース層となる単結晶の
半導体膜を、他の領域上に多結晶の半導体膜を堆積する
工程と、を備えていることを特徴とする半導体装置の製
造方法。 - 【請求項２】前記多結晶の半導体膜をパターニングする
ことによって電界効果トランジスタのゲート電極及びバ
イポーラトランジスタのベース電極を形成する工程と、
全面に層間絶縁膜を堆積した後、この層間絶縁膜及び前
記単結晶の半導体膜を開孔する工程と、前記開孔部を第
２の半導体膜で埋め込み、この半導体膜に第二導電型の
不純物を導入し、熱拡散することによって前記ベース層
内にエミッタ層を形成する工程と、を更に備えたことを
特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】前記ベース層上のエミッタ拡散層が形成さ
れる領域を含む領域上に絶縁膜を形成し、その後全面に
金属‐半導体合金膜を形成する工程と、この金属‐半導
体合金膜及び前記多結晶の半導体膜をパターニングして
電界効果トランジスタのゲート電極及びバイポーラトラ
ンジスタのベース電極を形成する工程と、全面に層間絶
縁膜を形成し、この層間絶縁膜及び前記金属‐半導体合
金膜をエッチングしてエミッタ不純物拡散窓を形成する
工程と、この拡散窓の底部の前記絶縁膜を除去するとと
もに前記拡散窓の側面に絶縁物からなる側壁を形成する
工程と、前記拡散窓を第２の半導体膜で埋込みこの半導
体膜に第二導電型の不純物を導入し、熱拡散することに
よって前記ベース層内にエミッタ層を形成する工程と、
を更に備えたことを特徴とする請求項１記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25155292A JPH06104389A (ja) | 1992-09-21 | 1992-09-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25155292A JPH06104389A (ja) | 1992-09-21 | 1992-09-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06104389A true JPH06104389A (ja) | 1994-04-15 |
Family
ID=17224529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25155292A Pending JPH06104389A (ja) | 1992-09-21 | 1992-09-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06104389A (ja) |
-
1992
- 1992-09-21 JP JP25155292A patent/JPH06104389A/ja active Pending
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