JPH06104282A - Formation of conductive film pattern - Google Patents

Formation of conductive film pattern

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JPH06104282A
JPH06104282A JP25026692A JP25026692A JPH06104282A JP H06104282 A JPH06104282 A JP H06104282A JP 25026692 A JP25026692 A JP 25026692A JP 25026692 A JP25026692 A JP 25026692A JP H06104282 A JPH06104282 A JP H06104282A
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JP
Japan
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conductive film
mask
bus line
film
forming
Prior art date
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Withdrawn
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JP25026692A
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Japanese (ja)
Inventor
Teruhiko Ichimura
照彦 市村
Yasuhiro Nasu
安宏 那須
Kiyoshi Ozawa
清 小沢
Katsuyuki Miyazaki
克行 宮崎
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Withdrawn legal-status Critical Current

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Abstract

PURPOSE:To prevent breaking of an electrode and a bus line or a defective breakdown strength of an insulating film by forming mask protecting a conductive film from chemical reaction and selectively converting the conductive film to be expressed from a mask into an insulator by chemical reaction so as to generate no difference in level. CONSTITUTION:For instance, an aluminum film 10 covering one surface of a substrate consisting of glass is piled up, and thereon a mask 11 in the shape of a gate electrode 3 and a gate bus line 1 is formed. An aluminum thin film 10 of a part expressed from the mask 11 is selectively oxidized, for instance, by an anodic oxidation method. As a result, an aluminum thin film in the shape of the gate bus line 1 and the electrode 3 remains, and its periphery is converted into a transparent anode oxide film (oxide aluminum film) 31. The substrate surface after removing the mask 11 comes into the state where the gate electrode or the like are not projected while having the surface form where the surface height is almost uniform or the gate electrode or the like are rather recessed. Accordinly, a coverage defect caused by difference in level is not generated.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は,基板上に行列方向に配
列された薄膜トランジスタ(TFT) マトリックスに適用さ
れる導電膜パターン, とくに, ゲート電極とゲートバス
ラインの形成方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a conductive film pattern applied to a thin film transistor (TFT) matrix arranged in a matrix on a substrate, and more particularly to a method of forming a gate electrode and a gate bus line.

【0002】[0002]

【従来の技術と発明が解決しようとする課題】大画面あ
るいは高解像度の液晶ディスプレイに用いられるTFT マ
トリックスのゲート電極およびゲートバスラインはとく
に低抵抗率が要求されるために, アルミニウム(Al)薄膜
で形成される場合が多い。このようなアルミニウム薄膜
は, ゲート電極やゲートバスラインとしてパターニング
されたのち, その表面に陽極酸化等の方法によって酸化
膜が形成される。この酸化膜は, ゲート絶縁膜または層
間絶縁膜として設けられるものである。
2. Description of the Related Art The gate electrode and gate bus line of a TFT matrix used for a large-screen or high-resolution liquid crystal display are required to have a low resistivity, so that an aluminum (Al) thin film is required. Often formed by. Such an aluminum thin film is patterned as a gate electrode or a gate bus line, and then an oxide film is formed on its surface by a method such as anodic oxidation. This oxide film is provided as a gate insulating film or an interlayer insulating film.

【0003】図5はアルミニウム薄膜から成るゲートバ
スライン1とゲート電極3の平面図(a) と,同図におけ
るX-X 断面図(b) である。図5(b) において, ゲート電
極3の表面は例えば陽極酸化膜31によって覆われてい
る。ちなみに, このアルミニウム薄膜の初期厚さは4000
Å, 陽極酸化後に残される厚さは1000Å, 陽極酸化膜31
の厚さは3000Å程度である。したがって, ゲート電極3
およびゲートバスライン1の上面とその周囲の表面との
段差は約4000Åに達する。
FIG. 5 is a plan view (a) of a gate bus line 1 and a gate electrode 3 made of an aluminum thin film, and a XX sectional view (b) in the same figure. In FIG. 5B, the surface of the gate electrode 3 is covered with, for example, an anodic oxide film 31. By the way, the initial thickness of this aluminum thin film is 4000
Å, thickness left after anodization is 1000Å, anodized film 31
Is about 3000Å. Therefore, the gate electrode 3
And the step between the upper surface of the gate bus line 1 and the surrounding surface reaches about 4000 Å.

【0004】このようなゲート電極3やゲートバスライ
ン1が形成された基板表面に,図6に示すように, ゲー
ト絶縁膜7,半導体能動層8,コンタクト層14およびソ
ース・ドレイン電極層15が堆積され,ゲート絶縁膜7を
除く層が, 図7に示す構造にパターニングされ, ソース
電極4およびドレイン電極5が形成される。そして,同
一列上に配列されているドレイン電極5に接続されたド
レインバスライン(図示省略)が形成される。このドレ
インバスラインはゲートバスライン1と交差するように
延伸している。
As shown in FIG. 6, a gate insulating film 7, a semiconductor active layer 8, a contact layer 14 and a source / drain electrode layer 15 are formed on the surface of the substrate on which the gate electrode 3 and the gate bus line 1 are formed. The deposited layers, except the gate insulating film 7, are patterned into the structure shown in FIG. 7 to form the source electrode 4 and the drain electrode 5. Then, a drain bus line (not shown) connected to the drain electrodes 5 arranged on the same column is formed. The drain bus line extends so as to intersect the gate bus line 1.

【0005】ところで, ゲート電極3およびゲートバス
ライン1による段差は約4000Åであり, これに対して,
ゲート絶縁膜7の厚さは約1000Å, その他の層の厚さも
これと同程度ないしそれ以下であり, ゲート電極3やゲ
ートバスライン1による段差が平坦化されるような厚さ
にはほど遠い。したがって, ゲート電極3等の側面にお
けるこれらの膜または層のカバレッジ(被覆率)が低く
なってしまうことが避けられない。その結果, ソース・
ドレイン電極やドレインバスラインの抵抗増大や断線,
ゲート電極3とソース・ドレイン電極間またはゲートバ
スライン1とドレインバスラインの交差部分での絶縁破
壊等の発生頻度が高い問題があった。
By the way, the step difference between the gate electrode 3 and the gate bus line 1 is about 4000 Å,
The thickness of the gate insulating film 7 is about 1000Å, and the thickness of the other layers is the same or less than this, which is far from the thickness at which the steps due to the gate electrode 3 and the gate bus line 1 are flattened. Therefore, it is unavoidable that the coverage (coverage) of these films or layers on the side surfaces of the gate electrode 3 and the like becomes low. As a result,
Increased resistance or disconnection of drain electrode or drain bus line,
There has been a problem that the frequency of occurrence of dielectric breakdown or the like between the gate electrode 3 and the source / drain electrode or at the intersection of the gate bus line 1 and the drain bus line is high.

【0006】本発明は, アルミニウム薄膜の使用に起因
する上記のような段差を生じず, したがって, 電極やバ
スラインの断線または絶縁膜の耐圧不良が発生し難いゲ
ート電極等のパターン形成方法を提供することを目的と
する。
The present invention provides a method for forming a pattern of a gate electrode or the like that does not cause the above-mentioned step difference due to the use of an aluminum thin film, and thus is unlikely to cause disconnection of electrodes or bus lines or defective withstand voltage of an insulating film. The purpose is to do.

【0007】[0007]

【課題を解決するための手段】上記目的は, 化学反応に
よって絶縁体を生成する導電膜を基板の一表面に形成
し, 該基板表面における所定領域の該導電膜を前記化学
反応から保護するマスクを形成し, 該マスクから表出す
る該導電膜を該化学反応によって選択的に前記絶縁体に
変換する諸工程を含むことを特徴とする本発明に係る導
電膜パターンの形成方法によって達成される。
[Means for Solving the Problems] The above-mentioned object is a mask for forming a conductive film that produces an insulator by a chemical reaction on one surface of a substrate and protecting the conductive film in a predetermined region on the surface of the substrate from the chemical reaction. And a step of selectively converting the conductive film exposed from the mask into the insulator by the chemical reaction, the method for forming a conductive film pattern according to the present invention. .

【0008】[0008]

【作用】図1は本発明の原理説明図あって, (a) 平面
図, (b) は(a) におけるX-X 断面図である。例えばガラ
スから成る基板9の一表面を覆うアルミニウム膜10を堆
積し, この上にゲート電極3およびゲートバスライン1
の形状のマスク11を形成する。マスク11から表出してい
る部分のアルミニウム薄膜10を, 例えば陽極酸化法によ
って選択的に酸化する。その結果, ゲートバスライン1
とゲート電極3の形状のアルミニウム薄膜が残り, その
周囲は透明な陽極酸化膜(酸化アルミニウム膜)31に変
換される。マスク11を除去したのちの基板表面はゲート
電極等が突出した状態にはならず, 表面の高さがほとん
ど均一か, または, むしろゲート電極等が窪んだ表面形
状となる。したがって, この上にゲート絶縁膜や半導体
能動層やソース・ドレイン電極層を形成したり, あるい
は, ゲートバスラインと交差するドレインバスラインを
形成しても, 従来のような段差に起因するカバレッジ不
良が生じないので, 電極やバスラインの断線不良や層間
絶縁層の耐圧不良の発生頻度が低減される。
1 is a plan view of (a), and (b) is a sectional view taken along line XX in (a). An aluminum film 10 covering one surface of a substrate 9 made of glass, for example, is deposited, and the gate electrode 3 and the gate bus line 1 are deposited on the aluminum film 10.
A mask 11 having the shape of is formed. The aluminum thin film 10 exposed from the mask 11 is selectively oxidized by, for example, an anodic oxidation method. As a result, gate bus line 1
And an aluminum thin film in the shape of the gate electrode 3 remains, and the periphery thereof is converted into a transparent anodic oxide film (aluminum oxide film) 31. After the mask 11 is removed, the surface of the substrate does not have a protruding gate electrode or the like, and the surface height is almost uniform, or rather the surface shape is such that the gate electrode or the like is recessed. Therefore, even if a gate insulating film, a semiconductor active layer, a source / drain electrode layer is formed on top of this, or even if a drain bus line that intersects with the gate bus line is formed, coverage failure due to the conventional step difference is caused. As a result, the frequency of disconnection defects of electrodes and bus lines and breakdown voltage defects of interlayer insulating layers is reduced.

【0009】[0009]

【実施例】図2ないし図4は本発明の実施例の工程説明
図であって, (a1)〜(j1)は平面図, (a2)〜(j2)は対応す
るX-X 断面図である。
2 to 4 are process explanatory views of an embodiment of the present invention, in which (a1) to (j1) are plan views and (a2) to (j2) are corresponding XX sectional views.

【0010】例えばガラスから成る基板9の一表面に,
周知のスパッタリング法により厚さが共に1000Åのアル
ミニウム薄膜とクロム薄膜を順次堆積したのち, 周知の
リソグラフ技術により, その上にゲート電極3とゲート
バスライン1のパターンを有するレジスト層を形成す
る。そして, レジスト層から表出しているクロム薄膜
を, 例えば過塩素酸と硝酸セリウム第2アンモニウムと
の混合溶液を用いてエッチングする。その結果, 図2(a
1)および(a2)に示すように, クロム薄膜から成るマスク
11がアルミニウム薄膜10上に形成される。
For example, on one surface of the substrate 9 made of glass,
An aluminum thin film and a chromium thin film, both having a thickness of 1000 Å, are sequentially deposited by a well-known sputtering method, and then a resist layer having a pattern of the gate electrode 3 and the gate bus line 1 is formed thereon by a well-known lithographic technique. Then, the chromium thin film exposed from the resist layer is etched using, for example, a mixed solution of perchloric acid and cerium diammonium nitrate. As a result, Fig. 2 (a
As shown in 1) and (a2), a mask consisting of a chromium thin film.
11 is formed on the aluminum thin film 10.

【0011】次いで, 例えば酒石酸溶液から成る電解液
中に基板9を浸漬して, マスク11の周囲のアルミニウム
薄膜10が透明になるまで陽極酸化処理を施す。この陽極
酸化の条件は例えば電流密度50A/cm2,時間15分である。
その結果, 図2(b1)および(b2)に示すように, マスク11
の下のみにアルミニウム薄膜10が残り, その周囲は陽極
酸化膜31になる。
Next, the substrate 9 is immersed in an electrolytic solution composed of, for example, a tartaric acid solution, and anodization is performed until the aluminum thin film 10 around the mask 11 becomes transparent. The conditions for this anodic oxidation are, for example, a current density of 50 A / cm 2 and time of 15 minutes.
As a result, as shown in Fig. 2 (b1) and (b2), the mask 11
The aluminum thin film 10 remains only underneath, and the periphery thereof becomes the anodic oxide film 31.

【0012】次いで, 基板9を酸素雰囲気中, 300 ℃,
60分間熱処理するか, あるいは, プラズマCVD(化学気相
成長)装置内で酸素プラズマ処理を行う。この熱処理ま
たは酸素プラズマ処理により, 酸化膜が緻密になり耐圧
が向上され, また, 未酸化のアルミニウムを完全が酸化
され透過率が向上する効果がある。そののち, 図2(c1)
および(c2)に示すように, クロム薄膜から成るマスク11
を例えば硝酸セリウム第2アンモニウムを主成分とする
水溶液を用いるエッチングにより選択的に除去する。そ
の結果, アルミニウム薄膜10から成るゲート電極3とゲ
ートバスライン1が現れる。
Then, the substrate 9 is placed in an oxygen atmosphere at 300 ° C.
Heat treatment is performed for 60 minutes, or oxygen plasma treatment is performed in a plasma CVD (chemical vapor deposition) apparatus. By this heat treatment or oxygen plasma treatment, the oxide film becomes dense and the breakdown voltage is improved, and the unoxidized aluminum is completely oxidized, and the transmittance is improved. After that, Figure 2 (c1)
As shown in (c2) and
Are selectively removed by, for example, etching using an aqueous solution containing cerium secondary ammonium nitrate as a main component. As a result, the gate electrode 3 made of the aluminum thin film 10 and the gate bus line 1 appear.

【0013】次いで, 図2(d1)および(d2)に示すよう
に, 基板9表面に, 例えば周知のプラズマCVD 法によ
り, Si3N4 から成る厚さ約4000Åのゲート絶縁膜7, ア
モルファスシリコンから成る厚さ約150 Åの能動層8,
および, Si3N4 から成る厚さ約1200Åの保護層12を順次
堆積する。これら膜および層はほとんど平坦な面上に形
成される。
Next, as shown in FIGS. 2 (d1) and 2 (d2), the gate insulating film 7 made of Si 3 N 4 and having a thickness of about 4000 Å and amorphous silicon are formed on the surface of the substrate 9 by, for example, the well-known plasma CVD method. Active layer 8 consisting of about 150 Å thick,
Then, a protective layer 12 made of Si 3 N 4 and having a thickness of about 1200 Å is sequentially deposited. These films and layers are formed on an almost flat surface.

【0014】次いで, 保護層12上にポジ型のレジストを
塗布し, 基板9の裏面からこのレジストに対して紫外線
を照射したのち現像する。これにより, 図3(e1)および
(e2)に示すように, ゲート電極3と自己整合されたレジ
ストマスク13が形成される。なお, ゲートバスライン1
のレジストは, ゲート電極3を選択的に覆うマスクを用
いて追加露光することにより除去する。
Next, a positive type resist is applied on the protective layer 12, and the resist is irradiated with ultraviolet rays from the back surface of the substrate 9 and then developed. This results in Figure 3 (e1) and
As shown in (e2), a resist mask 13 self-aligned with the gate electrode 3 is formed. Gate bus line 1
The resist is removed by additional exposure using a mask that selectively covers the gate electrode 3.

【0015】次いで, 図3(f1)および(f2)に示すよう
に, レジストマスク13から表出する保護層12をエッチン
グにより除去する。そして, 図3(g1)および(g2)に示す
ように, n型のアモルファスシリコンから成る厚さ約50
0 Åのコンタクト層14とチタンから成る厚さ約1000Åの
ソース・ドレイン電極層15を順次堆積する。これらの層
の形成は, それぞれ, 周知のプラズマCVD 法およびスパ
ッタリング法を用いて行えばよい。
Next, as shown in FIGS. 3 (f1) and 3 (f2), the protective layer 12 exposed from the resist mask 13 is removed by etching. As shown in Fig. 3 (g1) and (g2), the thickness of the n-type amorphous silicon is about 50
A contact layer 14 of 0 Å and a source / drain electrode layer 15 of titanium having a thickness of about 1000 Å are sequentially deposited. The formation of these layers may be performed by the well-known plasma CVD method and sputtering method, respectively.

【0016】次いで, 同一のレジストマスク(図示省
略)を用いて,図3(h1)および(h2)に示すようにソース
・ドレイン電極層15, コンタクト層14および能動層8を
順次選択的にエッチングする。このようにして, ゲート
電極3, ソース電極4およびドレイン電極5と能動層8
が分離されたTFT が形成される。
Next, using the same resist mask (not shown), the source / drain electrode layer 15, the contact layer 14 and the active layer 8 are selectively etched sequentially as shown in FIGS. 3 (h1) and 3 (h2). To do. In this way, the gate electrode 3, the source electrode 4 and the drain electrode 5 and the active layer 8 are
A TFT is formed in which the TFTs are separated.

【0017】次いで,例えば周知のスパッタリング法に
より, 基板9表面全体に厚さ約2000Åのモリブデン(Mo)
薄膜を堆積し, これをパターニングして, 図3(i1)およ
び(i2)に示すように, ドレイン電極5に接続しかつゲー
トバスライン1に交差するドレインバスライン2を形成
する。
Next, for example, by a well-known sputtering method, molybdenum (Mo) having a thickness of about 2000Å is formed on the entire surface of the substrate 9.
A thin film is deposited and patterned to form a drain bus line 2 connected to the drain electrode 5 and intersecting the gate bus line 1 as shown in FIGS. 3 (i1) and (i2).

【0018】次いで, 周知のスパッタリング法により,
酸化インジウム錫(ITO) 膜を基板9表面全体に堆積し,
これをパターニングして, 図3(i1)および(i2)に示すよ
うに, ソース電極4に接続する画素電極6を形成する。
このようにして, アルミニウム薄膜から成るゲート電極
3とゲートバスライン1を有するTFT のマトリックスが
完成する。
Then, by the well-known sputtering method,
An indium tin oxide (ITO) film is deposited on the entire surface of the substrate 9,
This is patterned to form a pixel electrode 6 connected to the source electrode 4, as shown in FIGS. 3 (i1) and (i2).
In this way, a TFT matrix having the gate electrode 3 made of an aluminum thin film and the gate bus line 1 is completed.

【0019】上記の説明では, 本発明をTFT マトリック
スに適用する場合を取り上げたが,本発明による導電膜
パターンの形成はその他の電子装置における内部配線あ
るいは配線基板に対しても適用可能であることは言うま
でもない。
In the above description, the case where the present invention is applied to the TFT matrix is taken up, but the formation of the conductive film pattern according to the present invention can be applied to the internal wiring or the wiring substrate in other electronic devices. Needless to say.

【0020】[0020]

【発明の効果】本発明によれば, 基板の一表面に形成さ
れるTFT マトリックスのゲート電極およびゲートバスラ
インによる側面段差をほとんど皆無にし, その結果, 従
来のような段差部分におけるカバレッジ不良に起因する
ソース・ドレイン電極およびドレインバスラインの抵抗
の増大や断線, あるいは, 絶縁耐圧不良を回避すること
ができる。その結果, TFT マトリックスを用いる液晶表
示装置の品質および信頼性ならびに製造歩留まりが向上
される効果がある。
According to the present invention, the side surface step due to the gate electrode and the gate bus line of the TFT matrix formed on the one surface of the substrate is almost eliminated, and as a result, the poor coverage at the step portion as in the conventional case is caused. It is possible to avoid an increase in the resistance of the source / drain electrode and the drain bus line, a disconnection, or a breakdown voltage failure. As a result, the quality and reliability of the liquid crystal display device using the TFT matrix and the manufacturing yield are improved.

【図面の簡単な説明】[Brief description of drawings]

【図1】 本発明の原理説明図FIG. 1 is an explanatory view of the principle of the present invention.

【図2】 本発明の実施例の工程説明図(その1)FIG. 2 is a process explanatory view of the embodiment of the present invention (No. 1)

【図3】 本発明の実施例の工程説明図(その2)FIG. 3 is a process explanatory diagram of the embodiment of the present invention (No. 2)

【図4】 本発明の実施例の工程説明図(その3)FIG. 4 is a process explanatory diagram of the embodiment of the present invention (No. 3)

【図5】 従来の問題点説明図(その1)FIG. 5 is an explanatory diagram of conventional problems (No. 1)

【図6】 従来の問題点説明図(その2)FIG. 6 is an explanatory diagram of a conventional problem (No. 2)

【図7】 従来の問題点説明図(その3)FIG. 7 is an explanatory diagram of a conventional problem (No. 3)

【符号の説明】[Explanation of symbols]

1 ゲートバスライン 9 基板 2 ドレインバスライン 10 アルミニウム薄
膜 3 ゲート電極 11 マスク 4 ソース電極 12 保護層 5 ドレイン電極 13 レジストマスク 6 画素電極 14 コンタクト層 7 ゲート絶縁膜 15 ソース・ドレイ
ン電極層 8 能動層 31 陽極酸化膜
1 gate bus line 9 substrate 2 drain bus line 10 aluminum thin film 3 gate electrode 11 mask 4 source electrode 12 protective layer 5 drain electrode 13 resist mask 6 pixel electrode 14 contact layer 7 gate insulating film 15 source / drain electrode layer 8 active layer 31 Anodized film

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/3205 (72)発明者 宮崎 克行 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification number Internal reference number FI Technical indication location H01L 21/3205 (72) Inventor Katsuyuki Miyazaki 1015 Ueodachu, Nakahara-ku, Kawasaki-shi, Kanagawa Fujitsu Limited

Claims (8)

【特許請求の範囲】[Claims] 【請求項1】 化学反応によって絶縁体を生成する導電
膜を基板の一表面に形成する工程と,該基板表面におけ
る所定領域の該導電膜を前記化学反応から保護するマス
クを形成する工程と,該マスクから表出する該導電膜を
該化学反応によって選択的に前記絶縁体に変換する工程
とを含むことを特徴とする導電膜パターンの形成方法。
1. A step of forming a conductive film which produces an insulator by a chemical reaction on one surface of a substrate, and a step of forming a mask which protects the conductive film in a predetermined region on the surface of the substrate from the chemical reaction. And a step of selectively converting the conductive film exposed from the mask into the insulator by the chemical reaction.
【請求項2】 前記導電膜は前記化学反応によって透明
な前記絶縁体を生成する物質から成ることを特徴とする
請求項1記載の導電膜パターンの形成方法。
2. The method for forming a conductive film pattern according to claim 1, wherein the conductive film is made of a material that produces the transparent insulator by the chemical reaction.
【請求項3】 前記導電膜パターンは前記基板表面上に
互いに平行に一方向に延伸する複数のバスライン部分と
各々の該バスライン部分から互いに平行に延伸する複数
のゲート電極とを含むことを特徴とする請求項1または
2記載の導電膜パターンの形成方法。
3. The conductive film pattern includes a plurality of bus line portions extending in one direction parallel to each other on the substrate surface, and a plurality of gate electrodes extending parallel to each other from the bus line portions. The method for forming a conductive film pattern according to claim 1, wherein the conductive film pattern is formed.
【請求項4】 前記化学反応は陽極酸化であることを特
徴とする請求項1記載の導電膜パターンの形成方法。
4. The method for forming a conductive film pattern according to claim 1, wherein the chemical reaction is anodic oxidation.
【請求項5】 前記陽極酸化ののちに酸素雰囲気中で酸
化処理を施すことを特徴とする請求項4記載の導電膜パ
ターンの形成方法。
5. The method for forming a conductive film pattern according to claim 4, wherein an oxidation treatment is performed in an oxygen atmosphere after the anodization.
【請求項6】 前記マスクは陽極酸化されない金属膜か
ら成ることを特徴とする請求項4記載の導電膜パターン
の形成方法。
6. The method of forming a conductive film pattern according to claim 4, wherein the mask is made of a metal film that is not anodized.
【請求項7】 前記導電膜はアルミニウムから成り且つ
前記マスクはクロム膜から成り,該クロム膜マスクから
表出する該アルミニウム導電膜を選択的に陽極酸化する
ことによって前記絶縁体に変換することを特徴とする請
求項6記載の導電膜パターンの形成方法。
7. The conductive film is made of aluminum and the mask is made of a chromium film, and the aluminum conductive film exposed from the chromium film mask is selectively anodized to be converted into the insulator. 7. The method for forming a conductive film pattern according to claim 6.
【請求項8】 前記酸素雰囲気中での酸化処理はプラズ
マ酸化であることを特徴とする請求項5記載の導電膜パ
ターンの形成方法。
8. The method of forming a conductive film pattern according to claim 5, wherein the oxidation treatment in the oxygen atmosphere is plasma oxidation.
JP25026692A 1992-09-18 1992-09-18 Formation of conductive film pattern Withdrawn JPH06104282A (en)

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JP25026692A Withdrawn JPH06104282A (en) 1992-09-18 1992-09-18 Formation of conductive film pattern

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JP (1) JPH06104282A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5915172A (en) * 1996-12-26 1999-06-22 Mitsubishi Denki Kabushiki Kaisha Method for manufacturing LCD and TFT

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US5915172A (en) * 1996-12-26 1999-06-22 Mitsubishi Denki Kabushiki Kaisha Method for manufacturing LCD and TFT

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