KR100601177B1 - Thin film transistor panels for liquid crystal display and method manufacturing the same - Google Patents

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Abstract

기판 위에 게이트 배선과 공통 배선을 형성하고, 게이트 절연막, 반도체층, 중간층 및 도전체층을 연속 증착한 다음 그 위에 양성의 감광막을 도포한다. 이때, 게이트 패드부에 대응하는 셰도우 마스크에 비성막 영역을 두어 게이트 패드의 상부에 게이트 절연막이 적층되지 않도록 하며, 이를 이용하여 게이트 패드부에 중간층 또는 반도체층 또는 도전체층을 선택적으로 적층할 수 있다. 여기서, 셰도우 마스크는 데이터 패드부에 비성막 영역을 가질 수도 있다. 이어, 마스크를 통하여 감광막에 빛을 조사한 후 현상하여 감광막 패턴을 형성한다. 감광막 패턴 중에서 소스 전극과 드레인 전극 사이의 채널부에 위치한 제1 부분은 데이터 배선이 형성될 부분에 위치한 제2 부분보다 두께가 작게 되도록 하며, 기타 부분의 감광막은 모두 제거한다. 이때, 게이트 패드의 상부에는 제1 부분 또는 제2 부분과 같이 형성할 수도 있으며 감광막을 모두 제거할 수 있다. 이는 마스크에 해상도보다 작은 패턴이나 슬릿(slit)을 형성하거나 반투명막을 두어 감광막에 조사되는 빛의 조사량을 조절하거나, 리플로우를 통하여 얇은 두께의 막을 만듦으로써 가능하다. 다음, 기타 부분에 노출되어 있는 도전체층을 건식 또는 습식 식각 방법으로 제거하여 그 하부의 중간층을 노출시키고, 계속해서 노출된 중간층 및 그 하부의 반도체층을 감광막의 제1 부분과 함께 건식 식각 방법으로 동시에 제거한다. 도전체층 표면에 남아 있는 감광막 찌꺼기를 애싱(ashing)을 통하여 제거한 후, 채널부의 도전체층 및 그 하부의 중간층 패턴을 식각하여 제거함으로써, 소스 전극과 드레인 전극을 분리한다. 남아 있는 감광막 제2 부분을 제거하여 데이터 배선과 화소 배선을 형성한다.The gate wiring and the common wiring are formed on the substrate, the gate insulating film, the semiconductor layer, the intermediate layer and the conductor layer are successively deposited, and a positive photoresist film is applied thereon. In this case, a non-film area is provided on a shadow mask corresponding to the gate pad part so that the gate insulating film is not stacked on the gate pad, and an intermediate layer, a semiconductor layer, or a conductor layer may be selectively stacked on the gate pad part. . Here, the shadow mask may have a non-film area on the data pad portion. Subsequently, the photoresist film is irradiated with light through a mask and then developed to form a photoresist pattern. The first portion of the photoresist pattern positioned in the channel portion between the source electrode and the drain electrode is made smaller in thickness than the second portion located in the portion where the data line is to be formed, and all other portions of the photoresist are removed. In this case, the gate pad may be formed like the first portion or the second portion, and all of the photoresist layer may be removed. This can be done by forming a pattern or slit smaller than the resolution in the mask or by placing a translucent film to control the amount of light irradiated onto the photosensitive film or to make a thin film through reflow. Next, the conductor layer exposed to the other portion is removed by a dry or wet etching method to expose the lower intermediate layer, and the exposed intermediate layer and the semiconductor layer below it are dry-etched together with the first portion of the photoresist film. Remove at the same time. After removing the photoresist residue remaining on the surface of the conductor layer through ashing, the source layer and the drain electrode are separated by etching and removing the conductor layer and the intermediate layer pattern under the channel portion. The remaining photoresist second portion is removed to form data lines and pixel lines.

셰도우 프레임, 리플로우, 마스크, 채널, 분해능, 감광막, 공통 전극Shadow frame, reflow, mask, channel, resolution, photoresist, common electrode

Description

액정 표시 장치용 박막 트랜지스터 기판 및 그의 제조 방법{THIN FILM TRANSISTOR PANELS FOR LIQUID CRYSTAL DISPLAY AND METHOD MANUFACTURING THE SAME}Thin film transistor substrate for liquid crystal display device and manufacturing method thereof {THIN FILM TRANSISTOR PANELS FOR LIQUID CRYSTAL DISPLAY AND METHOD MANUFACTURING THE SAME}

도 1은 본 발명의 실시예에 따라 액정 표시 장치용 박막 트랜지스터 기판을 제조하기 위한 기판을 영역을 구분하여 도시한 도면이고,1 is a diagram illustrating regions of a substrate for manufacturing a thin film transistor substrate for a liquid crystal display according to an exemplary embodiment of the present invention.

도 2는 본 발명의 실시예에 따라 하나의 액정 표시 장치용 박막 트랜지스터 기판의 형성된 소자 및 배선을 개략적으로 도시한 배치도이고,FIG. 2 is a layout view schematically illustrating elements and wirings formed in one thin film transistor substrate for a liquid crystal display according to an exemplary embodiment of the present invention.

도 3은 본 발명의 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도로서, 도 2에서 하나의 화소와 패드들을 중심으로 확대한 도면이고,FIG. 3 is a layout view of a thin film transistor substrate for a liquid crystal display according to an exemplary embodiment of the present invention, and is an enlarged view of one pixel and pads in FIG. 2.

도 4 및 도 5는 도 3에 도시한 박막 트랜지스터 기판을 Ⅳ-Ⅳ' 선 및 Ⅴ-Ⅴ'선을 따라 잘라 도시한 단면도이고,4 and 5 are cross-sectional views of the thin film transistor substrate shown in FIG. 3 taken along lines IV-IV 'and V-V'.

도 6a는 본 발명의 실시예에 따라 박막 트랜지스터 기판을 제조하는 첫 단계에서의 박막 트랜지스터 기판의 배치도이고,6A is a layout view of a thin film transistor substrate in a first step of manufacturing a thin film transistor substrate according to an embodiment of the present invention;

도 6b 및 6c는 각각 도 6a에서 Ⅵb-Ⅵb' 선 및 Ⅵc-Ⅵc' 선을 따라 잘라 도시한 단면도이며,6B and 6C are cross-sectional views taken along lines VIb-VIb 'and VIc-VIc' in FIG. 6A, respectively.

도 7a 및 7b는 각각 도 6a에서 Ⅵb-Ⅵb' 선 및 Ⅵc-Ⅵc' 선을 따라 잘라 도시한 단면도로서, 도 6b 및 도 6c 다음 단계에서의 단면도이고,7A and 7B are cross-sectional views taken along the lines VIb-VIb 'and VIc-VIc' in FIG. 6A, respectively, and are cross-sectional views at the next steps of FIGS. 6B and 6C;

도 8은 본 발명의 실시예에 따른 제조 공정에서 사용하는 셰도우 마스크의 구조를 도시한 평면도이고,8 is a plan view showing the structure of a shadow mask used in the manufacturing process according to an embodiment of the present invention,

도 9는 본 발명의 다른 실시예에 따른 제조 공정을 도시한 도면으로, 도 6a에서 Ⅵc-Ⅵc' 선을 따라 잘라 도시한 단면도로서, 도 6c 다음 단계에서의 단면도이고,FIG. 9 is a cross-sectional view taken along line VIc-VIc ′ in FIG. 6A and illustrating a manufacturing process according to another exemplary embodiment of the present invention.

도 10a 및 10b는 각각 도 3에서 Ⅳ-Ⅳ' 선 및 Ⅴ-Ⅴ' 선을 따라 잘라 도시한 단면도로서, 도 7a 및 도 7b 다음 단계에서의 단면도이고,10A and 10B are cross-sectional views taken along the line IV-IV 'and V-V' of FIG. 3, respectively, and are cross-sectional views of the next steps of FIGS. 7A and 7B.

도 11 내지 도 13은 본 발명의 다른 실시예에 따른 제조 공정을 도시한 도면으로, 도 3에서 Ⅴ-Ⅴ' 선을 따라 잘라 도시한 단면도로서, 도 7b 다음 단계에서의 단면도이고,11 to 13 are views illustrating a manufacturing process according to another embodiment of the present invention, which is a cross-sectional view taken along the line VV ′ of FIG. 3, and is a cross-sectional view of the next step of FIG. 7B.

도 14a 및 14b는 각각 도 3에서 Ⅳ-Ⅳ' 선 및 Ⅴ-Ⅴ' 선을 따라 잘라 도시한 단면도로서, 도 10a 및 도 10b 다음 단계에서의 단면도이고,14A and 14B are cross-sectional views taken along the line IV-IV 'and V-V' of FIG. 3, respectively, and are cross-sectional views of the next steps of FIGS. 10A and 10B,

도 15a 및 15b는 각각 도 3에서 Ⅴ-Ⅴ' 선을 따라 잘라 도시한 단면도로서, 도 11 및 도 13 다음 단계에서의 단면도이고,15A and 15B are cross-sectional views taken along the line VV ′ of FIG. 3, respectively, and are cross-sectional views of the next steps of FIGS. 11 and 13;

도 16a 및 16b는 각각 도 3에서 Ⅳ-Ⅳ' 선 및 Ⅴ-Ⅴ' 선을 따라 잘라 도시한 단면도로서, 도 14a 및 도 14a 다음 단계에서의 단면도이며,16A and 16B are cross-sectional views taken along the line IV-IV 'and V-V' of FIG. 3, respectively, and are cross-sectional views at the next steps of FIGS. 14A and 14A,

도 17a 내지 17c는 각각 도 3에서 Ⅳ-Ⅳ' 선 및 Ⅴ-Ⅴ' 선을 따라 잘라 도시한 단면도로서, 각각 도 15a, 도 13 및 도 15b의 다음 단계에서의 단면도이다.17A to 17C are cross-sectional views taken along the line IV-IV 'and V-V' of FIG. 3, respectively, and are cross-sectional views at the next steps of FIGS. 15A, 13, and 15B, respectively.

본 발명은 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.The present invention relates to a thin film transistor substrate for a liquid crystal display device and a manufacturing method thereof.

액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.The liquid crystal display is one of the most widely used flat panel display devices. The liquid crystal display includes two substrates on which electrodes are formed and a liquid crystal layer interposed therebetween, and rearranges the liquid crystal molecules of the liquid crystal layer by applying a voltage to the electrode. By controlling the amount of light transmitted.

액정 표시 장치 중 하나는 시야각을 개선하기 위하여 고안된 것으로서 두 기판 중 하나의 기판에 서로 평행한 선형의 전극이 형성되어 있고 전극에 인가되는 전압을 스위칭하여 두 기판의 평면에 평행하게 배열되어 있는 액정 분자를 재배열시키기 위한 박막 트랜지스터를 가지고 있는 액정 표시 장치가 있으며, 박막 트랜지스터는 두 전극이 형성되어 있는 기판에 형성되는 것이 일반적이다.One of the liquid crystal display devices is designed to improve the viewing angle. The liquid crystal molecules are arranged in parallel with each other on one of the two substrates and are arranged in parallel with the planes of the two substrates by switching the voltage applied to the electrodes. There is a liquid crystal display device having a thin film transistor for rearranging the thin film transistor, and the thin film transistor is generally formed on a substrate on which two electrodes are formed.

박막 트랜지스터가 형성되어 있는 기판은 마스크를 이용한 사진 식각 공정을 통하여 제조하는 것이 일반적이며, 현재는 통상 5장 또는 6장의 마스크가 사용되고 있으나, 생산 비용을 줄이기 위해서는 마스크의 수를 적게 하는 것이 바람직하다.The substrate on which the thin film transistor is formed is generally manufactured by a photolithography process using a mask. Currently, five or six masks are generally used, but in order to reduce production cost, it is preferable to reduce the number of masks.

본 발명이 이루고자 하는 기술적 과제는 액정 표시 장치용 박막 트랜지스터 기판을 제조할 때 마스크 수를 줄일 수 있는 새로운 방법을 제공하는 것이다.An object of the present invention is to provide a new method that can reduce the number of masks when manufacturing a thin film transistor substrate for a liquid crystal display device.

이러한 과제를 달성하기 위하여 본 발명에서는 적어도 두 부분의 두께가 다 른 감광막 패턴을 식각 마스크로 사용하여 데이터 배선과 그 하부의 반도체 패턴을 하나의 마스크를 이용한 사신 식각 공정으로 형성하는 동시에, 게이트 패드부에는 절연막 또는 반도체층이 적층되지 않도록 셰도우 프레임을 이용하여 가려준다.In order to achieve the above object, in the present invention, a photoresist pattern having different thicknesses of at least two parts is used as an etching mask to form a data wiring and a lower semiconductor pattern in a four-etch etching process using one mask, and at the same time, a gate pad portion. Is covered by using a shadow frame so that an insulating film or a semiconductor layer is not laminated.

상세하게는, 화면 표시부와 주변부를 포함하는 절연 기판 위에 화면 표시부의 게이트선 및 게이트 전극과 주변부의 게이트 패드를 포함하는 게이트 배선과 화면 표시부의 공통 전극선 및 공통 전극을 포함하는 공통 배선을 형성한다. 이어, 게이트 패드의 적어도 일부분은 덮지 않으며, 화면 표시부의 기판과 게이트 배선을 덮는 게이트 절연막을 형성하고, 게이트 절연막 패턴 위에 반도체층 패턴과 접촉층 패턴을 형성한다. 이어, 접촉층 패턴 위에 화면 표시부의 데이터선과 소스 전극 및 드레인 전극과 주변부의 데이터 패드를 포함하는 데이터 배선과 화면 표시부의 화소 전극선 및 화소 전극을 포함하는 화소 배선을 형성한다. 이때, 게이트 절연막은 게이트 패드의 상부에 적층되지 않도록 적어도 게이트 패드가 형성되어 있는 게이트 패드부에 제1 비성막 영역을 가지는 셰도우 프레임을 이용하여 형성한다.In detail, a gate line including a gate line and a gate electrode of the screen display unit and a gate pad of the peripheral portion and a common wire including a common electrode line and a common electrode of the screen display unit are formed on an insulating substrate including the screen display unit and the peripheral unit. Subsequently, at least a portion of the gate pad is not covered, a gate insulating film covering the substrate and the gate wiring of the screen display unit is formed, and a semiconductor layer pattern and a contact layer pattern are formed on the gate insulating film pattern. Subsequently, a data line including a data line, a source electrode and a drain electrode, and a data pad of a peripheral portion of the screen display unit and a pixel wire including the pixel electrode line and the pixel electrode of the screen display unit are formed on the contact layer pattern. In this case, the gate insulating layer is formed by using a shadow frame having a first non-film forming region at least in the gate pad portion in which the gate pad is formed so as not to be stacked on the gate pad.

여기서, 셰도우 마스크는 데이터 패드가 형성되어 있는 데이터 패드부에 게이트 절연막 또는 반도체 패턴 또는 접촉층 패턴이 적층되지 않도록 제2 비성막 영역을 더 포함할 수 있다.Here, the shadow mask may further include a second non-film area so that the gate insulating film, the semiconductor pattern, or the contact layer pattern is not laminated on the data pad where the data pad is formed.

여기서, 데이터 배선, 접촉층 패턴 및 반도체 패턴은 하나의 감광막 패턴을 이용한 사진 식각 공정을 통하여 이루어지며, 감광막 패턴은 소스 전극 및 드레인 전극 사이의 채널부에 대응하는 부분을 포함하며 제1 두께를 가지는 제1 부분과 제1 두께보다 두꺼운 두께를 가지는 제2 부분 및 제1 및 제2 부분을 제외한 부분에 위치하며 두께가 없는 제3 부분을 포함하는 것이 바람직하다.The data line, the contact layer pattern, and the semiconductor pattern are formed through a photolithography process using one photoresist pattern, and the photoresist pattern includes a portion corresponding to the channel portion between the source electrode and the drain electrode, and has a first thickness. It is preferred to include a first portion, a second portion having a thickness thicker than the first thickness, and a third portion having no thickness and located at a portion other than the first and second portions.

데이터 배선과 접촉층 패턴 및 반도체 패턴을 하나의 마스크를 사용하여 형성할 수 있다. 우선. 게이트 절연막, 반도체층, 접촉층 및 도전체층을 증착하고 도전층 위에 감광막을 도포하고 마스크를 통하여 노광하고 현상하여 제2 부분이 데이터 배선 및 화소 배선의 상부에 위치하도록 감광막 패턴을 형성한다. 이어, 제3 부분 아래의 도전층과 그 하부의 접촉층 및 반도체층, 제1 부분과 그 아래의 도전층 및 접촉층, 그리고 제2 부분의 일부 두께를 식각하여 도전층, 접촉층, 반도체층으로 각각 이루어진 데이터 배선, 접촉층 패턴, 반도체 패턴을 형성하고, 감광막 패턴을 제거한다. 더욱 상세하게는, 우선, 제3 부분 아래의 도전층을 습식 또는 건식 식각하여 접촉층을 노출시키고, 제3 부분 아래의 접촉층 및 그 아래의 반도체층을 제1 부분과 함께 건식 식각하여 제3 부분 아래의 게이트 절연막과 제1 부분 아래의 도전층을 노출시킴과 동시에 반도체층으로 이루어진 반도체 패턴을 완성한다. 다음, 제1 부분 아래의 도전층과 그 아래의 접촉층을 식각하여 제거함으로써 데이터 배선과 접촉층 패턴을 완성한다.The data line, the contact layer pattern, and the semiconductor pattern can be formed using one mask. first. A gate insulating film, a semiconductor layer, a contact layer, and a conductor layer are deposited, a photosensitive film is coated on the conductive layer, exposed through a mask, and developed to form a photosensitive film pattern so that the second portion is positioned above the data wiring and the pixel wiring. Subsequently, the conductive layer under the third part and the contact layer and semiconductor layer below it, the thickness of the first part and the conductive layer and contact layer below, and the second part are etched to form the conductive layer, the contact layer and the semiconductor layer. The data wirings, the contact layer patterns, and the semiconductor patterns each formed are formed, and the photoresist pattern is removed. More specifically, first, the conductive layer under the third portion is wet or dry etched to expose the contact layer, and the contact layer under the third portion and the semiconductor layer under it are dry etched together with the first portion to form a third layer. The gate insulating film under the portion and the conductive layer under the first portion are exposed, and at the same time, a semiconductor pattern composed of a semiconductor layer is completed. Next, the conductive layer under the first portion and the contact layer under it are etched and removed to complete the data wiring and the contact layer pattern.

반도체층, 접촉층 및 도전체층을 증착하는 단계에서, 셰도우 프레임을 이용하여 게이트 패드부에 선택적으로 반도체층, 접촉층 또는 도전체층이 적층되지 않도록 할 수 있으며, 감광막 패턴은 게이트 패드부에 대응하며, 제1 또는 제2 두께를 가지거나 두께가 없는 제4 부분을 더 포함할 수 있다.In the step of depositing a semiconductor layer, a contact layer and a conductor layer, it is possible to prevent the semiconductor layer, the contact layer or the conductor layer to be selectively stacked on the gate pad portion by using a shadow frame, the photoresist pattern corresponds to the gate pad portion It may further include a fourth portion having a first or second thickness or no thickness.

여기서, 사진 식각 공정에 사용되는 마스크는 빛이 일부만 투과될 수 있는 첫째 부분과 빛이 완전히 투과될 수 없는 둘째 부분 및 빛이 완전히 투과될 수 있 는 셋째 부분을 포함하고, 감광막 패턴은 양성 감광막이며, 마스크의 첫째, 둘째, 셋째 부분은 노광 과정에서 감광막 패턴의 제1, 제2, 제3 부분에 각각 대응하도록 정렬되는 것이 바람직하다.Here, the mask used in the photolithography process includes a first part through which only part of the light can be transmitted, a second part through which light cannot be transmitted completely, and a third part through which light can be completely transmitted, and the photoresist pattern is a positive photoresist film. The first, second and third portions of the mask are preferably aligned to correspond to the first, second and third portions of the photosensitive film pattern during the exposure process.

빛의 투과율을 조절하기 위해 마스크의 첫째 부분은 반투명막을 포함할 수 있으며, 노광 단계에서 사용되는 광원의 분해능보다 크기가 작은 패턴을 포함할 수 있다. 또한, 감광막 패턴의 제1 부분은 리플로우를 통하여 형성할 수도 있다.The first part of the mask may include a translucent film to adjust the transmittance of light, and may include a pattern having a smaller size than the resolution of the light source used in the exposure step. In addition, the first portion of the photosensitive film pattern may be formed through reflow.

그러면, 첨부한 도면을 참고로 하여 본 발명의 실시예에 따른 액정 표시 장치 및 그 제조 방법에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.Then, the liquid crystal display according to an exemplary embodiment of the present invention and a manufacturing method thereof will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the present invention.

앞서 설명한 것처럼 본 발명에서는 동일한 층으로 만들어지는 소스 전극과 드레인 전극을 분리할 때 두 전극 사이에 두께가 얇은 감광막 패턴을 형성하고, 게이트 패드가 형성되어 있는 패드부에는 게이트 패드를 드러내기 위해 게이트 절연막이 적층되지 않도록 셰도우 프레임을 이용하여 가려줌으로써 공정 수를 줄인다.As described above, in the present invention, when separating the source electrode and the drain electrode made of the same layer, a thin photosensitive film pattern is formed between the two electrodes, and the gate insulating film is exposed to the pad portion where the gate pad is formed. The number of processes is reduced by using a shadow frame so as not to be stacked.

먼저, 도 1 내지 도 5를 참고로 하여 본 발명의 실시예에 따른 박막 트랜지스터 기판의 구조에 대하여 상세히 설명한다.First, the structure of a thin film transistor substrate according to an exemplary embodiment of the present invention will be described in detail with reference to FIGS. 1 to 5.

도 1에 도시한 바와 같이, 하나의 절연 기판에 동시에 하나 또는 여러 개의 액정 표시 장치용 패널 영역이 만들어진다. 예를 들면, 도 1에서와 같이, 유리 기판(1) 하나에 6 개의 액정 표시 장치용 패널 영역(110, 120, 130, 140)이 만들어지며, 만들어지는 패널이 박막 트랜지스터 패널인 경우, 패널 영역(110, 120, 130, 140)은 다수의 화소로 이루어진 화면 표시부(111, 121, 131, 141)와 주변부(112, 122, 132, 142)를 포함한다. 화면 표시부(111, 121, 131, 141)에는 주로 박막 트랜지스터, 게이트선과 데이터선을 포함하는 배선 및 화소 전극, 또는 공통 전극 등이 행렬의 형태로 반복적으로 배치되어 있고, 주변부(112, 122, 132, 142)에는 구동 소자들과 연결되는 요소 즉, 패드와 기타 화소 전극과 마주하는 공통 전극에 전달되는 공통 신호를 외부로부터 전달받기 위한 패드 등이 배치된다. As shown in FIG. 1, one or several panel regions for a liquid crystal display are simultaneously formed on one insulating substrate. For example, as shown in FIG. 1, six liquid crystal display panel regions 110, 120, 130, and 140 are formed in one glass substrate 1, and the panel region is a thin film transistor panel. Reference numerals 110, 120, 130, and 140 include screen displays 111, 121, 131, and 141 made up of a plurality of pixels, and peripheral parts 112, 122, 132, and 142. In the screen display units 111, 121, 131, and 141, a thin film transistor, a wiring including a gate line and a data line, a pixel electrode, a common electrode, and the like are repeatedly arranged in a matrix form. 142, an element connected to the driving elements, that is, a pad and the like for receiving a common signal transmitted from the outside to a common electrode facing the pad and other pixel electrodes are disposed.

도 2는 도 1에서 하나의 패널 영역에 형성된 액정 표시 장치용 박막 트랜지스터 기판의 배치를 개략적으로 나타낸 배치도이다.FIG. 2 is a layout view schematically illustrating an arrangement of a thin film transistor substrate for a liquid crystal display device formed in one panel region in FIG. 1.

도 2에서와 같이 선(1)으로 둘러싸인 화면 표시부(111, 121, 131, 141)에는 다수의 박막 트랜지스터(3)와 각각의 박막 트랜지스터(3)에 전기적으로 연결되어 있는 화소 배선(67, 68)과 게이트선(22), 데이터선(62) 및 공통 배선(27, 28)을 포함하는 배선 등이 형성되어 있다. 화면 표시부 바깥의 주변부(112, 122, 132, 142)에는 게이트선(22) 끝에 전기적으로 연결된 게이트 패드(24)와 데이터선(62) 끝에 연결된 데이터 패드(64)가 배치되어 있다. As shown in FIG. 2, the screen display units 111, 121, 131, and 141 surrounded by the line 1 have a plurality of thin film transistors 3 and pixel wirings 67 and 68 electrically connected to the respective thin film transistors 3. ), A wiring including a gate line 22, a data line 62, and common wirings 27 and 28, and the like. Gate pads 24 electrically connected to the ends of the gate lines 22 and data pads 64 connected to the ends of the data lines 62 are disposed in the peripheral parts 112, 122, 132, and 142 outside the screen display unit.

도 1에서 주변부(112, 122, 132, 142)는 게이트 패드(24)가 형성되어 있는 세로 부분의 게이트 패드부와 데이터 패드(64)가 형성되어 있는 가로 부분의 데이터 패드부로 분리할 수 있다.In FIG. 1, the peripheral parts 112, 122, 132, and 142 may be divided into a vertical gate pad part in which the gate pad 24 is formed and a data pad part in a horizontal part in which the data pad 64 is formed.

도 3 내지 도 5는 도 3에서 화면 표시부의 박막 트랜지스터와 화소 전극 및 배선과 주변부의 패드들을 확대하여 도시한 것으로서, 도 3은 배치도이고, 도 4는 도 3에서 Ⅳ-Ⅳ' 선을 따라 잘라 도시한 도면으로 화면 표시부의 화소부를 도시한 단면도이고, 도 5는 도 3에서 V-V' 선을 따라 잘라 도시한 도면으로 게이트 패드부 및 데이터 패드부를 도시한 단면도이다.3 to 5 are enlarged views of thin film transistors, pixel electrodes, wirings, and peripheral pads of the screen display unit of FIG. 3, and FIG. 3 is a layout view, and FIG. FIG. 5 is a cross-sectional view illustrating a pixel unit of a screen display unit, and FIG. 5 is a cross-sectional view illustrating the gate pad unit and the data pad unit along the VV ′ line in FIG. 3.

먼저, 절연 기판(10) 위에 알루미늄(Al) 또는 알루미늄 합금(Al alloy), 몰리브덴(Mo) 또는 몰리브덴-텅스텐(MoW) 합금, 크롬(Cr), 탄탈륨(Ta) 등의 금속 또는 도전체로 만들어진 게이트 배선 및 공통 배선이 형성되어 있다. 게이트 배선은 가로 방향으로 뻗어 있는 화면 표시부의 주사 신호선 또는 게이트선(22), 게이트선(22)의 끝에 연결되어 있어 외부로부터의 주사 신호를 인가 받아 게이트선(22)으로 전달하는 주변부의 게이트 패드(24) 및 게이트선(22)의 일부인 박막 트랜지스터의 게이트 전극(26)을 포함한다, 공통 배선은 게이트선(22)과 평행하게 형성되어 있으며 공통 전압 따위의 신호를 외부로부터 인가 받는 화면 표시부의 공통 신호선(27) 및 세로 방향으로 형성되어 있으며 공통 신호선(27)에 연결되어 있는 공통 전극(28)을 포함한다. First, a gate made of a metal or a conductor such as aluminum (Al) or aluminum alloy (Al alloy), molybdenum (Mo) or molybdenum-tungsten (MoW) alloy, chromium (Cr), tantalum (Ta) or the like on the insulating substrate 10. Wiring and common wiring are formed. The gate wiring is connected to the scan signal line or gate line 22 of the screen display unit extending in the horizontal direction, and the gate pad 22 of the peripheral portion which receives the scan signal from the outside and transmits the scan signal to the gate line 22. And a gate electrode 26 of the thin film transistor that is part of the gate line 22. The common wiring is formed in parallel with the gate line 22 and receives a signal such as a common voltage from the outside. The common signal line 27 and the common electrode 28 formed in the vertical direction and connected to the common signal line 27 are included.

게이트 배선(22, 24, 26) 및 공통 배선(27, 28)은 단일층으로 형성될 수도 있지만, 이중층이나 삼중층으로 형성될 수도 있다. 이중층 이상으로 형성하는 경우에는 한 층은 저항이 작은 물질로 형성하고 다른 층은 다른 물질, 특히 패드용 물질로 사용하는 것이 바람직하다. 왜냐하면, 외부와 전기적으로 연결되는 패드부를 보강하기 위한 패드용 물질을 필요하기 때문이다. 패드용 물질로는 ITO9indium tin oxide), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 탄탈늄(Ta) 등이 있으며, Cr/Al(또는 Al 합금)의 이중층 또는 Al/Mo의 이중층을 그 예로 들 수 있다.The gate wirings 22, 24, 26 and the common wirings 27, 28 may be formed as a single layer, but may be formed as a double layer or a triple layer. In the case of forming more than two layers, it is preferable that one layer is formed of a material having a low resistance and the other layer is used as another material, especially a pad material. This is because a pad material for reinforcing the pad portion electrically connected to the outside is required. Pad materials include ITO9indium tin oxide), chromium (Cr), molybdenum (Mo), titanium (Ti), tantalum (Ta), etc.A double layer of Cr / Al (or Al alloy) or a double layer of Al / Mo For example.

화면 표시부의 게이트 배선(22, 24) 및 공통 배선(27, 28)과 데이터 패드부 위에는 질화규소(SiNx) 따위로 이루어진 게이트 절연막(30)이 형성되어 게이트 배선(22, 26) 및 공통 배선(27, 28)을 덮고 있으며, 주변부의 게이트 패드부에는 게이트 절연막이 제거되어 게이트 패드(24)가 드러나 있다.A gate insulating film 30 made of silicon nitride (SiN x ) is formed on the gate wirings 22 and 24, the common wirings 27 and 28, and the data pad part of the screen display unit to form the gate wirings 22 and 26 and the common wiring ( 27 and 28, and the gate insulating layer is removed from the peripheral gate pad portion to expose the gate pad 24.

게이트 절연막(30) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon) 따위의 반도체로 이루어져 있으며, 박막 트랜지스터 채널이 형성되는 채널부(C)를 포함하는 반도체 패턴(42)이 형성되어 있으며, 반도체 패턴(42) 위에는 인(P) 따위의 n형 불순물로 고농도로 도핑되어 있는 비정질 규소 따위로 이루어진 저항성 접촉층(ohmic contact layer) 패턴 또는 중간층 패턴(55, 56)이 형성되어 있다.On the gate insulating layer 30 is formed a semiconductor, such as hydrogenated amorphous silicon, a semiconductor pattern 42 including a channel portion C on which a thin film transistor channel is formed, and a semiconductor pattern 42. An ohmic contact layer pattern or intermediate layer patterns 55 and 56 formed of amorphous silicon doped with a high concentration of n-type impurities such as phosphorus (P) are formed thereon.

접촉층 패턴(55, 56) 위에는 Mo 또는 MoW 합금, Cr, Al 또는 Al 합금, Ta 따위의 도전 물질로 이루어진 데이터 배선 및 화소 배선이 형성되어 있다. 데이터 배선은 세로 방향으로 형성되어 있는 화면 표시부의 데이터선(62), 데이터선(62)의 한쪽 끝에 연결되어 외부로부터의 화상 신호를 인가 받는 주변부의 데이터 패드(64), 그리고 데이터선(62)에 연결된 박막 트랜지스터의 소스 전극(65)으로 이루어진 데이터선부를 포함하며, 또한 데이터선부(62, 64, 65)와 분리되어 있으며 게이트 전극(26) 또는 박막 트랜지스터의 채널부(C)에 대하여 소스 전극(65)의 반대쪽에 위치하는 박막 트랜지스터의 드레인 전극(66)을 포함한다. 또한, 화소 배선은 공통 전극(28)과 평행하게 마주하며 화상 신호가 전달되는 화소 전극(68) 및 화소 전극(68)의 하단에 연결되어 가로 방향으로 뻗어 있으며, 드레인 전극(66)과 연결되어 화상 신호를 전달받는 화소 전극선(67)을 포함한다. On the contact layer patterns 55 and 56, data wirings and pixel wirings made of a conductive material such as Mo or MoW alloy, Cr, Al or Al alloy, and Ta are formed. The data line is connected to the data line 62 of the screen display portion formed in the vertical direction, the data pad 64 of the peripheral portion to which an image signal from the outside is applied, and the data line 62 is connected to one end of the data line 62. And a data line portion formed of the source electrode 65 of the thin film transistor connected to and separated from the data line portions 62, 64, and 65, and with respect to the gate electrode 26 or the channel portion C of the thin film transistor. And a drain electrode 66 of the thin film transistor located on the opposite side to 65. In addition, the pixel wiring faces the common electrode 28 in parallel and is connected to the lower end of the pixel electrode 68 and the pixel electrode 68 to which an image signal is transmitted and extends in the horizontal direction, and is connected to the drain electrode 66. The pixel electrode line 67 receives an image signal.

여기서, 화소 배선(67, 68과 공통 배선(27, 28)은 서로 중첩되어 유지 축전기를 이룬다.Here, the pixel wirings 67 and 68 and the common wirings 27 and 28 overlap each other to form a storage capacitor.

데이터 배선(62, 64, 65, 66) 및 화소 배선(67, 68)도 게이트 배선(22, 24, 26)과 마찬가지로 단일층으로 형성될 수도 있지만, 이중층이나 삼중층으로 형성될 수도 있다. 물론, 이중층 이상으로 형성하는 경우에는 한 층은 저항이 작은 물질로 형성하고 다른 층은 다른 물질과의 접촉 특성이 좋은 물질로 만드는 것이 바람직하다.The data lines 62, 64, 65, 66 and the pixel lines 67, 68 may also be formed in a single layer like the gate lines 22, 24, 26, but may be formed in a double layer or a triple layer. Of course, when forming more than two layers, it is preferable that one layer is made of a material having a low resistance and the other layer is made of a material having good contact properties with other materials.

접촉층 패턴(55, 56)은 그 하부의 반도체 패턴(42)과 그 상부의 데이터 배선(62, 64, 65, 66)의 접촉 저항을 낮추어 주는 역할을 하며, 데이터 배선(62, 64, 65, 66) 및 화소 배선(67, 68)과 완전히 동일한 형태를 가진다. 즉, 데이터선부 중간층 패턴(55)은 데이터선부(62, 64, 65)와 동일하고, 드레인 전극용 중간층 패턴(56)은 드레인 전극(66) 및 화소 배선(67, 68)과 동일하다.The contact layer patterns 55 and 56 lower the contact resistance of the semiconductor pattern 42 below and the data lines 62, 64, 65, and 66 above it, and the data lines 62, 64, and 65. 66 and the pixel wirings 67 and 68. That is, the data line part intermediate layer pattern 55 is the same as the data line parts 62, 64 and 65, and the drain electrode intermediate layer pattern 56 is the same as the drain electrode 66 and the pixel wirings 67 and 68.

한편, 반도체 패턴(42)은 박막 트랜지스터의 채널부(C)를 제외하면 데이터 배선(62, 64, 65, 66)과 화소 배선(67, 68) 및 접촉층 패턴(55, 56)과 동일한 모양을 하고 있다. 구체적으로는, 박막 트랜지스터용 반도체 패턴(42)은 데이터 배선 및 접촉층 패턴의 나머지 부분과 약간 다르다. 즉, 박막 트랜지스터의 채널부(C)에서 데이터선부(62, 64, 65), 특히 소스 전극(65)과 드레인 전극(66)이 분리되어 있고 데이터선부 중간층(55)과 드레인 전극용 접촉층 패턴(56)도 분리되어 있으나, 박막 트랜지스터용 반도체 패턴(42)은 이곳에서 끊어지지 않고 연결되어 박막 트랜 지스터의 채널을 생성한다.The semiconductor pattern 42 has the same shape as the data lines 62, 64, 65, and 66, the pixel lines 67 and 68, and the contact layer patterns 55 and 56 except for the channel portion C of the thin film transistor. Doing Specifically, the semiconductor pattern 42 for thin film transistors is slightly different from the rest of the data wiring and contact layer pattern. That is, the data line parts 62, 64, 65, in particular, the source electrode 65 and the drain electrode 66 are separated from the channel portion C of the thin film transistor, and the contact layer pattern for the data line intermediate layer 55 and the drain electrode is separated. Although 56 is also separated, the semiconductor pattern 42 for the thin film transistor is connected here without disconnection to generate a channel of the thin film transistor.

이러한 본 발명의 실시예에 따른 액정 표시 장치용 기판에서는, 반도체 패턴(42) 또는 접촉층 패턴(55, 56)은 데이터 배선(62, 64, 65, 66) 및 화소 배선(67, 68) 밖으로 나오도록 형성될 수도 있다. 또한, 데이터 배선(62, 64, 65, 66) 및 반도체 패턴(42)을 덮으며 데이터 패드(64) 및 게이트 패드(24)를 드러내며 질화규소나 아크릴계 따위의 유기 절연 물질로 이루어진 보호막을 더 포함할 수 있으며, 보호막 위에 데이터 배선과 전기적으로 연결되어 있는 보조 데이터 배선을 더 포함할 수 있다.In the liquid crystal display substrate according to the embodiment of the present invention, the semiconductor pattern 42 or the contact layer patterns 55 and 56 are outside the data lines 62, 64, 65, 66 and the pixel lines 67 and 68. It may be formed to come out. The semiconductor device may further include a passivation layer covering the data lines 62, 64, 65, 66, and the semiconductor pattern 42, exposing the data pad 64 and the gate pad 24 and made of an organic insulating material such as silicon nitride or acrylic. The display device may further include an auxiliary data line electrically connected to the data line on the passivation layer.

그러면, 본 발명의 실시예에 따른 액정 표시 장치용 기판의 제조 방법에 대하여 도 6a 내지 17c와 앞서의 도 1 내지 도 5를 참고로 하여 상세히 설명한다.Next, a method of manufacturing a substrate for a liquid crystal display according to an exemplary embodiment of the present invention will be described in detail with reference to FIGS. 6A to 17C and FIGS. 1 to 5.

먼저, 도 6a 내지 6c에 도시한 바와 같이, 금속 따위의 도전체층을 스퍼터링 따위의 방법으로 1,000 Å 내지 3,000 Å의 두께로 증착하고 첫째 마스크를 이용하여 건식 또는 습식 식각하여, 기판(10) 위에 게이트선(22), 게이트 패드(24) 및 게이트 전극(26)을 포함하는 게이트 배선과 공통 신호선(27) 및 공통 전극(28)을 포함하는 공통 배선을 형성한다.First, as illustrated in FIGS. 6A to 6C, a conductive layer such as a metal is deposited to a thickness of 1,000 kPa to 3,000 kPa by a sputtering method, and first, dry or wet etch using a mask to form a gate on the substrate 10. A gate wiring including the line 22, the gate pad 24, and the gate electrode 26 and a common wiring including the common signal line 27 and the common electrode 28 are formed.

다음, 도 7a 및 7b에 도시한 바와 같이, 게이트 절연막(30), 반도체층(40), 중간층(50)을 화학 기상 증착법을 이용하여 각각 1,500 Å 내지 5,000 Å, 500 Å 내지 2,000 Å, 300 Å 내지 600 Å의 두께로 연속 증착하고, 이어 금속 따위의 도전체층(60)을 스퍼터링 등의 방법으로 1,500 Å 내지 3,000 Å의 두께로 증착한 다음 그 위에 감광막(110)을 1 μm 내지 2 μm의 두께로 도포한다. 여기서, 게이트 패드(24)가 형성되어 있는 게이트 패드부에는 게이트 절연막(30)이 적층되지 않도록 형성하며, 반도체층(40) 및 중간층(50) 또는 도전체층(60)도 선택적으로 적층되지 않도록 형성할 수 있다. 이를 위하여 도 8에서 보는 바와 같이 주변부의 게이트 패드부에 비성막 영역(200)을 가지는 셰도우 마스크(100)를 이용한다. 도 8에서 빚금친 부분(200)은 층착 공정에서 박막이 적층되지 않도록 가려지는 차광막이 형성되어 있는 비성막 영역을 나타낸 것이다. 물론, 이후에 데이터 패드(64)가 형성될 데이터 패드부에도 삼층막(30, 40, 50)이 선택적으로 적층되지 않도록 주변부(112, 122, 132, 142) 모두에도 셰도우 마스크(100)에 비성막 영역을 둘 수도 있다. Next, as shown in FIGS. 7A and 7B, the gate insulating film 30, the semiconductor layer 40, and the intermediate layer 50 are respectively 1,500 mV to 5,000 mV, 500 mV to 2,000 mV, and 300 mV using chemical vapor deposition. Continuously deposited to a thickness of 600 to 600 kPa, and then depositing a conductor layer 60 such as a metal to a thickness of 1,500 kPa to 3,000 kPa by sputtering or the like, and then depositing a photoresist film 110 thereon at a thickness of 1 μm to 2 μm. Apply with Here, the gate insulating film 30 is formed so as not to be stacked on the gate pad portion where the gate pad 24 is formed, and the semiconductor layer 40 and the intermediate layer 50 or the conductor layer 60 are not selectively stacked. can do. To this end, as shown in FIG. 8, the shadow mask 100 having the non-film region 200 is used in the gate pad portion of the peripheral portion. In FIG. 8, the portion 200 owed shows a non-film forming region in which a light shielding film is formed so that the thin films are not laminated in the lamination process. Of course, the peripheral layers 112, 122, 132, and 142 may not be selectively stacked on the data pad portion where the data pad 64 is to be formed later, and thus the shadow mask 100 may be separated from the shadow mask 100. A film formation area may be provided.

여기서는, 게이트 패드부 또는 데이터 패드부에 삼층막(30, 40, 50)이 모두 형성되지 않도록 주변부에 비성막 영역(200)을 두었지만, 선택적으로 게이트 패드부에 도 9에서 보는 바와 같이 반도체층(40) 및 중간층(50)을 적층할 수도 있다. 물론, 도면으로 나타내지 않았지만, 셰도우 마스크(100)를 이용하여 게이트 패드부에 도전체층(60)이 형성되지 않도록 할 수도 있다.Here, although the non-film forming region 200 is provided in the periphery so that all three layer films 30, 40, and 50 are not formed in the gate pad portion or the data pad portion, the semiconductor layer is selectively shown in FIG. 40 and the intermediate | middle layer 50 can also be laminated | stacked. Although not shown in the drawings, the conductive layer 60 may not be formed in the gate pad portion by using the shadow mask 100.

그 후, 제2 마스크를 통하여 감광막(110)에 빛을 조사한 후 현상하여 도 10a 및 10b에 도시한 바와 같이, 감광막 패턴(112, 114)을 형성한다. 이때, 감광막 패턴(112, 114) 중에서 박막 트랜지스터의 채널부(C), 즉 소스 전극(65)과 드레인 전극(66) 사이에 위치한 제1 부분(114)은 데이터 및 화소 배선부(A), 즉 데이터 배선(62, 64, 65, 66) 및 화소 배선(67, 68)이 형성될 부분에 위치한 제2 부분(112)보다 두께가 작게 되도록 하며, 기타 부분(B)의 감광막은 모두 제거한다. 이때, 채널부(C)에 남아 있는 감광막(114)의 두께와 데이터 배선부(A)에 남아 있는 감광막(112)의 두께의 비는 후에 후술할 식각 공정에서의 공정 조건에 따라 다르게 하여야 하되, 제1 부분(114)의 두께를 제2 부분(112)의 두께의 1/2 이하로 하는 것이 바람직하며, 제2 부분의 두께는 1.6 내지 1.9㎛ 정도로 형성하고, 제1 부분(114)의 두께는 2,000~5,000 Å 이하인 범위에서 3,000~4,000Å 정도로 형성하는 것이 좋다. 여기서, 감광막이 양성인 경우에 데이터 배선부(A)의 투과율은 3% 이하이고, 채널부(C)의 투과율은 20~60%, 더욱 바람직하게는 30~40%, 기타 부분(B)의 투과율은 90% 이상이 되도록 마스크를 제작하는 것이 바람직하다.Thereafter, the photosensitive film 110 is irradiated with light through a second mask and then developed to form photosensitive film patterns 112 and 114 as shown in FIGS. 10A and 10B. In this case, among the photoresist patterns 112 and 114, the first portion 114 positioned between the channel portion C of the thin film transistor, that is, the source electrode 65 and the drain electrode 66, may include data and pixel wiring portions A, That is, the thickness of the data lines 62, 64, 65, and 66 and the pixel lines 67 and 68 is smaller than that of the second portion 112. The other portions B are removed. . At this time, the ratio of the thickness of the photoresist film 114 remaining in the channel portion C to the thickness of the photoresist film 112 remaining in the data wiring portion A should be different depending on the process conditions in an etching process which will be described later. Preferably, the thickness of the first portion 114 is 1/2 or less of the thickness of the second portion 112, and the thickness of the second portion is formed to be about 1.6 to 1.9 µm, and the thickness of the first portion 114 is. It is good to form about 3,000 ~ 4,000 Å in the range of 2,000 ~ 5,000 Å or less. Here, when the photosensitive film is positive, the transmittance of the data wiring portion A is 3% or less, the transmittance of the channel portion C is 20 to 60%, more preferably 30 to 40%, and the transmittance of the other portion B. It is preferable to produce a mask so that silver may be 90% or more.

여기서, 도 10b에서 보는 바와 같이 게이트 패드부에는 반도체 패턴(42)과 데이터 배선(62, 64, 65, 66) 및 화소 배선(67, 68)을 형성하는 공정에서 게이트 패드(24)를 드러내기 위해 제1 부분(114)과 같이 감광막 패턴(114)을 남겼지만, 이후의 식각 공정에서 게이트 패드(24)를 노출시킬 수 있으면 되므로 감광막을 제거할 수도 있다. 하지만, 이후의 식각 공정에서 게이트 패드(24)가 손상되는 것을 방지하기 위해 제1 부분(114)과 같이 중간 두께를 가지도록 감광막 패턴(114)을 남기는 것이 바람직하다. 또한, 게이트 패드부에 삼층막(30, 40, 50)을 형성하지 않고 도전체층(60)을 이용하여 게이트 패드(24)를 덮는 패드용 버퍼층을 형성하기 위해서는 도 11에서 보는 바와 같이 게이트 패드부의 일부에 두꺼운 두께를 가지는 감광막 패턴(112)을 남길 수도 있다. 이 경우에는, 게이트 배선(22, 24, 26) 및 공통 배선(27, 28)을 알루미늄 또는 알루미늄 합금을 포함하고 있으며, 이들이 외부로 노출되는 경우 알루미늄 또는 알루미늄 합금이 부식되는 것을 방지하기 위해 사용할 수 있다.Here, as shown in FIG. 10B, the gate pad 24 is exposed in the process of forming the semiconductor pattern 42, the data lines 62, 64, 65, and 66, and the pixel lines 67 and 68 in the gate pad part. For example, the photoresist pattern 114 is left as in the first portion 114. However, since the gate pad 24 may be exposed in a subsequent etching process, the photoresist may be removed. However, in order to prevent the gate pad 24 from being damaged in the subsequent etching process, it is preferable to leave the photoresist pattern 114 to have an intermediate thickness like the first portion 114. In addition, in order to form the pad buffer layer covering the gate pad 24 using the conductor layer 60 without forming the three layer films 30, 40, and 50 in the gate pad portion, as shown in FIG. A portion of the photosensitive film pattern 112 having a thick thickness may be left. In this case, the gate wirings 22, 24, 26 and common wirings 27, 28 contain aluminum or an aluminum alloy, which can be used to prevent corrosion of the aluminum or aluminum alloy when they are exposed to the outside. have.

또한, 도 9에서 보는 바와 같이 주변부(112, 122, 132, 142)에 반도체층(40)을 남기는 경우에는 게이트 전극(24)을 드러내기 위해 도 12에서 보는 바와 같이 게이트 패드(24)의 상부에 감광막을 제거할 수도 있다. 한편, 게이트 패드부에 셰도우 프레임을 이용하여 게이트 패드부에 도전체층이 적층되지 않도록 하는 경우에는 도 13에서 보는 바와 같이 두꺼운 두께를 가지는 감광막 패턴(112)을 형성할 수도 있다. In addition, when the semiconductor layer 40 is left in the peripheral portions 112, 122, 132, and 142 as shown in FIG. 9, the upper portion of the gate pad 24 as shown in FIG. 12 to expose the gate electrode 24. The photosensitive film can also be removed. On the other hand, when the conductive layer is not laminated to the gate pad portion by using the shadow frame in the gate pad portion, a photosensitive film pattern 112 having a thick thickness may be formed as shown in FIG. 13.

이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있으며, 여기에서는 양성 감광막을 사용하는 경우에 대하여 두 가지 방법을 제시한다. 이 경우 감광막의 두께는 통상적인 두께보다 두꺼운 1.6 내지 2㎛ 정도로 형성하는 것이 좋으며, 이는 현상 후 남은 막을 조절하기 좋게 하기 위함이다.As such, there may be various ways of varying the thickness of the photoresist film according to the position. Here, two methods are presented for the case of using the positive photoresist film. In this case, it is preferable that the thickness of the photoresist film is formed to be about 1.6 to 2 μm thicker than the usual thickness, in order to make it possible to control the film remaining after development.

그 중 첫 번째는 마스크에 해상도보다 작은 패턴, 예를 들면 슬릿(slit)이나 격자 형태의 패턴을 형성하거나 반투명막을 두어 빛의 조사량을 조절하는 것이다. 이때, 슬릿 패턴의 선폭이나 간격은 노광시 사용되는 노광기의 분해능보다 작도록 하여 투과율만을 조절할 수 있도록 해야 한다. 한편, 반투명막을 이용하는 경우에는 마스크를 제작할 때 막의 두께를 조절하여 빛의 투과율을 조절할 수 있으며, 다른 투과율을 가지는 다수의 막을 다층막으로 형성하여 빛의 투과율을 조절할 수 있다. 이때, 빛의 조사량을 조절하기 위해서는 크롬(Cr), MgO, MoSi, a-Si 등을 이용할 수 있다.The first of these is to form a pattern smaller than the resolution in the mask, for example, a slit or lattice pattern or to place a translucent film to control the amount of light irradiation. At this time, the line width or spacing of the slit pattern should be smaller than the resolution of the exposure machine used at the time of exposure so that only the transmittance can be adjusted. On the other hand, in the case of using a translucent film, the light transmittance may be controlled by adjusting the thickness of the film when fabricating the mask, and the light transmittance may be controlled by forming a plurality of films having different transmittances into a multilayer film. In this case, in order to adjust the irradiation amount of light, chromium (Cr), MgO, MoSi, a-Si, or the like may be used.

이와 같이 빛의 투과율을 조절할 수 있는 슬릿 패턴이나 반투명막이 형성되 어 있는 마스크를 통하여 감광막에 빛을 조사하면, 감광막의 고분자들은 빛에 의하여 분해되며, 빛의 조사량이 늘어날수록 고분자들의 분해 정도가 달라지게 된다. 빛에 완전히 노출되는 부분의 고분자들이 완전히 분해될 때 노광을 마치게 되면, 빛에 직접 노출되는 부분에 비하여 슬릿 또는 반투명막이 형성되어 있는 부분의 조사량이 적으므로 이 부분에서 감광막 분자들은 일부분은 분해되지 않은 상태이다. 이때, 노광 시간을 길게 하면 모든 부분의 고분자들이 완전히 분해되므로 그렇게 되지 않도록 해야 한다. 이어 감광막을 현상하면, 고분자들이 분해되지 않은 부분의 감광막은 거의 초기 상태의 두께로 남고, 슬릿 패턴 또는 반투명막에 의해 빛이 적게 조사된 부분에는 중간 두께의 감광막이 남고, 빛에 의해 완전히 분해된 부분에는 감광막이 거의 남지 않는다. 이러한 방법을 이용하면, 부분적으로 다른 두께를 가지는 감광막 패턴(112, 114)을 형성할 수 있다.When the light is irradiated to the photoresist film through a slit pattern or a translucent film mask that can control light transmittance, the polymers of the photoresist film are decomposed by light, and the degree of decomposition of the polymers is changed as the amount of light irradiation increases. do. When the exposure ends when the polymers in the part fully exposed to light are completely decomposed, the amount of irradiation of the part where the slit or translucent film is formed is smaller than the part directly exposed to the light, so that the photoresist molecules in this part are not decomposed. It is a state. At this time, if the exposure time is long, all parts of the polymer are completely decomposed, so it should not be so. Subsequently, when the photoresist film is developed, the photoresist film of the portion where the polymers are not decomposed is left at the thickness of the initial state, and the photoresist film having a medium thickness remains on the part irradiated with little light by the slit pattern or the translucent film, and completely decomposed by the light The photoresist is hardly left in the part. Using this method, the photosensitive film patterns 112 and 114 having partially different thicknesses can be formed.

다음 방법은 감광막의 리플로우(reflow)를 이용하는 것이다. 이 경우에는 빛이 완전히 투과할 수 있는 부분과 빛이 완전히 투과할 수 없는 부분으로 나뉘어진 통상의 마스크를 사용하여 감광막이 아예 없거나 일정 두께로 남아 있는 통상의 감광막 패턴이 만든다. 이어, 이러한 감광막 패턴을 리플로우시켜 남아 있는 감광막이 없는 부분으로 흘러내려 중간 두께를 가지는 새로운 감광막 패턴을 형성한다. The next method is to use reflow of the photoresist film. In this case, using a conventional mask divided into a part that can completely transmit light and a part that cannot completely transmit light, a conventional photoresist pattern is formed in which there is no photoresist film or remains at a certain thickness. Subsequently, the photoresist pattern is reflowed and flowed down to a portion where no photoresist remains, thereby forming a new photoresist pattern having an intermediate thickness.

이러한 방법을 통하여 위치에 따라 두께가 서로 다른 감광막 패턴(112, 114)이 만들어진다.Through this method, photoresist patterns 112 and 114 having different thicknesses are formed according to positions.

이어, 감광막 패턴(112, 114) 및 그 하부의 막들, 즉 도전체층(60), 중간층(50) 및 반도체층(40)에 대한 식각을 진행한다. 이때, 데이터 배선부(A)에 는 데이터 배선 및 그 하부의 막들이 그대로 남아 있고, 채널부(C)에는 반도체층만 남아 있어야 하며, 나머지 부분(B)의 화면 표시부에서는 위의 3개 층(60, 50, 40)이 모두 제거되어 게이트 절연막(30)이 드러나야 하며, 주변부에서는 게이트 패드(24)가 드러나야 한다.Subsequently, etching is performed on the photoresist patterns 112 and 114 and the lower layers thereof, that is, the conductor layer 60, the intermediate layer 50, and the semiconductor layer 40. In this case, the data line and the layers under the data line remain in the data line unit A, and only the semiconductor layer remains in the channel unit C, and the upper three layers (in the screen display unit of the remaining portion B) All of the 60, 50, and 40 should be removed to expose the gate insulating layer 30, and the gate pad 24 should be exposed at the periphery.

먼저, 도 14a 및 14b에 도시한 것처럼, 기타 부분(B)의 노출되어 있는 도전체층(60)을 제거하여 그 하부의 중간층(50)을 노출시킨다. 이 과정에서는 건식 식각 또는 습식 식각 방법을 모두 사용할 수 있으며, 이때 도전체층(60)은 식각되고 감광막 패턴(112, 114)은 거의 식각되지 않는 조건하에서 행하는 것이 좋다. 그러나, 건식 식각의 경우 도전체층(60)만을 식각하고 감광막 패턴(112, 114)은 식각되지 않는 조건을 찾기가 어려우므로 감광막 패턴(112, 114)도 함께 식각되는 조건하에서 행할 수 있다. 이 경우에는 습식 식각의 경우보다 제1 부분(114)의 두께를 두껍게 하여 이 과정에서 제1 부분(114)이 제거되어 하부의 도전체층(60)이 드러나는 일이 생기지 않도록 한다.First, as shown in FIGS. 14A and 14B, the exposed conductor layer 60 of the other portion B is removed to expose the lower intermediate layer 50. In this process, both a dry etching method and a wet etching method may be used. In this case, the conductor layer 60 may be etched and the photoresist patterns 112 and 114 may be hardly etched. However, in the case of dry etching, it is difficult to find a condition in which only the conductor layer 60 is etched and the photoresist patterns 112 and 114 are not etched, so that the photoresist patterns 112 and 114 may also be etched together. In this case, the thickness of the first portion 114 is thicker than that of the wet etching so that the first portion 114 is removed in this process so that the lower conductive layer 60 is not exposed.

도전체층(60)이 Mo 또는 MoW 합금, Al 또는 Al 합금, Ta 중 어느 하나인 경우에는 건식 식각이나 습식 식각 중 어느 것이라도 가능하다. 그러나 Cr은 건식 식각 방법으로는 잘 제거되지 않기 때문에 도전체층(60)이 Cr이라면 습식 식각만을 이용하는 것이 좋다. 도전체층(60)이 Cr인 습식 식각의 경우에는 식각액으로 CeNHO3을 사용할 수 있고, 도전체층(60)이 Mo나 MoW인 건식 식각의 경우의 식각 기체로는 CF4와 HCl의 혼합 기체나 CF4와 O2의 혼합 기체를 사용할 수 있으며 후자의 경우 감광막에 대한 식각비도 거의 비슷하다.When the conductor layer 60 is any one of Mo or MoW alloy, Al or Al alloy, and Ta, either dry etching or wet etching can be used. However, since Cr is not easily removed by the dry etching method, it is preferable to use only wet etching if the conductor layer 60 is Cr. In the case of wet etching in which the conductor layer 60 is Cr, CeNHO 3 may be used as an etchant. In the case of dry etching in which the conductor layer 60 is Mo or MoW, the mixed gas or CF of CF 4 and HCl may be used as the etching gas. A mixed gas of 4 and O 2 can be used, and in the latter case, the etching ratio to the photoresist film is almost the same.

이렇게 하면, 도 14a 및 도 14b에 나타낸 것처럼, 채널부(C) 및 데이터 배선부(A)의 도전체층, 즉 소스/드레인용 도전체 패턴(69)만이 남고 기타 부분(B)의 도전체층(60)은 모두 제거되어 그 하부의 중간층(50)이 드러난다. 이때 남은 도전체 패턴(69)은 소스 및 드레인 전극(65, 66)으로 분리되지 않고 연결되어 있는 점을 제외하면 데이터 배선(62, 64, 65, 66) 및 화소 배선(67, 68)의 형태와 동일하다. 또한 건식 식각을 사용한 경우 감광막 패턴(112, 114)도 어느 정도의 두께로 식각된다. 이때 도 11과 같이 감광막 패턴(112)을 게이트 패드부에 남기는 경우에는 게이트 패드를 덮는 도 15a에서 보는 바와 같이 도전체 패턴(69)을 남길 수 있으며, 도 12와 같이 감광막을 제거한 경우에는 도 15b에서 보는 바와 같이 게이트 패드부에 반도체층(40)과 중간층(50)을 남길 수 있다.In this way, as shown in FIGS. 14A and 14B, only the conductor layer of the channel portion C and the data wiring portion A, that is, the conductor pattern 69 for the source / drain remains, and the conductor layer of the other portion B ( 60 are all removed to reveal the underlying intermediate layer 50. In this case, the remaining conductor patterns 69 are not connected to the source and drain electrodes 65 and 66 but connected to each other, except that the data patterns 62, 64, 65 and 66 and the pixel wirings 67 and 68 are connected. Is the same as In addition, when dry etching is used, the photoresist patterns 112 and 114 are also etched to a certain thickness. In this case, when the photoresist pattern 112 is left in the gate pad part as shown in FIG. 11, the conductor pattern 69 may be left as shown in FIG. 15A, which covers the gate pad, and when the photoresist film is removed as shown in FIG. 12, FIG. 15B. As shown in FIG. 2, the semiconductor layer 40 and the intermediate layer 50 may be left in the gate pad portion.

이어, 도 16a 및 16b에 도시한 바와 같이, 기타 부분(B)의 노출된 중간층(50) 및 그 하부의 반도체층(40)을 감광막의 제1 부분(114)과 함께 건식 식각 방법으로 동시에 제거한다. 이 때의 식각은 감광막 패턴(112, 114)과 중간층(50) 및 반도체층(40)(반도체층과 중간층은 식각 선택성이 거의 없음)이 동시에 식각되며 게이트 절연막(30)은 식각되지 않는 조건하에서 행하여야 하며, 특히 감광막 패턴(112, 114)과 반도체층(40)에 대한 식각비가 거의 동일한 조건으로 식각하는 것이 바람직하다. 예를 들어, SF6과 HCl의 혼합 기체나, SF6과 O2의 혼합 기체를 사용하면 거의 동일한 두께로 두 막을 식각할 수 있다. 감광막 패턴(112, 114)과 반도체층(40)에 대한 식각비가 동일한 경우 제1 부분(114)의 두께는 반도체층(40)과 중간층(50)의 두께를 합한 것과 같거나 그보다 작아야 한다.Subsequently, as shown in FIGS. 16A and 16B, the exposed intermediate layer 50 of the other portion B and the semiconductor layer 40 below it are simultaneously removed together with the first portion 114 of the photosensitive film by a dry etching method. do. At this time, etching is performed under the condition that the photoresist patterns 112 and 114, the intermediate layer 50, and the semiconductor layer 40 (the semiconductor layer and the intermediate layer have almost no etching selectivity) are simultaneously etched, and the gate insulating layer 30 is not etched. In particular, it is preferable to etch under conditions in which the etch ratios of the photoresist patterns 112 and 114 and the semiconductor layer 40 are almost the same. For example, by using a mixed gas of SF 6 and HCl or a mixed gas of SF 6 and O 2 , the two films can be etched to almost the same thickness. When the etching ratios of the photoresist patterns 112 and 114 and the semiconductor layer 40 are the same, the thickness of the first portion 114 should be equal to or smaller than the sum of the thicknesses of the semiconductor layer 40 and the intermediate layer 50.

이렇게 하면, 도 16a 및 16b에 나타낸 바와 같이, 채널부(C)의 제1 부분(114)이 제거되어 소스/드레인용 도전체 패턴(69)이 드러나고, 기타 부분(B)의 중간층(50) 및 반도체층(40)이 제거되어 그 하부의 게이트 절연막(30)이 드러나고, 게이트 패드부에서는 게이트 패드(24)가 드러난다. 한편, 데이터 배선부(A)의 제2 부분(112) 역시 식각되므로 두께가 얇아진다. 또한, 이 단계에서 반도체 패턴(42)이 완성된다. 도면 부호 59는 각각 소스/드레인용 도전체 패턴(69) 하부의 중간층 패턴을 가리킨다. 여기서, 게이트 패드부에 도 15a 및 도 13과 같이 감광막 패턴(112)을 형성하는 경우에는 도 17a 및 17b에서 보는 바와 같이, 감광막 패턴(112)의 두께가 얇아진다. 또한, 도 15b와 같이 반도체층(40) 및 중간층(50)을 남기는 경우에는 이들이 제거되어 도 17c와 같이 게이트 패드(24)가 드러난다.This removes the first portion 114 of the channel portion C, revealing the source / drain conductor pattern 69, as shown in FIGS. 16A and 16B, and the intermediate layer 50 of the other portion B. And the semiconductor layer 40 is removed to expose the gate insulating layer 30 thereunder, and the gate pad 24 is exposed in the gate pad portion. On the other hand, since the second portion 112 of the data wiring portion A is also etched, the thickness becomes thin. In this step, the semiconductor pattern 42 is completed. Reference numeral 59 denotes an intermediate layer pattern under the conductor pattern 69 for source / drain, respectively. Here, when the photoresist pattern 112 is formed in the gate pad portion as shown in FIGS. 15A and 13, the thickness of the photoresist pattern 112 is reduced as shown in FIGS. 17A and 17B. In addition, when the semiconductor layer 40 and the intermediate layer 50 are left as shown in FIG. 15B, these are removed to expose the gate pad 24 as shown in FIG. 17C.

이어 애싱(ashing)을 통하여 표면에 잔류하고 있는 감광막 찌꺼기를 제거한다. 애싱하는 방법으로는 플라스마 기체를 이용하거나 마이크로파(microwave)를 이용할 수 있으며, 주로 사용하는 조성물은 산소를 들 수 있다.Subsequently, ashing removes the photoresist residue remaining on the surface. As the method of ashing, plasma gas or microwave may be used, and the composition mainly used includes oxygen.

다음, 도 3 내지 도 5에서 보는 바와 같이 채널부(C)의 소스/드레인용 도전체 패턴(69) 및 그 하부의 소스/드레인용 중간층 패턴(59)을 식각하여 제거한다. 이 때, 식각은 소스/드레인용 도전체 패턴(69)과 중간층 패턴(59) 모두에 대하여 건식 식각만으로 진행할 수도 있으며, 소스/드레인용 도전체 패턴(69)에 대해서는 습식 식각으로, 중간층 패턴(59)에 대해서는 건식 식각으로 행할 수도 있다. 전자 의 경우 소스/드레인용 도전체 패턴(69)과 중간층 패턴(59)의 식각 선택비가 큰 조건하에서 식각을 행하는 것이 바람직하며, 이는 식각 선택비가 크지 않을 경우 식각 종점을 찾기가 어려워 채널부(C)에 남는 반도체 패턴(42)의 두께를 조절하기가 쉽지 않기 때문이다. 예를 들면, SF6과 O2의 혼합 기체를 사용하여 소스/드레인용 도전체 패턴(69)을 식각하는 것을 들 수 있다. 습식 식각과 건식 식각을 번갈아 하는 후자의 경우에는 습식 식각되는 소스/드레인용 도전체 패턴(69)의 측면은 식각되지만, 건식 식각되는 중간층 패턴(59)은 거의 식각되지 않으므로 계단 모양으로 만들어진다. 중간층 패턴(59) 및 반도체 패턴(42)을 식각할 때 사용하는 식각 기체의 예로는 앞에서 언급한 CF4와 HCl의 혼합 기체나 CF4와 O2의 혼합 기체를 들 수 있으며, CF4와 O2를 사용하면 균일한 두께로 반도체 패턴(42)을 남길 수 있다. 이때, 도 4에 도시한 것처럼 반도체 패턴(42)의 일부가 제거되어 두께가 작아질 수도 있으며 감광막 패턴의 제2 부분(112)도 이때 어느 정도의 두께로 식각된다. 이때의 식각은 게이트 절연막(30) 및 게이트 패드(24)가 식각되지 않는 조건으로 행하여야 하며, 제2 부분(112)이 식각되어 그 하부의 데이터 배선(62, 64, 65, 66)이 드러나는 일이 없도록 감광막 패턴이 두꺼운 것이 바람직함은 물론이다.Next, as shown in FIGS. 3 to 5, the source / drain conductor pattern 69 of the channel portion C and the source / drain interlayer pattern 59 under the etching are removed by etching. At this time, the etching may be performed only by dry etching with respect to both the source / drain conductor pattern 69 and the intermediate layer pattern 59, and the source / drain conductor pattern 69 may be wet-etched and the intermediate layer pattern ( 59) may be performed by dry etching. In the former case, it is preferable to perform etching under the condition that the etching selectivity of the source / drain conductor pattern 69 and the interlayer pattern 59 is large, which is difficult to find the etching end point when the etching selectivity is not large. This is because it is not easy to adjust the thickness of the semiconductor pattern 42 remaining in Fig. 2). For example, etching of the source / drain conductor pattern 69 is carried out using a mixed gas of SF 6 and O 2 . In the latter case of alternating between wet etching and dry etching, the side surface of the wet-etched source / drain conductor pattern 69 is etched, but the dry layered intermediate layer pattern 59 is hardly etched, and thus is formed in a step shape. Examples of the etching gas used to etch the intermediate layer pattern 59 and the semiconductor pattern 42 include the aforementioned mixed gas of CF 4 and HCl or mixed gas of CF 4 and O 2. CF 4 and O Using 2 can leave the semiconductor pattern 42 in a uniform thickness. In this case, as shown in FIG. 4, a portion of the semiconductor pattern 42 may be removed to reduce the thickness, and the second portion 112 of the photoresist pattern may be etched to a certain thickness at this time. At this time, the etching must be performed under the condition that the gate insulating layer 30 and the gate pad 24 are not etched, and the second portion 112 is etched to expose the data lines 62, 64, 65, and 66 below. It is a matter of course that the photosensitive film pattern is preferably thick so that there is no work.

이렇게 하면, 소스 전극(65)과 드레인 전극(66)이 분리되면서 데이터 배선(62, 64, 65, 66) 및 화소 배선(67, 68)과 그 하부의 접촉층 패턴(55, 56)이 완성된다.In this way, the source electrode 65 and the drain electrode 66 are separated, and the data wirings 62, 64, 65, 66, and the pixel wirings 67 and 68 and the contact layer patterns 55 and 56 thereunder are completed. do.

마지막으로 데이터 배선부(A)에 남아 있는 감광막 제2 부분(112)을 제거하면 도 3 내지 도 5에서 보는 바와 같은 액정 표시 장치용 박막 트랜지스터 기판을 완성한다. 여기서, 제2 부분(112)의 제거는 채널부(C) 소스/드레인용 도전체 패턴(69)을 제거한 후 그 밑의 중간층 패턴(59)을 제거하기 전에 이루어질 수도 있다.Finally, when the photoresist second portion 112 remaining in the data wiring portion A is removed, the thin film transistor substrate for the liquid crystal display device as shown in FIGS. 3 to 5 is completed. Here, the removal of the second part 112 may be performed after removing the channel pattern C source / drain conductor pattern 69 and before removing the intermediate layer pattern 59 thereunder.

이러한 제조 방법에서, 데이터 배선을 건식 식각이 가능한 물질로 형성하는 경우에는 감광막 패턴의 두께를 조절하여 앞에서 설명한 바와 같이 여러 번의 중간 공정을 거치지 않고 한 번의 식각 공정으로 접촉층 패턴, 반도체층 패턴, 데이터 배선을 형성할 수 있다. 즉, B 부분의 금속층(60), 접촉층(50) 및 반도체층(40)을 식각하는 동안 C 부분에서는 감광막 패턴(114)과 그 하부의 접촉층(50)을 식각하고 A 부분에서는 감광막 패턴(112)의 일부만 식각하는 조건을 선택하여 한 번의 공정으로 형성할 수도 있다.In such a manufacturing method, when the data line is formed of a dry etching material, the thickness of the photoresist pattern is adjusted so that the contact layer pattern, the semiconductor layer pattern, and the data are processed in one etching process without going through several intermediate processes as described above. Wiring can be formed. That is, during the etching of the metal layer 60, the contact layer 50, and the semiconductor layer 40 in the portion B, the photoresist pattern 114 and the contact layer 50 under the portion are etched in the C portion, and the photoresist pattern in the A portion. A condition for etching only part of the 112 may be selected and formed in one step.

이러한 제조 방법에서는 반도체 패턴(42)이 데이터 배선(62, 64, 65, 66) 및 화소 배선(67, 68)의 하부에만 형성하였지만, 감광막 패턴(114)을 감광막 패턴(112)의 둘레에 형성하여 반도체 패턴(42)이 데이터 배선(62, 64, 65, 66) 및 화소 배선(67, 68) 밖으로 나오도록 형성할 수도 있다. In this manufacturing method, the semiconductor pattern 42 is formed only below the data lines 62, 64, 65, 66 and the pixel lines 67, 68, but the photoresist pattern 114 is formed around the photoresist pattern 112. Thus, the semiconductor pattern 42 may be formed to extend out of the data lines 62, 64, 65, and 66 and the pixel lines 67 and 68.

또한, 기판의 상부에 반도체 패턴(42)이 데이터 배선(62, 64, 65, 66) 및 화소 배선(67, 68)을 덮는 보호막을 추가로 형성할 수 있으며, 보호막을 추가로 형성하는 경우에도 게이트 패드부 및 데이터 패드부를 포함하는 주변부(112, 122, 132, 142)에 보호막이 적층되지 않도록 셰도우 마스크(100, 도 8참조)에 비성막 영역을 둔다. In addition, a protective film may be further formed on the substrate to cover the data lines 62, 64, 65, and 66 and the pixel lines 67 and 68, and even when the protective layer is further formed. The non-film forming region is provided in the shadow mask 100 (see FIG. 8) so that the protective film is not laminated on the peripheral portions 112, 122, 132, and 142 including the gate pad portion and the data pad portion.

이러한 본 발명에 따른 제조 방법에서는 게이트 배선 및 공통 배선을 형성하는 마스크와 데이터 배선, 화소 배선 및 반도체 패턴을 형성하고, 셰도우 프레임을 이용하여 게이트 절연막이 게이트 패드를 덮지 않도록 함으로써 2매의 마스크만을 이용하여 액정 표시 장치용 박막 트랜지스터 기판을 완성한다 In the manufacturing method according to the present invention, only two masks are formed by forming a mask for forming a gate wiring and a common wiring, a data wiring, a pixel wiring, and a semiconductor pattern, and preventing the gate insulating film from covering the gate pad using a shadow frame. To complete the thin film transistor substrate for a liquid crystal display device.

이와 같이, 이러한 본 발명에 따르면 액정 표시 장치용 박막 트랜지스터 기판을 제조할 때 데이터 배선과 반도체 패턴을 하나의 마스크를 이용한 사진 식각 공정으로 형성하는 동시에 게이트 절연막으로 게이트 패드를 가리지 않도록 함으로써 마스크의 수를 효과적으로 줄어 제조 비용을 최소화할 수 있다.As described above, according to the present invention, when manufacturing a thin film transistor substrate for a liquid crystal display device, the data wiring and the semiconductor pattern are formed by a photolithography process using one mask, and the number of masks is prevented by covering the gate pads with the gate insulating film. It can effectively reduce the manufacturing cost.

Claims (13)

화면 표시부와 주변부를 포함하는 절연 기판 위에 상기 화면 표시부의 게이트선 및 게이트 전극과 상기 주변부의 게이트 패드를 포함하는 게이트 배선과 상기 화면 표시부의 공통 전극선 및 공통 전극을 포함하는 공통 배선을 형성하는 단계,Forming a gate wiring including a gate line and a gate electrode of the screen display unit and a gate pad of the peripheral portion, and a common wiring including a common electrode line and a common electrode of the screen display unit on an insulating substrate including a screen display unit and a peripheral unit; 상기 게이트 패드의 적어도 일부분은 덮지 않으며, 상기 화면 표시부의 상기 기판과 상기 게이트 배선을 덮는 게이트 절연막을 형성하는 단계,Forming a gate insulating layer covering at least a portion of the gate pad and covering the substrate and the gate wiring of the screen display unit; 상기 게이트 절연막 패턴 위에 반도체 패턴을 형성하는 단계,Forming a semiconductor pattern on the gate insulating layer pattern; 상기 반도체층 패턴 위에 접촉층 패턴을 형성하는 단계,Forming a contact layer pattern on the semiconductor layer pattern, 상기 접촉층 패턴 위에 상기 화면 표시부의 데이터선과 소스 전극 및 드레인 전극과 상기 주변부의 데이터 패드를 포함하는 데이터 배선과 상기 화면 표시부의 화소 전극선 및 화소 전극을 포함하는 화소 배선을 형성하는 단계Forming a data line including a data line, a source electrode and a drain electrode of the screen display unit, and a data pad of the peripheral portion on the contact layer pattern, and a pixel wire including pixel electrode lines and pixel electrodes of the screen display unit. 를 포함하며,Including; 상기 게이트 절연막은 상기 게이트 패드의 상부에 적층되지 않도록 적어도 상기 게이트 패드가 형성되어 있는 상기 주변부의 게이트 패드부에 제1 비성막 영역을 가지는 셰도우 프레임을 이용하여 형성하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.The gate insulating layer may be formed using a shadow frame having a first non-film forming region in at least a gate pad portion of the peripheral portion where the gate pad is formed so as not to be stacked on the gate pad. Manufacturing method. 제1항에서,In claim 1, 상기 셰도우 마스크는 상기 데이터 패드가 형성되는 상기 주변부의 데이터 패드부에 상기 게이트 절연막 또는 상기 반도체 패턴 또는 상기 접촉층 패턴이 적층되지 않도록 제2 비성막 영역을 더 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.The shadow mask may further include a second non-film area to prevent the gate insulating film, the semiconductor pattern, or the contact layer pattern from being stacked on the data pad portion of the peripheral portion where the data pad is formed. Manufacturing method. 제1항에서,In claim 1, 상기 데이터 배선, 상기 접촉층 패턴 및 상기 반도체 패턴은 하나의 감광막 패턴을 이용한 사진 식각 공정을 통하여 이루어지며, 상기 감광막 패턴은 상기 소스 전극 및 드레인 전극 사이의 채널부에 대응하는 부분을 포함하며 제1 두께를 가지는 제1 부분과 상기 제1 두께보다 두꺼운 두께를 가지는 제2 부분 및 상기 제1 및 제2 부분을 제외한 부분에 위치하며 두께가 없는 제3 부분을 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.The data line, the contact layer pattern, and the semiconductor pattern are formed through a photolithography process using one photoresist pattern, and the photoresist pattern includes a portion corresponding to a channel portion between the source electrode and the drain electrode. A thin film transistor substrate for a liquid crystal display device comprising a first portion having a thickness, a second portion having a thickness greater than the first thickness, and a third portion having no thickness and positioned at a portion other than the first and second portions. Manufacturing method. 제3항에서,In claim 3, 상기 데이터 배선과 상기 접촉층 패턴 및 상기 반도체 패턴을 하나의 마스크를 사용하여 형성하는 박막 트랜지스터 기판의 제조 방법.And forming the data line, the contact layer pattern, and the semiconductor pattern using a mask. 제4항에서,In claim 4, 상기 게이트 절연막, 상기 반도체 패턴, 상기 접촉층 패턴 및 상기 데이터 배선의 형성 단계는,The forming of the gate insulating film, the semiconductor pattern, the contact layer pattern, and the data wiring may include 상기 게이트 절연막, 반도체층, 접촉층 및 도전체층을 증착하는 단계,Depositing the gate insulating film, the semiconductor layer, the contact layer and the conductor layer, 상기 도전층 위에 감광막을 도포하는 단계,Applying a photoresist film on the conductive layer, 상기 감광막을 상기 마스크를 통하여 노광하는 단계,Exposing the photosensitive film through the mask; 상기 감광막을 현상하여 상기 제2 부분이 상기 데이터 배선 및 상기 화소 배선의 상부에 위치하도록 상기 감광막 패턴을 형성하는 단계,Developing the photoresist to form the photoresist pattern such that the second portion is positioned above the data line and the pixel line; 상기 제3 부분 아래의 상기 도전층과 그 하부의 접촉층 및 반도체층, 상기 제1 부분과 그 아래의 상기 도전층 및 접촉층, 그리고 상기 제2 부분의 일부 두께를 식각하여 상기 도전층, 상기 접촉층, 상기 반도체층으로 각각 이루어진 상기 데이터 배선, 상기 접촉층 패턴, 상기 반도체 패턴을 형성하는 단계,Etching the conductive layer below the third portion and a contact layer and semiconductor layer below it, the conductive layer and contact layer below the first portion and below, and a partial thickness of the second portion to etch the conductive layer, the Forming the data line, the contact layer pattern, and the semiconductor pattern each consisting of a contact layer, the semiconductor layer, 상기 감광막 패턴을 제거하는 단계Removing the photoresist pattern 를 포함하는 박막 트랜지스터 기판의 제조 방법.Method of manufacturing a thin film transistor substrate comprising a. 제5항에서,In claim 5, 상기 데이터 배선, 상기 접촉층 패턴, 상기 반도체 패턴의 형성 단계는,Forming the data line, the contact layer pattern, and the semiconductor pattern, 상기 제3 부분 아래의 상기 도전층을 습식 또는 건식 식각하여 상기 접촉층을 노출시키는 단계,Wet or dry etch the conductive layer under the third portion to expose the contact layer, 상기 제3 부분 아래의 접촉층 및 그 아래의 상기 반도체층을 상기 제1 부분과 함께 건식 식각하여 상기 제3 부분 아래의 상기 게이트 절연막과 상기 제1 부분 아래의 상기 도전층을 노출시킴과 동시에 상기 반도체층으로 이루어진 상기 반도체 패턴을 완성하는 단계,Dry contacting the contact layer under the third portion and the semiconductor layer thereunder with the first portion to expose the gate insulating film under the third portion and the conductive layer under the first portion and simultaneously Completing the semiconductor pattern made of a semiconductor layer, 상기 제1 부분 아래의 상기 도전층과 그 아래의 상기 접촉층을 식각하여 제 거함으로써 상기 데이터 배선과 상기 접촉층 패턴을 완성하는 단계Completing the data line and the contact layer pattern by etching and removing the conductive layer under the first portion and the contact layer thereunder. 를 포함하는 박막 트랜지스터 기판의 제조 방법.Method of manufacturing a thin film transistor substrate comprising a. 제6항에서,In claim 6, 상기 반도체층, 접촉층 및 도전체층을 증착하는 단계에서, 상기 셰도우 프레임을 이용하여 상기 게이트 패드부에 선택적으로 상기 반도체층, 접촉층 또는 도전체층이 적층되지 않도록 하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.In the depositing of the semiconductor layer, the contact layer and the conductor layer, a thin film transistor substrate for a liquid crystal display device such that the semiconductor layer, the contact layer or the conductor layer is not selectively stacked on the gate pad portion by using the shadow frame. Manufacturing method. 제7항에서,In claim 7, 상기 감광막 패턴은 상기 게이트 패드부에 대응하며, 상기 제1 또는 제2 두께를 가지거나 두께가 없는 제4 부분을 더 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.The photoresist pattern may correspond to the gate pad part and further include a fourth part having the first or second thickness or no thickness. 제3항에서,In claim 3, 상기 사진 식각 공정에 사용되는 마스크는 빛이 일부만 투과될 수 있는 첫째 부분과 빛이 완전히 투과될 수 없는 둘째 부분 및 빛이 완전히 투과될 수 있는 셋째 부분을 포함하고, 상기 감광막 패턴은 양성 감광막이며, 상기 마스크의 첫째, 둘째, 셋째 부분은 노광 과정에서 상기 감광막 패턴의 제1, 제2, 제3 부분에 각각 대응하도록 정렬되는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.The mask used in the photolithography process includes a first portion through which only part of the light can be transmitted, a second portion through which light cannot be transmitted completely, and a third portion through which light can be completely transmitted, wherein the photoresist pattern is a positive photoresist layer, The first, second, and third portions of the mask may be aligned to correspond to the first, second, and third portions of the photoresist pattern during the exposure process. 제9항에서,In claim 9, 상기 마스크의 첫째 부분은 반투명막을 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.And a first portion of the mask comprises a translucent film. 제9항에서,In claim 9, 상기 마스크의 첫째 부분은 상기 노광 단계에서 사용되는 광원의 분해능보다 크기가 작은 패턴을 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.And a first portion of the mask comprises a pattern smaller in size than the resolution of the light source used in the exposing step. 제3항에서,In claim 3, 상기 감광막 패턴의 제1 부분은 리플로우를 통하여 형성하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.And a first portion of the photoresist pattern is formed through reflow. 제1항에서,In claim 1, 상기 데이터 배선, 상기 화소 배선 및 상기 반도체 패턴을 덮는 보호막을 적층하는 단계를 더 포함하며,Stacking a passivation layer covering the data line, the pixel line, and the semiconductor pattern; 상기 셰도우 프레임을 이용하여 상기 게이트 패드 및 데이터 패드가 형성되어 있는 상기 주변부에는 상기 보호막이 적층되지 않도록 하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.The method of manufacturing a thin film transistor substrate for a liquid crystal display device using the shadow frame so that the protective layer is not laminated on the peripheral portion where the gate pad and the data pad are formed.
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