JPH06104156A - 半導体集積回路装置の製造方法および半導体製造装置 - Google Patents

Abstract

(57)【要約】 【目的】 半導体基板上に既に形成されている複数の回
路パターン層と、これから半導体基板上に転写する回路
パターン層との合わせ精度を向上させる。 【構成】 複数の回路パターン層を有する半導体ウエハ
上に所定の回路パターン層を転写するのに先立ち合せを
行う際に、次のようにする。工程１０３：複数の回路パ
ターン層および所定の回路パターン層と基準層とのそれ
ぞれの合せズレの二次元分布を凸多角形で近似する。工
程１０４：その凸多角形を用いてその複数の回路パター
ン層毎にその所定の回路パターン層との合せズレの許容
量を求め、これを二次元方向に変化する量を有する凸多
角形で近似する。工程１０５：前記複数の回路パターン
層毎に近似された複数の凸多角形を合成し、その重なり
部分の凸多角形をその複数の回路パターン層とその所定
の回路パターン層との露光時の合せズレの許容量として
抽出する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置の
製造方法および半導体製造装置技術に関し、例えば半導
体集積回路装置の製造工程の一工程である露光工程にお
ける回路パターンの位置合わせ技術に適用して有効な技
術に関するものである。

【０００２】

【従来の技術】半導体集積回路装置を製造するには、十
数層に及ぶ複数層の回路パターンを互いの位置を正確に
合わせた状態で重ねる必要がある。異層の回路パターン
間の位置ずれは、半導体集積回路装置の信頼性や製造歩
留りを低下させるからである。

【０００３】そこで、半導体ウエハ上に回路パターンを
転写する露光処理に際しては、フォトマスク（レチクル
を含む）上の回路パターンと、既に半導体ウエハ上に形
成されている回路パターンとの相対的な位置を確保した
後、露光処理を行うようにしている。

【０００４】この位置合わせ（以下、単に合わせとい
う）は、フォトマスクを用いる露光方法だけでなく、フ
ォトマスクを用いない露光方法、例えば電子ビームやイ
オンビームを用いた直接描画方法等の場合においても必
要である。

【０００５】この合わせ精度を向上させる従来技術につ
いては、例えば特開平３−１９４９１４号公報に記載が
あり、露光処理に先立って、合わせオフセット、縮小
率、ショット回転およびスケーリング誤差等、最小二乗
法で求めることができる上、パラメータとして縮小投影
露光装置（以下、ステッパという）を制御し易く、ま
た、変動を時系列的に把握し易い合わせズレ要因を測定
し、その測定値に基づいてステッパの加工条件を補正す
る技術について説明されている。この場合、合わせズレ
の補正値は、一次元的に表現されていた。

【０００６】

【発明が解決しようとする課題】ところで、近年、半導
体集積回路装置においては、素子や配線の微細化および
配線層の多層化に伴い、回路パターンの重ね合わせ時に
既に多少のズレをもって形成されている複数の回路パタ
ーン層に対して、高精度の重ね合わせが要求されてい
る。

【０００７】ところが、上記従来の技術においては、複
数の回路パターン層にわたる合わせズレ状況および合わ
せズレ許容量を把握する手段を有していないため、複数
の回路パターン層にわたる補正が困難であり、異層の回
路パターン間の良好な合わせができないという問題があ
った。

【０００８】この複数の回路パターン層にわたる合わせ
に着目した従来技術としては、例えば特開平３−１５１
６２６号公報に記載があり、ステッパの位置検出用のタ
ーゲットを予め複数の回路パターン層に挿入しておき、
続く露光処理に先立って、各回路パターン層のターゲッ
トの位置を検出した後、複数の回路パターン層のターゲ
ットの位置を平均して平均のターゲット位置を算出し、
その算出値をその露光処理時のステッパの合わせ位置と
する技術について説明されている。

【０００９】ところが、この従来技術においては、二次
元的な誤差の分布や二次元的な合わせズレ許容量を、各
回路パターン層毎に把握したり、複数の回路パターン層
間にわたって総合的に把握したりする手段がないため、
複数の回路パターン層間の合わせ精度を高い精度で測定
したり、微細化多層化する半導体集積回路装置に必要な
精度でステッパを制御したりするということに対応する
ことができない問題があった。

【００１０】また、この従来技術においては、ステッパ
のレンズ歪、ステージ歪、経時変化歪およびステッパ間
の整合歪等に起因する誤差等、複雑な誤差要因について
配慮されておらず、充分な合わせ精度が得られないとい
う問題があった。

【００１１】さらに、益々多層となる半導体集積回路装
置においては、複数の回路パターン層間の合わせにおい
て、合わせの許容量の厳しさが二次元的な方向性を有し
ているので、この条件を考慮してステッパを制御する必
要があるが、これについても充分に配慮されていないと
いう問題があった。

【００１２】ここで、例えば各回路パターン層で合わせ
ズレ許容量を最小値にして管理することもできるが、そ
のようにする場合、ステッパの性能不足により繰り返し
先行露光を行わなければならないので、半導体集積回路
装置の製造におけるスループットが低下する問題があっ
た。

【００１３】本発明は上記課題に着目してなされたもの
であり、その目的は、半導体基板上に既に形成されてい
る複数の回路パターン層と、これから転写しようとする
回路パターン層との合わせ精度を向上させることのでき
る技術を提供することにある。

【００１４】本発明の他の目的は、半導体集積回路装置
の露光工程におけるスループットを向上させることので
きる技術を提供することにある。

【００１５】本発明の前記ならびにその他の目的と新規
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。

【００１６】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１７】すなわち、請求項１記載の発明は、複数の
回路パターン層が既に形成されている半導体基板上に所
定の回路パターン層を転写する露光処理に先立って合わ
せを行う際に、前記複数の回路パターン層と基準層およ
び前記所定の回路パターン層と基準層とのそれぞれの合
わせズレの二次元分布を第１の多角形で近似する工程
と、前記第１の多角形を用いて、前記複数の回路パター
ン層毎に、前記所定の回路パターン層との合わせズレの
許容量を求め、これを二次元方向に変化する量として第
２の多角形で近似する工程と、前記複数の回路パターン
層毎に近似された複数の第２の多角形を合成し、その重
なり部分である第３の多角形を、前記複数の回路パター
ン層と、前記所定の回路パターン層との露光時の合わせ
ズレの許容量として抽出する工程とを有する半導体集積
回路装置の製造方法とするものである。

【００１８】請求項２記載の発明は、前記所定の回路パ
ターン層の合わせズレの二次元分布を近似する第１の多
角形が、前記第３の多角形内に包含されるように誤差要
因を調節して、露光時の位置合わせの補正量を算出する
工程を有する半導体集積回路装置の製造方法とするもの
である。

【００１９】請求項３記載の発明は、前記合わせズレの
二次元分布を第１の多角形で近似する際に、予め設定さ
れている露光装置のレンズ歪、ステージ歪、経時変化歪
および露光処理部間の整合歪による合わせズレの少なく
とも１つの要素を、前記第１の多角形のデータに取り入
れる半導体集積回路装置の製造方法とするものである。

【００２０】

【作用】上記した請求項１記載の発明によれば、半導体
基板上の複数の回路パターン層と基準層との間に生じて
いる実際の合わせ誤差を第３の多角形のデータにより把
握することができるので、その複数の回路パターン層
と、これから半導体基板上に転写しようとしている所定
の回路パターン層との実際の合わせズレの状態を把握す
ることができる。

【００２１】上記した請求項２記載の発明によれば、半
導体基板上に既に形成されている複数の回路パターン層
と、これから半導体基板上に転写しようとしている所定
回路パターン層とを高精度に合わせた状態で露光処理を
行うことができる。

【００２２】上記した請求項３記載の発明によれば、従
来充分に考慮されていなかった露光装置のレンズ歪、ス
テージ歪、経時変化歪および露光処理部間の整合歪に起
因する合わせズレを合わせの許容量を決定する要素とし
て取り入れることにより、半導体基板上に既に形成され
ている複数の回路パターン層と、これから半導体基板上
に転写しようとしている所定回路パターン層との合わせ
精度を向上させることができる。

【００２３】

【実施例】図１および図２は本発明の一実施例である半
導体集積回路装置の製造工程を示す工程図、図３は本実
施例の半導製造装置の説明図、図４および図５は半導体
基板の所定の回路パターン層に形成された位置合わせ精
度測定用パターンの平面図、図６は各回路パターン層に
おける位置合わせズレの二次元分布を示すグラフ図、図
７は図６の位置合わせズレの二次元分布を多角形で表現
した場合を示すグラフ図、図８は図７の所定の位置合わ
せズレの二次元分布内の所定点を基準として設定され多
角形で表現された位置合わせズレの許容量の二次元分布
を示すグラフ図、図９は図７の所定の位置合わせズレの
二次元分布内の複数の所定点の各々を基準として設定さ
れ多角形で表現された複数の位置合わせズレの許容量の
二次元分布を合成した状態を示すグラフ図、図１０は図
９の多角形で表現された複数の位置合わせズレの許容量
の二次元分布の重なり部分を抽出して作成された所定の
回路パターン層の位置合わせズレの許容量の二次元分布
を示すグラフ図、図１１は各回路パターン層の多角形で
表現された位置合わせズレの許容量の二次元分布を合成
した状態を示すグラフ図、図１２は図１１の多角形で表
現された複数の位置合わせズレの許容量の二次元分布の
重なり部分を抽出して作成された複数層間の位置合わせ
ズレの許容量の二次元分布を示すグラフ図、図１３〜図
１５を図１２の多角形で表現された複数層間の位置合わ
せズレの許容量の二次元分布と多角形で表現された位置
合わせズレの二次元分とから露光条件の補正量を算出す
る工程の説明図である。

【００２４】図３に示す本実施例の半導体製造装置１
は、ワークステーション等のような計算機２と、計算機
用の外部記憶装置２ａと、合わせ精度測定装置３と、複
数のステッパ４ａ₁ 〜４ａ_n と、これらを電気的に接続
する通信装置５とを有している。

【００２５】計算機２は、後述するステッパ露光条件の
補正量を算出するための計算機能を有する他、各回路パ
ターン層の合わせズレの許容量を設定するための機能お
よびデバイス設計情報の授受を行うためのインターフェ
イス機能等を有している。

【００２６】また、計算機２においては、合わせ精度測
定装置３で測定された合わせズレ量のデータ等に基づい
て、後述する方法によってステッパ露光条件の補正量を
算出した後、その補正量のデータを通信装置５を介して
所定のステッパ４ａ₁ 〜４ａ_n に転送するようになって
いる。

【００２７】合わせ精度測定装置３は、図示しない半導
体ウエハ（半導体基板）の各回路パターン層に形成され
た後述の合わせ精度測定用パターン（以下、単に合わせ
パターンという）の位置関係等から基準層と各回路パタ
ーン層との合わせズレ量を測定するようになっている。

【００２８】合わせ精度測定装置３において測定された
合わせズレ量のデータは、品種およびステッパ別に分類
されて計算機２の外部記憶装置２ａにデータベースとし
て格納されるようになっている。

【００２９】ステッパ４ａ₁ 〜４ａ_n においては、計算
機２から転送された補正量の情報に基づいて、重ね合わ
せの条件等、ステッパ露光条件を補正した後、後続の半
導体ウエハに対して露光処理を施すようになっている。
そして、露光処理を施した半導体ウエハを、関連情報と
ともに、合わせ精度測定装置３に送るようになってい
る。

【００３０】次に、半導体ウエハ上に形成された上記合
わせパターンを図４および図５によって説明する。な
お、ここでは、基準層をｉ、合わせ層をｎで表現し、合
わせ込みの対象となる複数の回路パターン層をｉ〜ｎ−
１とする。

【００３１】図４および図５の中央には、基準層に形成
された枠状の基準合わせ精度測定用パターン６ａ_i が示
されている。

【００３２】図４において、基準合わせ精度測定用パタ
ーン６ａ_i の周囲には、ｉ＋１層に形成された枠状の合
わせ精度測定用パターン６ａ_i+1 が示されている。図４
のΔＸはＸ方向の合わせズレ量を示し、ΔＹはＹ方向の
合わせズレ量を示している。

【００３３】また、図５において、基準合わせ精度測定
用パターン６ａ_i の周囲には、合わせ層に形成された枠
状の合わせ精度測定用パターン６ａ_n が示されている。

【００３４】合わせ層を合わせる際には、ｉ＋１層から
合わせ層までの合わせズレを、基準層の基準合わせ精度
測定用パターン６ａ_i と、合わせ精度測定用パターン６
ａ_{i+ 1} 〜６ａ_n との位置関係から測定するようになって
いる。

【００３５】次に、本実施例のステッパ露光条件の補正
量の設定方法を図１の工程に沿って図３〜図１２を用い
て説明する。

【００３６】まず、本実施例においては、図３に示した
合わせズレ精度測定装置３において、半導体ウエハ上の
基準層と半導体ウエハ上に既に形成されている複数の回
路パターン層との合わせズレ量およびその基準層とこれ
から転写しようとする所定の回路パターン層との合わせ
ズレ量を、合わせ精度測定用パターン６ａ_i 〜６ａ
_n（図４，図５参照）を用いて測定する。そして、この
時の測定結果に基づいて、例えば図６に示すように、合
わせズレの二次元分布７ａ〜７ｃを求める（工程１０
１）。

【００３７】ここで、例えば合わせズレの二次元分布７
ａ，７ｂは、既に半導体ウエハ上に形成されている回路
パターン層と基準層との合わせズレの二次元分布を示
し、合わせズレの二次元分布７ｃはこれから転写しよう
としている所定の回路パターン層と基準層との合わせズ
レの二次元分布を示している。

【００３８】この合わせズレの要因としては、合わせオ
フセット、縮小率、ショット回転およびスケーリング誤
差等のようなシミュレーション可能な誤差がある。

【００３９】続いて、その合わせズレの二次元分布７ａ
〜７ｃを、図７に示すように、凸多角形（第１の多角
形）７ａ₁ 〜７ｃ₁ によって近似する（工程１０２）。

【００４０】この際、本実施例においては、合わせズレ
精度測定装置３において測定された合わせズレ分布の実
測データ内に、予め測定されているステッパ４ａ₁ 〜４
ａ_nのレンズ歪、ステージ歪、経時変化歪およびステッ
パ４ａ₁ 〜４ａ_n 間の整合歪等による合わせズレの要素
を取り入れて、凸多角形７ａ₁ 〜７ｃ₁ を作成する。

【００４１】なお、ここで、凸多角形とは、その多角形
の中に含まれる任意の２点を結んだ時に、その結線の軌
跡がその多角形の外部にはみ出すことのない多角形であ
る。

【００４２】データ処理をし易くするためである。

【００４３】その後、合わせズレの二次元分布を表す凸
多角形７ａ₁ 〜７ｃ₁ を用いて、各回路パターン層の合
わせズレの許容量を、二次元的な方向に変化する量を有
する凸多角形で表現する。なお、合わせズレの許容量
は、半導体集積回路装置のレイアウトルールや製造プロ
セスに起因する誤差要因を考慮して設定される許容量で
ある。

【００４４】ここで、合わせズレの許容量を表す凸多角
形の作成方法を説明する。まず、凸多角形７ａ₁ 内の所
定点を基準点として、図８に示すように、合わせズレの
許容量を表す凸多角形８ａ₁ を作成する。同様に、上記
凸多角形７ｂ₁ ，７ｃ₁ についても合わせズレの許容量
を表す凸多角形（図示せず）を作成する（工程１０
３）。

【００４５】続いて、本実施例においては、工程１０３
の処理を、凸多角形７ａ₁ の周辺の各点を基準点として
行い、図９に示すように、合わせズレの許容量を表す複
数の凸多角形８ａ₁ 〜８ａ₄ を作成し、それらを合成す
る。

【００４６】そして、その凸多角形８ａ₁ 〜８ａ₄ の論
理積を取り、図１０に示すように、凸多角形８ａ₁ 〜８
ａ₄ の重なり部分の凸多角形（第２の多角形）９ａを抽
出する。この凸多角形９ａは、基準層に対し既に合わせ
ズレをもつ回路パターン層に対する合わせズレの許容量
を表している（工程１０４）。

【００４７】その後、以上のような合わせズレの許容量
を表す凸多角形９ａを各回路パターン層毎に作成した
後、図１１に示すように、その各回路パターン層毎の合
わせズレの許容量を表す凸多角形９ａ〜９ｃを合成す
る。

【００４８】そして、その凸多角形９ａ〜９ｃの論理積
を取り、図１２に示すように、凸多角形９ａ〜９ｃの重
なり部分の凸多角形（第３の多角形）１０を抽出する。
凸多角形１０は、既に合わせズレをもつ複数の回路パタ
ーン層とこれから転写しようとしている回路パターンと
の露光時の合わせズレの許容量を表している（工程１０
５）。

【００４９】本実施例においては、半導体ウエハ上の複
数の回路パターン層と基準層との間にそれらの層の形成
プロセス中に生じた実際の合わせ誤差を把握することが
できるので、その複数の回路パターン層と、これから半
導体ウエハ上に転写しようとしている所定の回路パター
ン層との実際の合わせズレの状態を把握することができ
るようになっている。

【００５０】次いで、上記複数の回路パターン層に対す
る合わせズレの許容量を表す凸多角形１０と、これから
転写しようとする回路パターン層の合わせズレの二次元
分布を表す凸多角形７ｃ₁ との関係を調節して、ステッ
パ露光条件の補正量を設定する方法を図２の工程に沿っ
て図１３〜図１５を用いて説明する。

【００５１】まず、図１３に示すように、上記凸多角形
１０と、当該合わせ層の合わせズレの二次元分布を表す
凸多角形７ｃ₁ との各々の重心の位置座標を求める。

【００５２】続いて、その重心間の距離Ｌ₁ を合わせオ
フセットの補正量として、図１４に示すように、凸多角
形７ｃ₁ が凸多角形１０と重なるように補正する（工程
１０６）。なお、図１４においては、凸多角形１０と凸
多角形７ｃ₁ との重なり部分に斜線を付す。

【００５３】その後、その重なり量と、凸多角形７ｃ₁
の全体の面積とを評価パラメータとして、合わせオフセ
ット、縮小率、ショット回転およびスケーリング誤差等
のようなシミュレーション可能な誤差要因を変化させ
て、その時の凸多角形７ｃ₁ の位置および形状の変化
を、上記評価パラメータの変化で評価し、繰り返し演算
によって、斜線で示す重なり部分が１００％となるよう
に誤差要因のパラメータを最適化する（工程１０７）。
これにより図１５の凸多角形７ｃ₂ を得る。

【００５４】その後、凸多角形１０の外周と、凸多角形
７ｃ₂ の外周との距離Ｌ₂ の最小値を評価パラメータに
とり、これを最大とするよう工程１０７と同様の最適化
処理を行う（工程１０８）。これにより、合わせズレの
許容量の拡大を図ることができる。

【００５５】計算機２は、このようにして得られた凸多
角形７ｃ₂ のデータに基づいて、合わせの補正量を求
め、その補正量のデータを露光処理を行う所定のステッ
パ４ａ₁ 〜４ａ_n に対して転送する。その合わせの補正
量のデータの転送されたステッパ４ａ₁ 〜４ａ_n におい
ては、その合わせの補正量のデータに基づいて合わせの
条件を設定した後、露光処理を行う。

【００５６】このように本実施例によれば、以下の効果
を得ることが可能となる。

【００５７】(1).半導体ウエハ上の複数の回路パターン
層と基準層との間に生じている実際の合わせ誤差を凸多
角形１０のデータにより把握することができるので、そ
の複数の回路パターン層と、これから半導体ウエハ上に
転写しようとしている所定の回路パターン層との実際の
合わせズレの状態を把握することができ、実際に露光処
理を行うことなく、合わせの良否を判定することが可能
となる。

【００５８】(2).半導体ウエハ上に既に形成されている
複数の回路パターン層と、これから半導体ウエハ上に転
写しようとしている所定の回路パターン層との露光時の
合わせズレの許容量を表す凸多角形１０のデータと、合
わせ層の合わせズレの二次元分布を表す凸多角形７ｃ₁
のデータとの関係を調節して凸多角形７ｃ₂ を形成し、
その凸多角形７ｃ₂ のデータに基づいて合わせの補正量
を設定することにより、その複数の回路パターン層と、
その所定の回路パターン層との合わせ精度を向上させる
ことが可能となる。

【００５９】(3).合わせズレの二次元分布を凸多角形７
ａ₁ 〜７ｃ₁ で近似する際に、従来充分に考慮されてい
なかった予め設定されたステッパ４ａ₁ 〜４ａ_n のレン
ズ歪、ステージ歪、経時変化歪およびステッパ４ａ₁ 〜
４ａ_n 間の整合歪による合わせズレの少なくとも１つの
要素を、合わせズレの許容量を決定する要素として凸多
角形７ａ₁ 〜７ｃ₁ のデータに取り入れることにより、
半導体ウエハ上に既に形成されている複数の回路パター
ン層と、これから半導体ウエハ上に転写しようとしてい
る所定回路パターン層との合わせ精度を向上させること
が可能となる。

【００６０】(4).上記(1) 〜(3) により、異層の回路パ
ターン層同士を高い精度で重ね合わせることができるの
で、半導体集積回路装置の製造歩留りおよび信頼性を向
上させることが可能となる。

【００６１】(5).上記(1) 〜(3) により、合わせズレの
許容量を最小値にして管理する場合における繰り返し先
行露光の必要がなくなるので、露光処理の処理速度を向
上させることができ、スループットを向上させることが
可能となる。

【００６２】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。

【００６３】例えば前記実施例においては、半導体ウエ
ハ上に既に形成されている複数の回路パターン層と、こ
れから半導体ウエハ上に転写しようとしている所定の回
路パターン層との露光時の合わせズレの許容量を表す凸
多角形のデータと、合わせ層の合わせズレの二次元分布
を表す凸多角形のデータとの関係を調節する際に、凸多
角形同士の重なり量、凸多角形の全体の面積および凸多
角形の外周間距離の最小値を評価パラメータとして調節
した場合について説明したが、これに限定されるもので
はなく、例えば多角形の周囲長や任意の方向の切片を比
較したものを評価パラメータとしても良い。

【００６４】また、前記実施例においては、合わせパタ
ーンを枠状としたが、これに限定されるものではなく種
々変更可能であり、例えば目盛りの付された矩形状の合
わせパターンを用いても良い。

【００６５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるフォト
マスクを用いる露光方法に適用した場合について説明し
たが、これに限定されず種々適用可能であり、例えば電
子ビームやイオンビーム等を用いる直接描画法等、フォ
トマスクを用いない露光方法に適用することも可能であ
る。

【００６６】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。

【００６７】(1).前記した請求項１記載の発明によれ
ば、半導体基板上の複数の回路パターン層と基準層との
間に生じている実際の合わせ誤差の許容量をを第３の多
角形のデータにより２次元的に把握することができるの
で、その複数の回路パターン層と、これから半導体基板
上に転写しようとしている所定の回路パターン層との実
際の合わせズレの状態を把握することができる。

【００６８】したがって、その把握された合わせズレの
状態に基づいて、露光処理部の合わせの補正量を求める
ことにより、半導体基板上に既に形成されている複数の
回路パターン層と、これから半導体基板上に転写しよう
としている所定回路パターン層との合わせ精度を向上さ
せることが可能となる。

【００６９】この結果、異層の回路パターン層同士を高
い精度で重ね合わせることができるので、半導体集積回
路装置の製造歩留りおよび信頼性を向上させることが可
能となる。

【００７０】また、合わせ精度を向上させることができ
るので、繰り返し先行露光等が必要なくなるので、露光
処理速度を向上させることができ、露光処理のスループ
ットを向上させることが可能となる。

【００７１】(2).前記した請求項２記載の発明によれ
ば、半導体基板上に既に形成されている複数の回路パタ
ーン層と、これから半導体基板上に転写しようとしてい
る所定回路パターン層とを高精度に合わせた状態で露光
処理を行うことができる。

【００７２】この結果、異層の回路パターン層同士を高
い精度で重ね合わせることができるので、半導体集積回
路装置の製造歩留りおよび信頼性を向上させることが可
能となる。

【００７３】また、合わせ精度を向上させることができ
るので、繰り返し先行露光等が必要なくなるので、露光
処理速度を向上させることができ、露光処理のスループ
ットを向上させることが可能となる。

【００７４】(3).前記した請求項３記載の発明によれ
ば、従来充分に考慮されていなかった露光装置のレンズ
歪、ステージ歪、経時変化歪および露光処理部間の整合
歪に起因する合わせ誤差を合わせズレの許容量を決定す
る要素として取り入れることにより、半導体基板上に既
に形成されている複数の回路パターン層と、これから半
導体基板上に転写しようとしている所定回路パターン層
との合わせ精度を向上させることができる。

【００７５】この結果、異層の回路パターン層同士を高
い精度で重ね合わせることができるので、半導体集積回
路装置の製造歩留りおよび信頼性を向上させることが可
能となる。

【００７６】また、合わせ精度を向上させることができ
るので、繰り返し先行露光等が必要なくなるので、露光
処理速度を向上させることができ、露光処理のスループ
ットを向上させることが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例である半導体集積回路装置の
製造工程を示す工程図である。

【図２】本発明の一実施例である半導体集積回路装置の
製造工程を示す工程図である。

【図３】本実施例の半導製造装置の説明図である。

【図４】半導体基板の所定の回路パターン層に形成され
た位置合わせ精度測定用パターンの平面図である。

【図５】半導体基板の所定の回路パターン層に形成され
た位置合わせ精度測定用パターンの平面図である。

【図６】各回路パターン層における位置合わせズレの二
次元分布を示すグラフ図である。

【図７】図６の位置合わせズレの二次元分布を多角形で
表現した場合を示すグラフ図である。

【図８】図７の所定の位置合わせズレの二次元分布内の
所定点を基準として設定され多角形で表現された位置合
わせズレの許容量の二次元分布を示すグラフ図である。

【図９】図７の所定の位置合わせズレの二次元分布内の
複数の所定点の各々を基準として設定され多角形で表現
された複数の位置合わせズレの許容量の二次元分布を合
成した状態を示すグラフ図である。

【図１０】図９の多角形で表現された複数の位置合わせ
ズレの許容量の二次元分布の重なり部分を抽出して作成
された所定の回路パターン層の位置合わせズレの許容量
の二次元分布を示すグラフ図である。

【図１１】各回路パターン層の多角形で表現された位置
合わせズレの許容量の二次元分布を合成した状態を示す
グラフ図である。

【図１２】図１１の多角形で表現された複数の位置合わ
せズレの許容量の二次元分布の重なり部分を抽出して作
成された複数層間の位置合わせズレの許容量の二次元分
布を示すグラフ図である。

【図１３】図１２の多角形で表現された複数層間の位置
合わせズレの許容量の二次元分布と多角形で表現された
位置合わせズレの二次元分とから露光条件の補正量を算
出する工程の説明図である。

【図１４】図１２の多角形で表現された複数層間の位置
合わせズレの許容量の二次元分布と多角形で表現された
位置合わせズレの二次元分とから露光条件の補正量を算
出する工程の説明図である。

【図１５】図１２の多角形で表現された複数層間の位置
合わせズレの許容量の二次元分布と多角形で表現された
位置合わせズレの二次元分とから露光条件の補正量を算
出する工程の説明図である。

【符号の説明】

１ 半導体製造装置 ２ 計算機 ２ａ 外部記憶装置 ３ 位置合わせ精度測定装置 ４ａ₁ 縮小投影露光装置 ４ａ₂ 縮小投影露光装置 ４ａ_n 縮小投影露光装置 ５ 通信装置 ６ａ_i 基準位置合わせ精度測定用パターン ６ａ_i+1 位置合わせ精度測定用パターン ６ａ_n 位置合わせ精度測定用パターン ７ａ 位置合わせズレの二次元分布 ７ｂ 位置合わせズレの二次元分布 ７ｃ 位置合わせズレの二次元分布 ７ａ₁ 凸多角形（第１の多角形） ７ｂ₁ 凸多角形（第１の多角形） ７ｃ₁ 凸多角形（第１の多角形） ７ｃ₂ 凸多角形 ８ａ₁ 凸多角形 ８ａ₂ 凸多角形 ８ａ₃ 凸多角形 ８ａ₄ 凸多角形 ９ａ 凸多角形（第２の多角形） ９ｂ 凸多角形（第２の多角形） ９ｃ 凸多角形（第２の多角形） １０ 凸多角形（第３の多角形） ΔＸ 位置合わせズレ量 ΔＹ 位置合わせズレ量 Ｌ₁ 距離 Ｌ₂ 距離

フロントページの続き (72)発明者 国吉 伸治 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 (72)発明者 加藤 毅 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 (72)発明者 平沼 雅幸 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 (72)発明者 松本 秀也 東京都千代田区大手町二丁目６番２号 日 立電子エンジニアリング株式会社内 (72)発明者 中田 匡彦 東京都千代田区大手町二丁目６番２号 日 立電子エンジニアリング株式会社内 (72)発明者 南木 美嗣 東京都千代田区大手町二丁目６番２号 日 立電子エンジニアリング株式会社内 (72)発明者 細江 卓朗 東京都千代田区大手町二丁目６番２号 日 立電子エンジニアリング株式会社内 (72)発明者 生見 益三 東京都千代田区大手町二丁目６番２号 日 立電子エンジニアリング株式会社内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 複数の回路パターン層が既に形成されて
   いる半導体基板上に所定の回路パターン層を転写する露
   光処理に先立って位置合わせを行う際に、前記複数の回
   路パターン層と基準層および前記所定の回路パターン層
   と基準層とのそれぞれの位置合わせズレの二次元分布を
   第１の多角形で近似する工程と、前記第１の多角形を用
   いて、前記複数の回路パターン層毎に、前記所定の回路
   パターン層との位置合わせズレの許容量を求め、これを
   二次元方向に変化する量として第２の多角形で近似する
   工程と、前記複数の回路パターン層毎に近似された複数
   の第２の多角形を合成し、その重なり部分である第３の
   多角形を、前記複数の回路パターン層と、前記所定の回
   路パターン層との露光時の位置合わせズレの許容量とし
   て抽出する工程とを有することを特徴とする半導体集積
   回路装置の製造方法。
2. 【請求項２】 前記所定の回路パターン層の位置合わせ
   ズレの二次元分布を近似する第１の多角形が、前記第３
   の多角形内に包含されるように誤差要因を調節して、露
   光時の位置合わせの補正量を算出する工程を有すること
   を特徴とする請求項１記載の半導体集積回路装置の製造
   方法。
3. 【請求項３】 前記位置合わせズレの二次元分布を第１
   の多角形で近似する際に、予め設定された露光処理部の
   レンズ歪、ステージ歪、経時変化歪および露光処理部間
   の整合歪による位置合わせズレの少なくとも１つの要素
   を、前記第１の多角形のデータに取り入れることを特徴
   とする請求項１または２記載の半導体集積回路装置の製
   造方法。
4. 【請求項４】 前記第１から第３の多角形をその多角形
   内の任意の２点間を結線した時にその線の軌跡が多角形
   の外部にでることのない凸多角形としたことを特徴とす
   る請求項１、２または３記載の半導体集積回路装置の製
   造方法。
5. 【請求項５】 複数の回路パターン層が既に形成されて
   いる半導体基板上に所定の回路パターン層を転写する露
   光処理部と、前記複数の回路パターン層と基準層および
   前記所定の回路パターン層と基準層とのそれぞれの位置
   関係を測定する位置合わせ精度測定部と、前記露光処理
   部および位置合わせ精度測定部を制御する計算機部とを
   備える半導体製造装置であって、前記計算機部に、前記
   複数の回路パターン層と基準層および前記所定の回路パ
   ターン層と基準層とのそれぞれの位置合わせズレの二次
   元分布を第１の多角形で近似する手段と、前記第１の多
   角形を用いて、前記複数の回路パターン層毎に、前記所
   定の回路パターン層との位置合わせズレの許容量を求
   め、これを二次元方向に変化する量を有する第２の多角
   形で近似する手段と、前記複数の回路パターン層毎に近
   似された複数の第２の多角形を合成し、その重なり部分
   である第３の多角形を、前記複数の回路パターン層と、
   前記所定の回路パターン層との露光時の位置合わせズレ
   の許容量として抽出する手段と、前記所定の回路パター
   ン層の位置合わせズレの二次元分布を近似する第１の多
   角形が、前記第３の多角形内に包含されるように誤差要
   因を調節して露光時の位置合わせ補正量を算出し、その
   算出結果に基づいて露光処理部におけるパターン位置合
   わせ条件を補正する手段とを備えることを特徴とする半
   導体製造装置。
6. 【請求項６】 前記計算機部の一手段として、予め設定
   された露光処理部のレンズ歪、ステージ歪、経時変化歪
   および露光処理部間の整合歪による位置合わせズレの少
   なくとも１つの要素を前記第１の多角形のデータに取り
   入れる手段を備えることを特徴とする請求項５記載の半
   導体製造装置。