JPH06103808B2

JPH06103808B2 - 分布型増幅器

Info

Publication number: JPH06103808B2
Application number: JP32436587A
Authority: JP
Inventors: 恭一石井
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1987-12-22
Filing date: 1987-12-22
Publication date: 1994-12-14
Anticipated expiration: 2009-12-14
Also published as: JPH01166608A

Description

【発明の詳細な説明】〔概要〕モノリシック・マイクロ波集積回路の分布型増幅器に関
し、動作電流が低減することを目的とし、複数の電界効果トランジスタで構成される分布型増幅回
路を複数段カスケード接続した分布型増幅器において、
最終段を除く各段の分布型増幅回路で、その段を構成す
る複数の電界効果トランジスタ夫々のソースを次段の分
布型増幅回路のバイアス供給端子に共通接続し、かつ、
該ソースを接地するコンデンサを有し、該各段の分布型
増幅回路の複数の電界効果トランジスタ夫々のバイアス
電流を次段の分布型増幅回路にバイアス電流として供給
するよう構成する。

〔産業上の利用分野〕

本発明は分布型増幅器に関し、モノリシック・マイクロ
波集積回路の分布型増幅器に関する。

最近、ガリウム・ヒ素（GaAs）半導体の発達によりGaAs
モノリシック・マイクロ波集積回路（MMIC）の開発が進
んでいる。

このようなMMICで構成される分布型（進行波型）増幅器
は２オクターブ以上の非常に広帯域に良好な特性を示す
が、１段当りの電力利得が通常４〜7dBとそれほど高く
ないので多段カスケード接続して使用される。

〔従来の技術〕

第５図は従来の分布型増幅器の一例の回路図を示す。

同図中、破線で囲んだ第１段の分布型増幅回路10はGaAs
nチャンネル電界効果トランジスタ（FET）Q₁〜Q₄、及び
これらに接続された矩形で示すマイクロストリップ線
路、及びチョークコイルL₁，終端抵抗R₁，R₂等より構成
されたMMIGである。端子11,12夫々にはドレインバイア
スV_DD1，ゲートバイアスV_GG1が供給されて、端子13に入
来するマイクロ波信号を増幅して端子14より出力する。

FETQ₅〜Q₈、マイクロストリップ線路、チョークコイルL
₂、終端抵抗R₃，R₄等で構成されるMMICの第２段の分布
型増幅回路20は、端子21,22夫々よりドレインバイアスV
_DD2，ゲートバイアスV_GG2が供給されており、端子14か
らコンデンサC₁を介して端子23に入来する信号を更に増
幅して端子24より出力する。

〔発明が解決しようとする問題点〕

上記の従来の増幅器では増幅回路10,20は同一設計のも
のを使用することが多い。増幅回路10,20夫々の動作電
流でゲート電流は無視できるがドレイン電流は無視でき
ず、夫々のドレイン電流をI_DDとすると従来の増幅器全
体ではドレイン電流として2I_DDが必要となり、カスケー
ド接続する増幅回路の段数に正比例して動作電流が増加
するという問題点があった。

本発明は上記の点に鑑みてなされたもので、動作電流が
低減する分布型増幅器を提供することを目的とする。

〔問題点を解決するための手段〕

本発明の分布型増幅器は、複数の電界効果トランジスタ
（Q₁₀〜Q₁₄，Q₁₅〜Q₁₉）で構成される分布型増幅回路
（30,40）を複数段カスケード接続した分布型増幅器に
おいて、最終段を除く各段の分布増幅回路（30）で、そ
の段を構成する複数の電界効果トランジスタ（Q₁₀〜
Q₁₄）夫々のソースを次段の分布型増幅回路のバイアス
供給端子（41）に共通接続し、かつ、ソースを接地する
コンデンサ（C₁₁〜C₁₅）を有する。

〔作用〕

本発明においては、各段の分布型増幅回路（30）の複数
の電界効果トランジスタ（Q₁₀〜Q₁₄）夫々のバイアス電
流を次段の分布型増幅回路にバイアス電流として供給す
るため、増幅器全体で必要とするバイアス電流が低減さ
れ、増幅回路（30）の段数が増加しても上記バイアス電
流が増加しない。

〔実施例〕第１図は本発明の分布型増幅器の一実施例の回路図を示
す。

同図中、30は第１段の分布型増幅回路、40は第２段の分
布型増幅回路である。

増幅回路30を構成するGaAsnチャンネルFETQ₁₀〜Q₁₄夫々
のゲートは直列接続されたマイクロストリップ線路M1〜
M6の接続点夫々に接続されて端子31に入来するマイクロ
波の信号をコンデンサC₁₀を介して供給されると共に、
端子32aより抵抗R₁₃，R₁₂を介してゲートバイアスを供
給されている。またFETQ₁₀〜Q₁₄夫々のドレインはマイ
クロストリップ線路M7〜M11夫々を介して直列接続され
たマイクロストリップ線路M12〜M17の接続点夫々に接続
されて端子33よりチョークコイルL₁₁を介してドレイン
バイアスを供給されている。

FETQ₁₀〜Q₁₄夫々のソースはコンデンサC₁₁〜C₁₅夫々を
介して接地されると共に、端子34に共通接続されてい
る。また、コンデンサC₁₆は雑音除去用、コンデンサ
C₁₇，C₁₈は直流カット用のもので、抵抗R₁₁，R₁₂は終端
抵抗である。

この第１段の増幅回路30は端子31よりの信号をFETQ₁₀〜
Q₁₄で増幅してマイクロストリップ線路M17に接続された
端子35より出力する。また、端子33より供給されるドレ
インバイアスはFETQ₁₀〜Q₁₄夫々のソースより取り出さ
れ、コンデンサ₁₁〜C₁₅夫々で高周波成分を除去されて
端子34より出力される。

増幅回路40を構成するGaAsnチャンネルFETQ₁₅〜Q₁₉夫々
のゲートは直列接続されたマイクロストリップ線路M21
〜M26の接続点夫々に接続されて第１段の増幅回路30の
マイクロストリップ線路M17よりコンデンサC₂₀を介して
入来する信号を供給されると共に、端子32bよりのゲー
トバイアスを供給されている。またFETQ₁₅〜Q₁₉夫々の
ドレインはマイクロストリップ線路M27〜M31夫々を介し
て直列接続されたマイクロストリップ線路M32〜M37の接
続点夫々に接続されて端子34に接続されたバイアス供給
端子41よりチョークコイルL₂₁を介してドレインバイア
スを供給されている。

FETQ₁₅〜Q₁₉夫々のソースは接地されている。また、コ
ンデンサC₂₂は雑音除去用、コンデンサC₂₃，C₂₄は直流
カット用のもので、抵抗R₂₁，R₂₂は終端抵抗である。

この第２段の増幅回路40は第１段の増幅回路30で増幅さ
れた信号をコンデンサC₂₀を介して供給され、これをFET
Q₁₅〜Q₁₉で更に増幅してマイクロストリップ線路M37に
コンデンサＣ₂₁を介して接続された端子42より出力す
る。

第１図の回路全体は第２図に示すMMIC50上に構成されて
いる。第２図においては第１図と同一符号を付す。第２
図中、コンデンサC₁₁〜C₁₅夫々はFETQ₁₀〜Q₁₄夫々の両
側に設けられている。第３図（Ａ），（Ｂ）は第２図中
のFETQ₁₀及びコンデンサC₁₁部分の拡大平面図、一点鎖
線IIIb−IIIbに沿う断面図を示す。

第３図（Ａ）において、50,51はFETQ₁₀のソース電極で
あり、52,53はゲート電極、54はドレイン電極である。
ソース電極50,51夫々はコンデンサC₁₁の上部電極55,56
夫々に直接接続されると共に、ドレイン電極54を跨いで
横架されたエアブリッジ57により互いに接続されてい
る。

第３図（Ｂ）において、60は半絶縁性GaAs基板であり、
基板60の裏面には金メッキ層61が設けられている。基板
60の表面にはFETQ₁₀形成のためにｎ型イオン注入層62が
設けられている。

イオン注入層62上には第１層金属（例えばAuGeNiAu）に
よるソース電極63,64及びドレイン電極65が形成され、
また第１層金属によるコンデンサC₁₁の下部電極66,67が
形成されている。下部電極66,67夫々はチッ化ケイ素等
の誘電体膜68,69で被覆され、更に第２層金属（例えばA
u）によるソース電極50,51、ゲート電極52,53、ドレイ
ン電極54及び上部電極55,56が形成されている。

また、第４図（Ａ），（Ｂ）は第２図中のコンデンサC
₁₁・C₁₆，C₁₇及び抵抗R₁₁及びチョークコイルL₁₁部分の
拡大平面図、一点鎖線IVb−IVbに沿う断面図を示す。第
４図中、第３図と同一部分には同一符号を付す。

第４図（Ａ）において、70,71はコンデンサC₁₆，C₁₇夫
々の上部電極であり、コンデンサC₁₁の上部電極55の両
側に設けられている。上部電極70は端子33に接続されて
いる。コイルL₁₁は螺旋状に巻回されたマイクロストリ
ップ線路72で形成され、その一端72aは端子33に接続さ
れている。また、上部電極71は抵抗R₁₁の一端である電
極73に接続され、その他端である電極74にはマイクロス
トリップ線路72の他端72b及びマイクロストリップ線路M
12の一端が接続されている。

第４図（Ｂ）において、基板60表面には抵抗R₁₁を形成
するｎ型イオン注入層75が設けられている。また第１層
金属によるコンデンサC₁₁，C₁₆，C₁₇共通の下部電極66
が形成され、これを誘電体膜68で被膜し、その上に第２
層金属による上部電極55,70,71が形成されている。

基板60の下部電極66の略中央位置にはビヤホールV₁が形
成され、下部電極66には金メッキ層61が接続されて接地
状態となる。

また、ｎ型イオン注入層75の両端には第１層金属による
電極76,77夫々が形成され、第２層金属による電極73,74
夫々に接続されている。

ところで、第２図のコンデンサC₁₂〜C₁₅夫々の下部電極
もC₁₁と同様にビヤホールV₂〜V₆夫々によって接地状態
とされている。また、FETQ₁₅〜Q₁₉夫々のソース電極に
ついては、第４図（Ｂ）の下部電極66に相当する第１層
金属と上部電極55に相当する第２層金属とが直接接続さ
れ（誘電体膜を設けない）、更にビヤホールを介して接
地状態とされている。

このようにFETQ₁₀〜Q₁₄のソースを共通接続すると共に
コンデンサC₁₁〜C₁₅夫々を介して接地することによって
分布型増幅回路30のFETQ₁₀〜Q₁₄の直流ドレインバイア
ス電流を１個所（端子34）に集めて次段のバイアス供給
端子41に供給するため、分布型増幅器全体のドレインバ
イアス電流を低減することができる。

例えば第５図の如き従来回路でドレインバイアス電圧V
_DD1=V_DD2=4V、各段のドレインバイアス電流はI_DD＝50mA
で全動作電流は100mA（＝50×２）であるが、第１図の
回路ではドレインバイアス電圧V_DDは8V、ドレインバイ
アス電流、即ち全動作電流はI_DD＝50mAと1/2に低減でき
る。勿論全消費電力は両者同一であるが、電流値が低い
方が次の点で優れている。

第１に、MMIC50内，外でドレインバイアス電流が流れる
配線を細くできる。

第２に、電源回路の出力電圧は例えば12V又は24Vと一定
の値であり、ドレインバイアス電圧は上記電源回路出力
を抵抗等で降圧して得ているためドレインバイアス電圧
が電源回路の出力電圧に近い程無駄が少ない。

第１図の回路は動作電流を低減して上記第1,第２の点で
従来回路より優れたものになる。

〔発明の効果〕

上述の如く、本発明の分布型増幅器によれば、増幅器全
体で必要とする動作電流が低減され、段数が増加しても
この動作電流が増加することが防止され、実用上きわめ
て有用である。

【図面の簡単な説明】

第１図は本発明の分布型増幅器の一実施例の回路図、第２図は第１図の回路を構成したMMICの平面図、第３図，第４図は夫々第２図の各部の拡大平面図，断面
図、第５図は従来の増幅器の一例の回路図である。図において、 30,40は分布型増幅回路、 Q₁₀〜Q₁₉は電界効果トランジスタ（FET）、 M1〜M37はマイクロストリップ線路、Ｃ₁₀〜Ｃ₂₄はコンデンサ、Ｌ₁₁,L₂₁はチョークコイルを示す。

Claims

【特許請求の範囲】

【請求項１】複数の電界効果トランジスタ（Q₁₀〜Q₁₄，
Q₁₅〜Q₁₉）で構成される分布型増幅回路（30,40）を複
数段カスケード接続した分布型増幅器において、最終段を除く各段の分布型増幅回路（30）で、その段を
構成する複数の電界効果トランジスタ（Q₁₀〜Q₁₄）夫々
のソースを次段の分布型増幅回路のバイアス供給端子
（41）に共通接続し、かつ、該ソースを接地するコンデンサ（C₁₁〜C₁₅）を有
し、該各段の分布型増幅回路（30）の複数の電界効果トラン
ジスタ（Q₁₀〜Q₁₄）夫々のバイアス電流を次段の分布型
増幅回路にバイアス電流として供給することを特徴とす
る分布型増幅器。