JPH0594996A - 半導体製造装置 - Google Patents
半導体製造装置Info
- Publication number
- JPH0594996A JPH0594996A JP25346391A JP25346391A JPH0594996A JP H0594996 A JPH0594996 A JP H0594996A JP 25346391 A JP25346391 A JP 25346391A JP 25346391 A JP25346391 A JP 25346391A JP H0594996 A JPH0594996 A JP H0594996A
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- Japan
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- pnp transistor
- emitter
- lateral pnp
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- Pending
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Abstract
(57)【要約】
【目的】ラテラルＰＮＰトランジスタにおいて、寄生Ｐ
ＮＰトランジスタの影響（再結合電流、導電率変調効
果）を低減して高ｈFE化する。 【構成】エミッタ直下部のＮ 埋込層１を削除した領域
２をもつラテラルＰＮＰトランジスタ。（再結合電流の
低減） エミッタ領域３を高濃度ｎ型バリアで囲った構造をもつ
ラテラルＰＮＰトランジスタ。（導電率変調効果の抑
制）
ＮＰトランジスタの影響（再結合電流、導電率変調効
果）を低減して高ｈFE化する。 【構成】エミッタ直下部のＮ 埋込層１を削除した領域
２をもつラテラルＰＮＰトランジスタ。（再結合電流の
低減） エミッタ領域３を高濃度ｎ型バリアで囲った構造をもつ
ラテラルＰＮＰトランジスタ。（導電率変調効果の抑
制）
Description
【０００１】
【産業上の利用分野】本発明は半導体製造装置に係り、
特に、ラテラルＰＮＰトランジスタの高ｈFE化を図るそ
の製造装置に関する。
特に、ラテラルＰＮＰトランジスタの高ｈFE化を図るそ
の製造装置に関する。
【０００２】
【従来の技術】従来ラテラルＰＮＰトランジスタは、永
田穰、柳井久義共著、”集積回路工学（１）”ＰＰ１６
５−１６８（コロナ社）、菅野卓雄監修、永田穰編著”
１超高速バイポ−ラ・デバイス”Ｐ８８に記載のように
ＮＰＮトランジスタプロセス及び構造をほぼそのまま利
用(例えば、Ｎ 埋込層を全て用いている。)している。
田穰、柳井久義共著、”集積回路工学（１）”ＰＰ１６
５−１６８（コロナ社）、菅野卓雄監修、永田穰編著”
１超高速バイポ−ラ・デバイス”Ｐ８８に記載のように
ＮＰＮトランジスタプロセス及び構造をほぼそのまま利
用(例えば、Ｎ 埋込層を全て用いている。)している。
【０００３】
【発明が解決しようとする課題】従来、ラテラルＰＮＰ
トランジスタは、ＮＰＮトランジスタと同一プロセスで
容易に製造できる利点があったが、それ故に構造上縦方
向に寄生Ｐ（エミッタ）−Ｎ（ｎ型低濃度エピタキシャ
ル層＋Ｎ 埋込層）−Ｐ（Ｐ型基板）トランジスタを伴
い高ｈFEが困難であった。（通常ｈFE１０〜３０程度）
すなわち、エミッタからの縦方向の無効（本来のトラン
ジスタ動作に寄与しない）正孔が、Ｎ 埋込層で電子と
再結合を引き起こし無効ベ−ス電流を発生させること
が、低ｈFEの大きな原因であった。また、エミッタの無
効領域（底面部＋活性ベ−ス領域が接していない一方の
側面）が、低濃度エピタキシャル層と接しているため、
本接合部分での大電流効果、主に導電率変調効果が低電
流領域から顕著に表われ、コレクタ電流に対するｈFEの
低下が低コレクタ電流領域から急激に起こり、使用電流
領域での低ｈFE化を招いていた。
トランジスタは、ＮＰＮトランジスタと同一プロセスで
容易に製造できる利点があったが、それ故に構造上縦方
向に寄生Ｐ（エミッタ）−Ｎ（ｎ型低濃度エピタキシャ
ル層＋Ｎ 埋込層）−Ｐ（Ｐ型基板）トランジスタを伴
い高ｈFEが困難であった。（通常ｈFE１０〜３０程度）
すなわち、エミッタからの縦方向の無効（本来のトラン
ジスタ動作に寄与しない）正孔が、Ｎ 埋込層で電子と
再結合を引き起こし無効ベ−ス電流を発生させること
が、低ｈFEの大きな原因であった。また、エミッタの無
効領域（底面部＋活性ベ−ス領域が接していない一方の
側面）が、低濃度エピタキシャル層と接しているため、
本接合部分での大電流効果、主に導電率変調効果が低電
流領域から顕著に表われ、コレクタ電流に対するｈFEの
低下が低コレクタ電流領域から急激に起こり、使用電流
領域での低ｈFE化を招いていた。
【０００４】本発明の目的は、主にラテラルＰＮＰトラ
ンジスタにおいて、Ｎ埋込層における再結合電流の低減
及び、エミッタの無効領域接合部における導電率変調効
果を抑制することにより、使用コレクタ電流領域での高
ｈFE化にある。
ンジスタにおいて、Ｎ埋込層における再結合電流の低減
及び、エミッタの無効領域接合部における導電率変調効
果を抑制することにより、使用コレクタ電流領域での高
ｈFE化にある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明はラテラルＰＮＰトランジスタのエミッタ直
下部のＮ 埋込層をマスクにより削除（ｎ型不純物をド
−ピングしない）したものである。また、上記目的を達
成するために、エミッタのｐ型領域のまわりを高濃度で
薄いｎ型バリア層で囲んだものである。
に、本発明はラテラルＰＮＰトランジスタのエミッタ直
下部のＮ 埋込層をマスクにより削除（ｎ型不純物をド
−ピングしない）したものである。また、上記目的を達
成するために、エミッタのｐ型領域のまわりを高濃度で
薄いｎ型バリア層で囲んだものである。
【０００６】
【作用】上記構造、すなわち、ラテラルＰＮＰトランジ
スタにおいて、エミッタ直下部のみのＮ 埋込層を削除
することにより、エミッタから縦方向に拡散する本来の
トランジスタ動作に寄与しない正孔は、Ｎ 埋込に注入
されることなく基板へ到達する。これにより、Ｎ 埋込
層で無効な再結合電流、つまり無効な（本来のコレクタ
電流を伴わない）ベ−ス電流を低減できるので、高ｈFE
が得られる。
スタにおいて、エミッタ直下部のみのＮ 埋込層を削除
することにより、エミッタから縦方向に拡散する本来の
トランジスタ動作に寄与しない正孔は、Ｎ 埋込に注入
されることなく基板へ到達する。これにより、Ｎ 埋込
層で無効な再結合電流、つまり無効な（本来のコレクタ
電流を伴わない）ベ−ス電流を低減できるので、高ｈFE
が得られる。
【０００７】上記構造、すなわち、ラテラルＰＮＰトラ
ンジスタにおいて、無効なエミッタ領域（本来のベ−ス
と接しない領域）を高濃度ｎ型不純物で囲む（接する）
事により、本接合部における導電率変調効果による電子
キャリアの急激な増加を抑制することができ、コレクタ
電流に対するｈFEの急激な低下をより大電流側まで伸ば
すことが出来る。また、この高濃度ｎ層を正孔の拡散長
と同等以下にすることにより、この部分での再結合を抑
制する。以上により、実使用コレクタ電流領域（比較的
大電流域）で高ｈFEが得られる。
ンジスタにおいて、無効なエミッタ領域（本来のベ−ス
と接しない領域）を高濃度ｎ型不純物で囲む（接する）
事により、本接合部における導電率変調効果による電子
キャリアの急激な増加を抑制することができ、コレクタ
電流に対するｈFEの急激な低下をより大電流側まで伸ば
すことが出来る。また、この高濃度ｎ層を正孔の拡散長
と同等以下にすることにより、この部分での再結合を抑
制する。以上により、実使用コレクタ電流領域（比較的
大電流域）で高ｈFEが得られる。
【０００８】
【実施例】以下、本発明の一実施例を図１，図２により
説明する。
説明する。
【０００９】図１，図２は、本実施例の円形ラテラルＰ
ＮＰトランジスタの断面構造及び、Ｎ 埋込層の領域パ
タ−ン図である。
ＮＰトランジスタの断面構造及び、Ｎ 埋込層の領域パ
タ−ン図である。
【００１０】本実施例によるラテラルＰＮＰトランジス
タは、そのエミッタ直下部のＮ 埋込み層１を削除した
領域２をもつ。これは、マスクを用いて図２に示すよう
なＮ 埋込領域パタ−ンの作成により容易に実現でき
る。また、エミッタ領域３の無効（本来のトランジスタ
動作に寄与しない）領域４（底面＋活性ベ−ス領域５と
接していない側面）を高濃度（例えば活性ベ−ス領域５
と同程度）ｎ型バリア層６で囲んだ（接した）構造とす
る。この時、このｎ型バリア層の厚さは、本濃度領域に
おける正孔の拡散長の半分程度とする。例えば、活性ベ
−ス領域５のｎ型不純物（例えばリン）濃度を〜１０18
／ｃｍ3とし、ｎ型バリア層も同程度の濃度〜１０18／
ｃｍ3とすると、本濃度領域における正孔の拡散定数、
寿命は、２ｃｍ2／ｓｅｃ、〜５×１０ 19ｓｅｃとなり
拡散長は、約１μｍ程度となる。従って、この場合、ｎ
型バリア層の厚さを０．５μｍ以下にする。これは十分
に実現できる厚さである。
タは、そのエミッタ直下部のＮ 埋込み層１を削除した
領域２をもつ。これは、マスクを用いて図２に示すよう
なＮ 埋込領域パタ−ンの作成により容易に実現でき
る。また、エミッタ領域３の無効（本来のトランジスタ
動作に寄与しない）領域４（底面＋活性ベ−ス領域５と
接していない側面）を高濃度（例えば活性ベ−ス領域５
と同程度）ｎ型バリア層６で囲んだ（接した）構造とす
る。この時、このｎ型バリア層の厚さは、本濃度領域に
おける正孔の拡散長の半分程度とする。例えば、活性ベ
−ス領域５のｎ型不純物（例えばリン）濃度を〜１０18
／ｃｍ3とし、ｎ型バリア層も同程度の濃度〜１０18／
ｃｍ3とすると、本濃度領域における正孔の拡散定数、
寿命は、２ｃｍ2／ｓｅｃ、〜５×１０ 19ｓｅｃとなり
拡散長は、約１μｍ程度となる。従って、この場合、ｎ
型バリア層の厚さを０．５μｍ以下にする。これは十分
に実現できる厚さである。
【００１１】例えば、活性ベ−ス領域５の形成時にｎ型
不純物をエミッタ領域３にもド−ピングし、後に、エミ
ッタをＰｏｌｙ−Ｓｉ７等を用いた二重拡散で形成すれ
ば、比較的容易に幅の狭い高濃度ｎ型バリヤ層６をエミ
ッタ周辺部に形成することができる。これにより本発明
のラテラルＰＮＰトランジスタのエミッタ直下部の構造
は、エミッタ領域３（ｐ ）−高濃度ｎ型バリア層６
（ｎ）−低濃度エピタキシャル層８（ｎ ）−基板（ｐ
）９となる。
不純物をエミッタ領域３にもド−ピングし、後に、エミ
ッタをＰｏｌｙ−Ｓｉ７等を用いた二重拡散で形成すれ
ば、比較的容易に幅の狭い高濃度ｎ型バリヤ層６をエミ
ッタ周辺部に形成することができる。これにより本発明
のラテラルＰＮＰトランジスタのエミッタ直下部の構造
は、エミッタ領域３（ｐ ）−高濃度ｎ型バリア層６
（ｎ）−低濃度エピタキシャル層８（ｎ ）−基板（ｐ
）９となる。
【００１２】本実施例によれば、順方向動作の場合、無
効エミッタ領域４から供給された（本来のトランジスタ
動作に寄与しない）正孔の大部分は縦方向に拡散し、高
濃度ｎ型バリア層６を経て、低濃度エピタキシャル層８
に達する。ここでエピタキシャル層が薄いことと、エミ
ッタ直下部にはＮ 埋込層１が無く、エピタキシャルソ
層に比べてマイナスにバイアスされている基板（ｐ
層）が接しているために、大部分の正孔はそのまま基板
に掃引される。従って、Ｎ埋込層に注入される正孔は極
めて少なくなり、本領域での再結合も少ない。この再結
合のための電子は、ラテラルＰＮＰトランジスタの無効
（コレクタ電流を伴わない）ベ−ス電流で供給されるの
で、Ｎ 埋込層における再結合（再結合電流）を減少さ
せることにより、ラテラルＰＮＰトランジスタの高ｈFE
化が実現できる。
効エミッタ領域４から供給された（本来のトランジスタ
動作に寄与しない）正孔の大部分は縦方向に拡散し、高
濃度ｎ型バリア層６を経て、低濃度エピタキシャル層８
に達する。ここでエピタキシャル層が薄いことと、エミ
ッタ直下部にはＮ 埋込層１が無く、エピタキシャルソ
層に比べてマイナスにバイアスされている基板（ｐ
層）が接しているために、大部分の正孔はそのまま基板
に掃引される。従って、Ｎ埋込層に注入される正孔は極
めて少なくなり、本領域での再結合も少ない。この再結
合のための電子は、ラテラルＰＮＰトランジスタの無効
（コレクタ電流を伴わない）ベ−ス電流で供給されるの
で、Ｎ 埋込層における再結合（再結合電流）を減少さ
せることにより、ラテラルＰＮＰトランジスタの高ｈFE
化が実現できる。
【００１３】また、従来のラテラルＰＮＰトランジスタ
の無効エミッタ領域４は低濃度エピタキシャル層８と接
しているために、この接合部で導電率変調効果が低コレ
クタ電流領域より顕著に現れ、ｈFEの急激な低下を招い
ていた。つまり、エミッタベ−ス間電圧を増加し、エミ
ッタからの正孔供給量を増加させていくと、電荷中性条
件を満たすために、とくに低濃度エピタキシャル領域に
おいて、多数キャリアである電子が急激に増加し、エミ
ッタ領域へ拡散注入される。この増加した電子電流は、
ベ−ス電流となるのでｈFEが急激に低下する。
の無効エミッタ領域４は低濃度エピタキシャル層８と接
しているために、この接合部で導電率変調効果が低コレ
クタ電流領域より顕著に現れ、ｈFEの急激な低下を招い
ていた。つまり、エミッタベ−ス間電圧を増加し、エミ
ッタからの正孔供給量を増加させていくと、電荷中性条
件を満たすために、とくに低濃度エピタキシャル領域に
おいて、多数キャリアである電子が急激に増加し、エミ
ッタ領域へ拡散注入される。この増加した電子電流は、
ベ−ス電流となるのでｈFEが急激に低下する。
【００１４】この現象、すなわち導電率変調効果は、注
入される正孔量が、ｎ型不純物量と同程度になったとき
に顕著に現れる。
入される正孔量が、ｎ型不純物量と同程度になったとき
に顕著に現れる。
【００１５】本実施例によれば、エミッタ領域３を高濃
度ｎ型バリア層で囲む構造をもつので、導電率変調効果
によるコレクタ電流に対するｈFEの低下を、より大電流
側まで抑制することができ、その結果、高ｈFE化が実現
できる。また、高濃度ｎ型バリア層は、正孔の拡散長以
下としているので、本領域での再結合によるｈFEの低下
を防止することができる。
度ｎ型バリア層で囲む構造をもつので、導電率変調効果
によるコレクタ電流に対するｈFEの低下を、より大電流
側まで抑制することができ、その結果、高ｈFE化が実現
できる。また、高濃度ｎ型バリア層は、正孔の拡散長以
下としているので、本領域での再結合によるｈFEの低下
を防止することができる。
【００１６】図３に従来ラテラルＰＮＰトランジスタ及
び本実施例によるラテラルＰＮＰトランジスタのＩC−
ｈFE特性を示す。
び本実施例によるラテラルＰＮＰトランジスタのＩC−
ｈFE特性を示す。
【００１７】Ｎ 埋込層の一部削除により、ｈFEの上昇
を実現し（効果１）高濃度ｎ型バリアを設けることによ
り、ｈFEの低下をより大電流まで抑制することにより
（効果２）、実使用電流領域での高ｈFEを実現する。
を実現し（効果１）高濃度ｎ型バリアを設けることによ
り、ｈFEの低下をより大電流まで抑制することにより
（効果２）、実使用電流領域での高ｈFEを実現する。
【００１８】
【発明の効果】本発明によれば、エミッタ直下部のＮ
埋込層を削除することにより、縦方向寄生ＰＮＰトラン
ジスタから供給される正孔と、Ｎ 埋込層の電子による
再結合電流を低減する効果があるので、より高ｈFEラテ
ラルＰＮＰトランジスタが実現できる。
埋込層を削除することにより、縦方向寄生ＰＮＰトラン
ジスタから供給される正孔と、Ｎ 埋込層の電子による
再結合電流を低減する効果があるので、より高ｈFEラテ
ラルＰＮＰトランジスタが実現できる。
【００１９】また、エミッタ領域を比較的薄い高濃度ｎ
型バリア層で囲むことにより、縦方向寄生ＰＮＰトラン
ジスタの導電率変調効果の抑制効果がある。これによ
り、コレクタ電流に対するｈFEの急激な低下をより大電
流側に伸ばすことができ、結果として、使用電流領域で
の高ｈFE化が実現できる。
型バリア層で囲むことにより、縦方向寄生ＰＮＰトラン
ジスタの導電率変調効果の抑制効果がある。これによ
り、コレクタ電流に対するｈFEの急激な低下をより大電
流側に伸ばすことができ、結果として、使用電流領域で
の高ｈFE化が実現できる。
【図１】本発明の一実施例の全体の断面図
【図２】本発明のＮ 埋込領域パタ−ン説明図、
【図３】従来及び今回の発明によるラテラルＰＮＰトラ
ンジスタのＩC−ｈFE特性図。
ンジスタのＩC−ｈFE特性図。
１…Ｎ 埋込層 ２…Ｎ 埋込層を削除した領域 ３…エ
ミッタ領域 ４…無効エミッタ領域 ５…活性ベ−ス領
域 ６…高濃度ｎ型バリア層 ７…Ｐoly−Ｓi８…低濃
度ｎ型エピタキシャル層 ９…Ｐ 基板
ミッタ領域 ４…無効エミッタ領域 ５…活性ベ−ス領
域 ６…高濃度ｎ型バリア層 ７…Ｐoly−Ｓi８…低濃
度ｎ型エピタキシャル層 ９…Ｐ 基板
───────────────────────────────────────────────────── フロントページの続き (72)発明者 椛山 浩二 神奈川県横浜市戸塚区戸塚町216番地株式 会社日立製作所戸塚工場内 (72)発明者 田尻 和之 神奈川県横浜市戸塚区戸塚町216番地株式 会社日立製作所戸塚工場内
Claims (2)
- 【請求項１】ＰＮＰトランジスタのＮ 埋込層の一部を
削除したことを特徴とする半導体製造装置。 - 【請求項２】ＰＮＰトランジスタのエミッタ領域を高濃
度ｎ型不純物で囲ったことを特徴とする半導体製造装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25346391A JPH0594996A (ja) | 1991-10-01 | 1991-10-01 | 半導体製造装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25346391A JPH0594996A (ja) | 1991-10-01 | 1991-10-01 | 半導体製造装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0594996A true JPH0594996A (ja) | 1993-04-16 |
Family
ID=17251740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25346391A Pending JPH0594996A (ja) | 1991-10-01 | 1991-10-01 | 半導体製造装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0594996A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6717219B1 (en) * | 2002-04-12 | 2004-04-06 | National Semiconductor Corporation | High holding voltage ESD protection structure for BiCMOS technology |
| CN102969349A (zh) * | 2011-09-01 | 2013-03-13 | 上海华虹Nec电子有限公司 | 锗硅hbt工艺中的横向寄生型pnp器件及制造方法 |
-
1991
- 1991-10-01 JP JP25346391A patent/JPH0594996A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6717219B1 (en) * | 2002-04-12 | 2004-04-06 | National Semiconductor Corporation | High holding voltage ESD protection structure for BiCMOS technology |
| CN102969349A (zh) * | 2011-09-01 | 2013-03-13 | 上海华虹Nec电子有限公司 | 锗硅hbt工艺中的横向寄生型pnp器件及制造方法 |
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