JPH0590609A - 強誘電体メモリ及び読出し装置 - Google Patents
強誘電体メモリ及び読出し装置Info
- Publication number
- JPH0590609A JPH0590609A JP3248940A JP24894091A JPH0590609A JP H0590609 A JPH0590609 A JP H0590609A JP 3248940 A JP3248940 A JP 3248940A JP 24894091 A JP24894091 A JP 24894091A JP H0590609 A JPH0590609 A JP H0590609A
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- reference cell
- memory
- read
- cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 230000004044 response Effects 0.000 claims abstract description 67
- 239000011159 matrix material Substances 0.000 claims abstract description 9
- 239000010409 thin film Substances 0.000 claims description 9
- 239000000463 material Substances 0.000 claims description 5
- 230000010287 polarization Effects 0.000 description 31
- 238000010586 diagram Methods 0.000 description 12
- 230000000694 effects Effects 0.000 description 8
- 238000001514 detection method Methods 0.000 description 6
- 230000010354 integration Effects 0.000 description 6
- 239000000126 substance Substances 0.000 description 5
- 241001122767 Theaceae Species 0.000 description 4
- 241000750042 Vini Species 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 238000012806 monitoring device Methods 0.000 description 4
- 230000032683 aging Effects 0.000 description 3
- 239000000470 constituent Substances 0.000 description 3
- 230000007613 environmental effect Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 150000001768 cations Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】本発明は、強誘電体メモリに生じる周囲の環境
変化、経年変化、個体差別等があっても、記憶する強誘
電体メモリの記録情報を破壊せずに強誘電体メモリの記
録情報読出しを行うことができる信頼性の高い強誘電体
メモリと読出し装置を提供することを目的とする。 【構成】本発明は、強誘電体メモリのマトリックスメモ
リの近傍に、メモリセルと同じ構造で独立したリファレ
ンスセルが付設され、メモリ情報読出し時には、まず前
記独立リファレンスセルにパルスを印加して、前記パル
スのレスポンス信号を用いて、前記強誘電体メモリの読
出しパルスの値を設定し、前記マトリックスメモリに記
録される情報を非破壊読出しする強誘電体メモリと読出
し装置である。
変化、経年変化、個体差別等があっても、記憶する強誘
電体メモリの記録情報を破壊せずに強誘電体メモリの記
録情報読出しを行うことができる信頼性の高い強誘電体
メモリと読出し装置を提供することを目的とする。 【構成】本発明は、強誘電体メモリのマトリックスメモ
リの近傍に、メモリセルと同じ構造で独立したリファレ
ンスセルが付設され、メモリ情報読出し時には、まず前
記独立リファレンスセルにパルスを印加して、前記パル
スのレスポンス信号を用いて、前記強誘電体メモリの読
出しパルスの値を設定し、前記マトリックスメモリに記
録される情報を非破壊読出しする強誘電体メモリと読出
し装置である。
Description
【0001】
【産業上の利用分野】本発明は強誘電体キャパシタを記
憶素子として構成する強誘電体メモリに係り、特に非破
壊読出しに好適する強誘電体メモリと読出し装置に関す
る。
憶素子として構成する強誘電体メモリに係り、特に非破
壊読出しに好適する強誘電体メモリと読出し装置に関す
る。
【0002】
【従来の技術】一般に強誘電体材料は、ヒステリシス特
性を有し、この特性を利用して不揮発性メモリとしてデ
ータを記憶することができることが知られている。
性を有し、この特性を利用して不揮発性メモリとしてデ
ータを記憶することができることが知られている。
【0003】この強誘電体メモリの素子構造は大別する
と図7に示すように2分され、一方は、1つの強誘電体
セルに1つのスイッチ素子が設けられているアクティブ
マトリックス構造FE1であり、その構造は複雑で高密
度化には限界がある。また他方は、単純マトリックス構
造FE2であり、強誘電体薄膜の表裏に付設された直交
するストライプ電極の交差点を1つのメモリセルとする
もので、構造が簡単なため高密度化に好適する。
と図7に示すように2分され、一方は、1つの強誘電体
セルに1つのスイッチ素子が設けられているアクティブ
マトリックス構造FE1であり、その構造は複雑で高密
度化には限界がある。また他方は、単純マトリックス構
造FE2であり、強誘電体薄膜の表裏に付設された直交
するストライプ電極の交差点を1つのメモリセルとする
もので、構造が簡単なため高密度化に好適する。
【0004】前記アクティブマトリックス構造のメモリ
は、強誘電体キャパシタの誘電率が非常に大きいという
特性を利用するもので、従来のDRAMと機能的に同様
なものである。また前記単純マトリックス構造のメモリ
は、強誘電体のヒステリシス特性を利用した不揮発性メ
モリであり、従来の不揮発性メモリとしてはSRAMや
EEPROMがあるが、強誘電体メモリに比べて、書き
込みに時間がかかる。また図8に示すヒステリシス特性
を参照して、従来の強誘電体メモリの読出し方法を説明
する。
は、強誘電体キャパシタの誘電率が非常に大きいという
特性を利用するもので、従来のDRAMと機能的に同様
なものである。また前記単純マトリックス構造のメモリ
は、強誘電体のヒステリシス特性を利用した不揮発性メ
モリであり、従来の不揮発性メモリとしてはSRAMや
EEPROMがあるが、強誘電体メモリに比べて、書き
込みに時間がかかる。また図8に示すヒステリシス特性
を参照して、従来の強誘電体メモリの読出し方法を説明
する。
【0005】この強誘電体のヒステリシス特性図は、横
軸は電圧V(電界E)、縦軸は、分極状態Pを示してい
る。この図において、電圧が“0”の時の分極には、A
とCの2つの状態があり、それぞれにデジタル信号の
“1”と“0”を対応させる。すなわち、A状態の時に
“1”信号が記憶され、C状態の時に“0”信号が記憶
される。
軸は電圧V(電界E)、縦軸は、分極状態Pを示してい
る。この図において、電圧が“0”の時の分極には、A
とCの2つの状態があり、それぞれにデジタル信号の
“1”と“0”を対応させる。すなわち、A状態の時に
“1”信号が記憶され、C状態の時に“0”信号が記憶
される。
【0006】例えば、分極状態がC状態である場合に、
正方向の読出しパルスVR を印加すると、分極はC状態
からD状態に移り、再びD状態に戻る。また分極が、A
状態である場合には、正方向の読出しパルスVR を印加
すると、分極はA状態からB状態に移った後、A状態に
は戻らず、E状態になる。このように、通常、強誘電体
は分極方向と逆方向に抗電界より小さい電圧を印加した
場合でも、A状態からB状態を経て、E状態になるよう
に、電圧印加を止めても元の分極状態には戻らない。
正方向の読出しパルスVR を印加すると、分極はC状態
からD状態に移り、再びD状態に戻る。また分極が、A
状態である場合には、正方向の読出しパルスVR を印加
すると、分極はA状態からB状態に移った後、A状態に
は戻らず、E状態になる。このように、通常、強誘電体
は分極方向と逆方向に抗電界より小さい電圧を印加した
場合でも、A状態からB状態を経て、E状態になるよう
に、電圧印加を止めても元の分極状態には戻らない。
【0007】ここで周知な現象として、“POLAR
DIELECTRICSANDTHEIR APPLI
CATIONS”Jack C,Burfoot and George W, Taylo
r 著(THE MACMILLAN PRESS LTD 1979)に記載される
ようなt*(ティースター)効果と称される現象があ
る。
DIELECTRICSANDTHEIR APPLI
CATIONS”Jack C,Burfoot and George W, Taylo
r 著(THE MACMILLAN PRESS LTD 1979)に記載される
ようなt*(ティースター)効果と称される現象があ
る。
【0008】このティースター効果は、ヒステリシス特
性を有する強誘電体に図9に示すような比較的大きなパ
ルス幅の電界を印加した時の分極反転電流が最大値にな
るときの時間をtimax 、最大の10%に減少するまで
の時間をts(スイッチング時間)とした時に、ts時
間以下のあるパルス幅の電圧を強誘電体に印加して部分
反転させるが、その印加を停止すると、印加前の分極状
態に戻るという現象であり、部分反転電流が観測され
る。このようなパルス幅をティースター効果の起き得る
値(パルス幅)という(以下、パルス幅t*と称す
る)。また、この部分電極反転電流は非部分電極反転電
流すなわち、“0”状態の読出し電流と比べて差があれ
ば、“1”,“0”の判別ができることになる。
性を有する強誘電体に図9に示すような比較的大きなパ
ルス幅の電界を印加した時の分極反転電流が最大値にな
るときの時間をtimax 、最大の10%に減少するまで
の時間をts(スイッチング時間)とした時に、ts時
間以下のあるパルス幅の電圧を強誘電体に印加して部分
反転させるが、その印加を停止すると、印加前の分極状
態に戻るという現象であり、部分反転電流が観測され
る。このようなパルス幅をティースター効果の起き得る
値(パルス幅)という(以下、パルス幅t*と称す
る)。また、この部分電極反転電流は非部分電極反転電
流すなわち、“0”状態の読出し電流と比べて差があれ
ば、“1”,“0”の判別ができることになる。
【0009】
【発明が解決しようとする課題】しかし、前述したよう
な現象を利用して、強誘電体メモリから情報読出しを行
う場合に、スイッチング時間tsは、次式、
な現象を利用して、強誘電体メモリから情報読出しを行
う場合に、スイッチング時間tsは、次式、
【0010】
【数1】 で与えられる。ここで、Eは印加電界、αは温度および
試料の厚さに依存する定数である。また、パルス幅t*
の値は、次式、
試料の厚さに依存する定数である。また、パルス幅t*
の値は、次式、
【0011】
【数2】 である。ここで、Aは強誘電体材料の特性に依存する定
数で、一般にA≦1である。
数で、一般にA≦1である。
【0012】すなわち強誘電体メモリにパルス幅t*、
印加電圧VR とする一意に設定された読出しパルスを加
えたとき、前記パルス幅t*の値は、温度に依存してい
るため、温度変化によっては、ティースター効果が起こ
らなくなりメモリセルの情報を破壊する。また、パルス
幅t*の値は強誘電体材料の特性に依存しているため、
製造後の経年変化、製造ロットの違いなどによるばらつ
き等により、一意に設定された読出しパルスで長期間に
渡って読出しを行っていると、ティースター効果が起こ
らない場合が生じ、同様にメモリセルの情報を破壊す
る。
印加電圧VR とする一意に設定された読出しパルスを加
えたとき、前記パルス幅t*の値は、温度に依存してい
るため、温度変化によっては、ティースター効果が起こ
らなくなりメモリセルの情報を破壊する。また、パルス
幅t*の値は強誘電体材料の特性に依存しているため、
製造後の経年変化、製造ロットの違いなどによるばらつ
き等により、一意に設定された読出しパルスで長期間に
渡って読出しを行っていると、ティースター効果が起こ
らない場合が生じ、同様にメモリセルの情報を破壊す
る。
【0013】そこで本発明は、強誘電体メモリに生じる
周囲の環境変化、経年変化、個体差別等があっても、記
憶する強誘電体メモリの記録情報を破壊せずに強誘電体
メモリの記録情報読出しを行うことができる信頼性の高
い強誘電体メモリと読出し装置を提供することを目的と
する。
周囲の環境変化、経年変化、個体差別等があっても、記
憶する強誘電体メモリの記録情報を破壊せずに強誘電体
メモリの記録情報読出しを行うことができる信頼性の高
い強誘電体メモリと読出し装置を提供することを目的と
する。
【0014】
【課題を解決するための手段】本発明は上記目的を達成
するために、強誘電体からなる薄膜と、該強誘電体薄膜
の一方面に縞状に配列した複数の短冊形の第1ストライ
プ電極と、該第1ストライプ電極と交差する方向で前記
強誘電体薄膜の他方面に縞状に配列された複数の短冊形
の第2ストライプ電極とからなり、前記強誘電体薄膜を
挟み第1ストライプ電極と第2ストライプ電極の交差す
る箇所がメモリセルになるマトリックスメモリを構成す
る強誘電体メモリと、前記メモリセルと同等の構造を有
し、前記強誘電体メモリの近傍に配置された少なくとも
1つのリファレンスセルと、前記メモリセルに格納され
た記録情報の読出し時に、前記リファレンスセルに任意
のパルスを印加し、前記リファレンスセルから出力され
るレスポンス信号に基づき前記メモリセルに印加する読
出しパルス値を設定し、該記録情報を非破壊読出しする
読出し手段とで構成される強誘電体メモリと読出し装置
を提供する。
するために、強誘電体からなる薄膜と、該強誘電体薄膜
の一方面に縞状に配列した複数の短冊形の第1ストライ
プ電極と、該第1ストライプ電極と交差する方向で前記
強誘電体薄膜の他方面に縞状に配列された複数の短冊形
の第2ストライプ電極とからなり、前記強誘電体薄膜を
挟み第1ストライプ電極と第2ストライプ電極の交差す
る箇所がメモリセルになるマトリックスメモリを構成す
る強誘電体メモリと、前記メモリセルと同等の構造を有
し、前記強誘電体メモリの近傍に配置された少なくとも
1つのリファレンスセルと、前記メモリセルに格納され
た記録情報の読出し時に、前記リファレンスセルに任意
のパルスを印加し、前記リファレンスセルから出力され
るレスポンス信号に基づき前記メモリセルに印加する読
出しパルス値を設定し、該記録情報を非破壊読出しする
読出し手段とで構成される強誘電体メモリと読出し装置
を提供する。
【0015】
【作用】以上のような構成の強誘電体メモリと読出し装
置は、独立リファレンスセルが付設された強誘電体メモ
リは、メモリ情報読出し時には、まず前記独立リファレ
ンスセルにパルスを印加して、前記パルスのレスポンス
信号を用いて前記強誘電体メモリの読出しパルスの値が
設定される。
置は、独立リファレンスセルが付設された強誘電体メモ
リは、メモリ情報読出し時には、まず前記独立リファレ
ンスセルにパルスを印加して、前記パルスのレスポンス
信号を用いて前記強誘電体メモリの読出しパルスの値が
設定される。
【0016】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【0017】図1は、本発明の第1実施例の読出し装置
の概略的な構成を示すブロック図であり、図2は本実施
例におけるリファレンスセルに印加されるパルス信号及
び印加された時の該リファレンスセルより流出されるパ
ルス応答電流の波形を示す図である。
の概略的な構成を示すブロック図であり、図2は本実施
例におけるリファレンスセルに印加されるパルス信号及
び印加された時の該リファレンスセルより流出されるパ
ルス応答電流の波形を示す図である。
【0018】この構成においては、図示しない強誘電体
メモリのマトリックスメモリの近傍に、同等の構成でメ
モリセルとは独立したリファレンスセル1が形成され
る。そのリファレンスセル1の電極の一方には、初期化
するためのリファレンスセル初期化パルス及び、読出し
パルスを印加するパルス発生装置2が接続される。
メモリのマトリックスメモリの近傍に、同等の構成でメ
モリセルとは独立したリファレンスセル1が形成され
る。そのリファレンスセル1の電極の一方には、初期化
するためのリファレンスセル初期化パルス及び、読出し
パルスを印加するパルス発生装置2が接続される。
【0019】前記パルス発生装置2には、発生するパル
スのパルス幅、パルス電圧、パルス極性、パルス間隔を
制御するためのパルス発生装置制御装置3が接続され
る。また前記リファレンスセル1の電極の他方には、前
記パルスが該リファレンスセル1に印加された時に流出
するパルス応答電流を検出するための電流検出装置4が
接続される。
スのパルス幅、パルス電圧、パルス極性、パルス間隔を
制御するためのパルス発生装置制御装置3が接続され
る。また前記リファレンスセル1の電極の他方には、前
記パルスが該リファレンスセル1に印加された時に流出
するパルス応答電流を検出するための電流検出装置4が
接続される。
【0020】前記電流検出装置4には、図2に示す第1
読出しパルス12が印加されたリファレンスセル1よ
り、流出する第1読出しパルス応答電流16を記憶する
ための第1読出しパルス応答電流記憶装置5aが接続さ
れ、同様に、図2に示す第2読出しパルス14が印加さ
れたとき前記セルから流出する第2読出しパルス応答電
流18を記憶するための第2読出しパルス応答電流記憶
装置5bが接続される。そして前記第1読出しパルス応
答電流記憶装置5a及び第2読出しパルス応答電流記憶
装置5bに接続される減算装置6は、格納される第1読
出しパルス応答電流16と第2読出しパルス応答電流1
8の始点(m,n点)を一致させて同時に読出し、その
電流差を求めるものである。
読出しパルス12が印加されたリファレンスセル1よ
り、流出する第1読出しパルス応答電流16を記憶する
ための第1読出しパルス応答電流記憶装置5aが接続さ
れ、同様に、図2に示す第2読出しパルス14が印加さ
れたとき前記セルから流出する第2読出しパルス応答電
流18を記憶するための第2読出しパルス応答電流記憶
装置5bが接続される。そして前記第1読出しパルス応
答電流記憶装置5a及び第2読出しパルス応答電流記憶
装置5bに接続される減算装置6は、格納される第1読
出しパルス応答電流16と第2読出しパルス応答電流1
8の始点(m,n点)を一致させて同時に読出し、その
電流差を求めるものである。
【0021】前記減算装置6には、読出しパルス応答電
流差の電流が安定するまで積分する積分装置7が接続さ
れ、電荷量が求められる。前記積分装置7には、該積分
装置7により求められた電荷量(積分値)を監視し、つ
まり積分値が“0”か否かを監視し、その結果を後述す
るコントローラ9に送出する積分値監視装置8が接続さ
れる。前記コントローラ9は、前述した装置系を制御す
るためのものであり、前記パルス発生制御装置3、前記
電流検出装置4、第1読出しパルス応答電流記憶装置5
a、第2読出しパルス応答電流記憶装置5b、積分値監
視装置8にそれぞれ接続される。
流差の電流が安定するまで積分する積分装置7が接続さ
れ、電荷量が求められる。前記積分装置7には、該積分
装置7により求められた電荷量(積分値)を監視し、つ
まり積分値が“0”か否かを監視し、その結果を後述す
るコントローラ9に送出する積分値監視装置8が接続さ
れる。前記コントローラ9は、前述した装置系を制御す
るためのものであり、前記パルス発生制御装置3、前記
電流検出装置4、第1読出しパルス応答電流記憶装置5
a、第2読出しパルス応答電流記憶装置5b、積分値監
視装置8にそれぞれ接続される。
【0022】また、前記コントローラ9には、図示され
ない強誘電体メモリセルに印加するための読出しパルス
のパルス電圧、パルス幅を記憶するための読出しパルス
特性記憶装置10が具備されている。
ない強誘電体メモリセルに印加するための読出しパルス
のパルス電圧、パルス幅を記憶するための読出しパルス
特性記憶装置10が具備されている。
【0023】次に図3のフローチャートを参照して、こ
のように構成された強誘電体メモリと読出し装置の動作
について説明する。ここで説明される各構成部材の参照
符号は、図1の符号を用いる。
のように構成された強誘電体メモリと読出し装置の動作
について説明する。ここで説明される各構成部材の参照
符号は、図1の符号を用いる。
【0024】まず、パルス発生制御装置3によって制御
されるパルス発生装置2から、パルス電圧Vini、パ
ルス幅tini、パルス極性が負方向の第1リファレン
スセル初期化パルス11が、リファレンスセル1に印加
される(ステップS1)。この時のパルス電圧Vin
i、パルス幅tiniの値は、リファレンスセル1の分
極状態を図8のA状態にするのに十分な値とする。
されるパルス発生装置2から、パルス電圧Vini、パ
ルス幅tini、パルス極性が負方向の第1リファレン
スセル初期化パルス11が、リファレンスセル1に印加
される(ステップS1)。この時のパルス電圧Vin
i、パルス幅tiniの値は、リファレンスセル1の分
極状態を図8のA状態にするのに十分な値とする。
【0025】次に前記リファレンスセル1から発生され
る応答電流15が安定した時間tw後に、正方向のパル
ス極性でパルス電圧VR 及び、パルス幅tR が所定値に
設定された第1読出しパルス12が、前記パルス発生装
置12から前記リファレンスセル1に印加される(ステ
ップS2)。この時、前記読出しパルス12の印加によ
り、前記リファレンスセル1から流出する第1読出しパ
ルス応答電流16が、電流検出装置4によって検出され
る(ステップS3)。そこで検出された前記第1読出し
パルス応答電流16のうち、パルス印加時からパルス印
加停止後の電流が安定するまでの時刻tc間に流れた電
流値が第1読出しパルス応答電流記憶装置5aに記憶さ
れる(ステップS4)。
る応答電流15が安定した時間tw後に、正方向のパル
ス極性でパルス電圧VR 及び、パルス幅tR が所定値に
設定された第1読出しパルス12が、前記パルス発生装
置12から前記リファレンスセル1に印加される(ステ
ップS2)。この時、前記読出しパルス12の印加によ
り、前記リファレンスセル1から流出する第1読出しパ
ルス応答電流16が、電流検出装置4によって検出され
る(ステップS3)。そこで検出された前記第1読出し
パルス応答電流16のうち、パルス印加時からパルス印
加停止後の電流が安定するまでの時刻tc間に流れた電
流値が第1読出しパルス応答電流記憶装置5aに記憶さ
れる(ステップS4)。
【0026】次に前記パルス発生装置2から、パルス電
圧Vini、パルス幅tini、正方向のパルス極性の
第2リファレンスセル初期化パルス13が、前記リファ
レンスセル1に印加される(ステップS5)。
圧Vini、パルス幅tini、正方向のパルス極性の
第2リファレンスセル初期化パルス13が、前記リファ
レンスセル1に印加される(ステップS5)。
【0027】これにより、前記リファレンスセル1の分
極状態は、図8のC状態になる。次に時間twの後に、
第1読出しパルス12と同様なパルス発生装置制御装置
3によって、パルス電圧VR 、パルス幅tR 、パルス極
性が正方向の値に制御された第2読出しパルス14がパ
ルス発生装置2より、リファレンスセル1に印加される
(ステップS6)。
極状態は、図8のC状態になる。次に時間twの後に、
第1読出しパルス12と同様なパルス発生装置制御装置
3によって、パルス電圧VR 、パルス幅tR 、パルス極
性が正方向の値に制御された第2読出しパルス14がパ
ルス発生装置2より、リファレンスセル1に印加される
(ステップS6)。
【0028】この時、前述したと同様に、前記第2読出
しパルス14の印加により、前記リファレンスセル1か
ら流出する第2読出しパルス応答電流18が、前記電流
検出装置4によって検出され(ステップS7)、検出さ
れた前記第2読出しパルス応答電流18は第2読出しパ
ルス応答電流記憶装置5bに、パルス印加直後からパル
ス印加停止した後の電流が安定するまでの時刻tc間に
流れた電流値が記憶される(ステップS8)。
しパルス14の印加により、前記リファレンスセル1か
ら流出する第2読出しパルス応答電流18が、前記電流
検出装置4によって検出され(ステップS7)、検出さ
れた前記第2読出しパルス応答電流18は第2読出しパ
ルス応答電流記憶装置5bに、パルス印加直後からパル
ス印加停止した後の電流が安定するまでの時刻tc間に
流れた電流値が記憶される(ステップS8)。
【0029】次に各々記憶されていた第1読出しパルス
応答電流16及び、第2読出しパルス応答電流18は、
読出され減算装置6によって、第1及び第2読出しパル
スが印加された時点すなわち、第1及び第2読出しパル
ス応答電流が流出する時点(図2に示すm,n)を一致
させて、「(第1読出しパルス応答電流16)−(第2
読出しパルス応答電流18)」が行われ、読出しパルス
応答電流差電流19が生成される(ステップS9)。前
記読出しパルス応答電流差電流19は、前記積分装置8
に送出され積分される(ステップS10)。ここで、第
1読出しパルス応答電流16と第2読出しパルス応答電
流18の差である読出しパルス応答電流差電流19の積
分について説明する。
応答電流16及び、第2読出しパルス応答電流18は、
読出され減算装置6によって、第1及び第2読出しパル
スが印加された時点すなわち、第1及び第2読出しパル
ス応答電流が流出する時点(図2に示すm,n)を一致
させて、「(第1読出しパルス応答電流16)−(第2
読出しパルス応答電流18)」が行われ、読出しパルス
応答電流差電流19が生成される(ステップS9)。前
記読出しパルス応答電流差電流19は、前記積分装置8
に送出され積分される(ステップS10)。ここで、第
1読出しパルス応答電流16と第2読出しパルス応答電
流18の差である読出しパルス応答電流差電流19の積
分について説明する。
【0030】まず、第1リファレンスセル初期化パルス
11により、リファレンスセル1の分極状態は、図8に
示すA状態となる。この時、第1読出しパルス12を印
加した場合、リファレンスセルの分極状態とは逆の方向
に電圧を印加したのため、該リファレンスセルより流出
してくる第1読出しパルス応答電流16には、そのリフ
ァレンスセルの線形キャパシタ成分による電荷の移動に
よる電流成分と分極反転による電荷の移動による電流成
分とが含まれている。
11により、リファレンスセル1の分極状態は、図8に
示すA状態となる。この時、第1読出しパルス12を印
加した場合、リファレンスセルの分極状態とは逆の方向
に電圧を印加したのため、該リファレンスセルより流出
してくる第1読出しパルス応答電流16には、そのリフ
ァレンスセルの線形キャパシタ成分による電荷の移動に
よる電流成分と分極反転による電荷の移動による電流成
分とが含まれている。
【0031】次に第2リファレンスセル初期化パルス1
3によりリファレンスセルの分極状態が、図8のC状態
となる。この時、第2読出しパルス14を印加した場合
に、セルの分極方向と同じ方向に電圧を印加したので、
前記リファレンスセルより流出してくる第2読出しパル
ス応答電流18には、該リファレンスセルの線形キャパ
シタ成分による電荷の移動による電流成分しか含まれて
いない。よって、前記読出しパルス応答電流差電流19
は、分極反転によって流れた電流成分だけとなる。この
読出しパルス応答電流差電流19を積分することによ
り、分極反転によって移動した電荷量、つまり分極反転
によりリファレンスセルから流出流入した電荷量が求め
られる。
3によりリファレンスセルの分極状態が、図8のC状態
となる。この時、第2読出しパルス14を印加した場合
に、セルの分極方向と同じ方向に電圧を印加したので、
前記リファレンスセルより流出してくる第2読出しパル
ス応答電流18には、該リファレンスセルの線形キャパ
シタ成分による電荷の移動による電流成分しか含まれて
いない。よって、前記読出しパルス応答電流差電流19
は、分極反転によって流れた電流成分だけとなる。この
読出しパルス応答電流差電流19を積分することによ
り、分極反転によって移動した電荷量、つまり分極反転
によりリファレンスセルから流出流入した電荷量が求め
られる。
【0032】ここで積分値が“0”すなわち、分極反転
によるそのリファレンスセルから流出流入した電荷量が
等しいならば、分極状態がパルス印加前後で変化してい
ない、つまりティスーター効果が起こっていることが判
明し、リファレンスセルの分極状態が破壊されておらず
(図8に示す分極状態の移動が、A状態からB状態を経
てA状態に戻る)、非破壊読出しされていることがわか
る。
によるそのリファレンスセルから流出流入した電荷量が
等しいならば、分極状態がパルス印加前後で変化してい
ない、つまりティスーター効果が起こっていることが判
明し、リファレンスセルの分極状態が破壊されておらず
(図8に示す分極状態の移動が、A状態からB状態を経
てA状態に戻る)、非破壊読出しされていることがわか
る。
【0033】また積分値が“0”でないすなわち、分極
状態によるリファレンスセルから流出流入した電荷が等
しくないならば、分極状態がパルス印加前後で変化して
いる、つまりティスーター効果が起こっていないことが
わかり、リファレンスセルの分極状態が破壊されている
(図8に示す分極状態の移動が、A状態からB状態を経
てE状態に移動する)。
状態によるリファレンスセルから流出流入した電荷が等
しくないならば、分極状態がパルス印加前後で変化して
いる、つまりティスーター効果が起こっていないことが
わかり、リファレンスセルの分極状態が破壊されている
(図8に示す分極状態の移動が、A状態からB状態を経
てE状態に移動する)。
【0034】このように読出しパルス応答電流差電流1
9を積分した値を観察することにって、読出しパルスに
よりリファレンスセルの分極状態が破壊されたか、すな
わち、メモリセルの記憶情報が破壊されたか否がわか
る。積分された読出しパルス応答電流差電流19の積分
値は、積分監視装置8に送られ、前記積分監視装置8
は、その値が“0”か否かを判定し(ステップS1
1)、前記判定結果は、前記装置系を制御するコントロ
ーラ9に送られる。ここで、積分結果が“0”でない
(NO)、すなわち、この読出しパルスにより、セルの
分極状態が破壊されると判定されたならば、前記コント
ローラ9は、その時リファレンスセル1に印加された第
1及び第2読出しパルス12,14のパルス電圧VR 、
パルス幅tR を変更し(ステップS13)、再度、前記
ステップS1〜ステップS11の動作を繰り返す。
9を積分した値を観察することにって、読出しパルスに
よりリファレンスセルの分極状態が破壊されたか、すな
わち、メモリセルの記憶情報が破壊されたか否がわか
る。積分された読出しパルス応答電流差電流19の積分
値は、積分監視装置8に送られ、前記積分監視装置8
は、その値が“0”か否かを判定し(ステップS1
1)、前記判定結果は、前記装置系を制御するコントロ
ーラ9に送られる。ここで、積分結果が“0”でない
(NO)、すなわち、この読出しパルスにより、セルの
分極状態が破壊されると判定されたならば、前記コント
ローラ9は、その時リファレンスセル1に印加された第
1及び第2読出しパルス12,14のパルス電圧VR 、
パルス幅tR を変更し(ステップS13)、再度、前記
ステップS1〜ステップS11の動作を繰り返す。
【0035】しかしながら、積分結果が“0”と判定さ
れたならば(YES)、すなわち、読出しパルスにより
リファレンスセルの分極状態が破壊されないと判定され
たならば、前記コントローラ9は、その時リファレンス
セル1に印加した読出しパルスのパルス電圧VR 、パル
ス幅tR を前記コントローラ9に具備されている読出し
パルス特性記憶装置10に記憶し(ステップS12)、
動作を終了する。
れたならば(YES)、すなわち、読出しパルスにより
リファレンスセルの分極状態が破壊されないと判定され
たならば、前記コントローラ9は、その時リファレンス
セル1に印加した読出しパルスのパルス電圧VR 、パル
ス幅tR を前記コントローラ9に具備されている読出し
パルス特性記憶装置10に記憶し(ステップS12)、
動作を終了する。
【0036】この読出しパルス特性記憶装置10に記憶
されているパルス電圧VR 、パルス幅tR が図示されて
いない強誘電体メモリセルに印加するための読出しパル
ス電圧、パルス幅である。
されているパルス電圧VR 、パルス幅tR が図示されて
いない強誘電体メモリセルに印加するための読出しパル
ス電圧、パルス幅である。
【0037】このようなリファレンスセルから流出する
第1読出しパルス応答電流16と第2読出しパルス応答
電流18より読出しパルス応答電流差電流19をとり、
その値が積分されて“0”になるように、読出しパルス
のパルス電圧VR 、パルス幅tR を設定することによ
り、強誘電体メモリセルに印加するための読出しパルス
のパルス電圧、パルス幅が設定され、強誘電体メモリの
記憶情報を破壊せずに記憶情報読出しを行うことができ
る。
第1読出しパルス応答電流16と第2読出しパルス応答
電流18より読出しパルス応答電流差電流19をとり、
その値が積分されて“0”になるように、読出しパルス
のパルス電圧VR 、パルス幅tR を設定することによ
り、強誘電体メモリセルに印加するための読出しパルス
のパルス電圧、パルス幅が設定され、強誘電体メモリの
記憶情報を破壊せずに記憶情報読出しを行うことができ
る。
【0038】次に図4は本発明の第2実施例の読出し装
置の概略的な構成を示すブロック図である。ここで、第
2実施例の構成部材で第1実施例の構成部材と同等のも
のには同じ参照番号を付して、その説明を省略し、第2
実施例の特徴部分について説明する。
置の概略的な構成を示すブロック図である。ここで、第
2実施例の構成部材で第1実施例の構成部材と同等のも
のには同じ参照番号を付して、その説明を省略し、第2
実施例の特徴部分について説明する。
【0039】この第2実施例の読出し装置において、図
示しない強誘電体メモリのマトリックスメモリの近傍
に、メモリセルと同じ構造のリファレンスセル20a,
20bが形成される。
示しない強誘電体メモリのマトリックスメモリの近傍
に、メモリセルと同じ構造のリファレンスセル20a,
20bが形成される。
【0040】前記リファレンスセル20aの電極の一方
は、該リファレンスセル20aにパルスが印加された時
に流出するパルス応答電流を検出するための第1電流検
出装置21aに接続され、他方は、バッファ22及び切
替スイッチ23aのそれぞれの一端に接続される。それ
ぞれの他端は初期化するためのリファレンスセル初期化
パルス及び、読出しパルスを印加するパルス発生装置2
に接続される。また、同様に前記リファレンスセル20
bの電極の一方は、第2電流検出装置21bに接続さ
れ、他方は、インバータ24及び切替スイッチ23bの
それぞれ一端に接続され、それぞれの他端は前記パルス
発生装置2に接続される。そしてそれぞれの前記第1,
第2電流検出装置21a,21bは、減算装置6に接続
されている。前記切替スイッチ23a,23bは、コン
トローラ9によって、同時にオン・オフ切替え動作が行
われるように制御され、前記リファレンスセル20a,
20bの初期化する際に、導通(オン)させて、前記バ
ッファ22及び前記インバータ24をパスして、リファ
レンスセル初期化パルスが直接印加されるようするもの
である。以下、第1実施例と同構成である。
は、該リファレンスセル20aにパルスが印加された時
に流出するパルス応答電流を検出するための第1電流検
出装置21aに接続され、他方は、バッファ22及び切
替スイッチ23aのそれぞれの一端に接続される。それ
ぞれの他端は初期化するためのリファレンスセル初期化
パルス及び、読出しパルスを印加するパルス発生装置2
に接続される。また、同様に前記リファレンスセル20
bの電極の一方は、第2電流検出装置21bに接続さ
れ、他方は、インバータ24及び切替スイッチ23bの
それぞれ一端に接続され、それぞれの他端は前記パルス
発生装置2に接続される。そしてそれぞれの前記第1,
第2電流検出装置21a,21bは、減算装置6に接続
されている。前記切替スイッチ23a,23bは、コン
トローラ9によって、同時にオン・オフ切替え動作が行
われるように制御され、前記リファレンスセル20a,
20bの初期化する際に、導通(オン)させて、前記バ
ッファ22及び前記インバータ24をパスして、リファ
レンスセル初期化パルスが直接印加されるようするもの
である。以下、第1実施例と同構成である。
【0041】前述した第1実施例では1つのリファレン
スセルからパルス応答電流を順次、2回検出し、それぞ
れパルス応答電流を格納した後、同時に読出し、減算装
置6により電流差を求めていたが、第2実施例では、2
つのリファレンスセルからパルス応答電流を同時に検出
し、減算装置6により電流差を求めるものである。
スセルからパルス応答電流を順次、2回検出し、それぞ
れパルス応答電流を格納した後、同時に読出し、減算装
置6により電流差を求めていたが、第2実施例では、2
つのリファレンスセルからパルス応答電流を同時に検出
し、減算装置6により電流差を求めるものである。
【0042】次に、図5の前記リファレンスセルに印加
されるパルス信号及び印加された時の該リファレンスセ
ルより流出されるパルス応答電流の波形を示すタイミン
グチャートと、図6のフローチャートとを参照して、前
記読出し装置の動作について説明する。ここで説明され
る各構成部材の参照符号は、図4の符号を用いる。
されるパルス信号及び印加された時の該リファレンスセ
ルより流出されるパルス応答電流の波形を示すタイミン
グチャートと、図6のフローチャートとを参照して、前
記読出し装置の動作について説明する。ここで説明され
る各構成部材の参照符号は、図4の符号を用いる。
【0043】まず、前記切替スイッチ23a,23bを
コントローラ9によってオンさせて、リファレンスセル
初期化パルスが各リファレンスセルに同時に且つ直接、
印加されるようする(ステップS21)。
コントローラ9によってオンさせて、リファレンスセル
初期化パルスが各リファレンスセルに同時に且つ直接、
印加されるようする(ステップS21)。
【0044】次にパルス発生制御装置3により制御され
るパルス発生装置2から、パルス電圧Vini、パルス
幅tini、パルス極性が正方向のリファレンスセル初
期化パルス30が、各リファレンスセル20a,20b
に印加される(ステップS22)。この時のパルス電圧
Vini、パルス幅tiniの値は、リファレンスセル
20a,20bの分極状態を図8のA状態にするのに十
分な値とする。
るパルス発生装置2から、パルス電圧Vini、パルス
幅tini、パルス極性が正方向のリファレンスセル初
期化パルス30が、各リファレンスセル20a,20b
に印加される(ステップS22)。この時のパルス電圧
Vini、パルス幅tiniの値は、リファレンスセル
20a,20bの分極状態を図8のA状態にするのに十
分な値とする。
【0045】次に前記各切替スイッチ23a,23bを
オフし、応答電流31,32が安定した時間tw後に、
パルス発生装置12から正方向のパルス極性で、パルス
電圧VR 及びパルス幅tR に設定された読出しパルス3
3を出力して、各リファレンスセルに印加する。従っ
て、前記リファレンスセル20aには、バッファ22を
介して、正方向 (VR)の読出しパルス33が印加され、
前記リファレンスセル20bには、インバータ24で反
転された負方向 (−VR)の読出しパルス33が印加され
る(ステップS23)。
オフし、応答電流31,32が安定した時間tw後に、
パルス発生装置12から正方向のパルス極性で、パルス
電圧VR 及びパルス幅tR に設定された読出しパルス3
3を出力して、各リファレンスセルに印加する。従っ
て、前記リファレンスセル20aには、バッファ22を
介して、正方向 (VR)の読出しパルス33が印加され、
前記リファレンスセル20bには、インバータ24で反
転された負方向 (−VR)の読出しパルス33が印加され
る(ステップS23)。
【0046】この前記読出しパルス33の印加により、
前記リファレンスセル20aから流出する第1読出しパ
ルス応答電流34(B状態)が電流検出装置21aによ
って検出され、また同時に前記リファレンスセル20b
から流出する第2読出しパルス応答電流35(C状態)
が、電流検出装置21aによって検出される(ステップ
S24)。ここで、検出される各読出しパルス応答電流
は、パルス印加時からパルス印加停止後の電流が安定す
るまでの時刻tc間に流れた電流値とする。
前記リファレンスセル20aから流出する第1読出しパ
ルス応答電流34(B状態)が電流検出装置21aによ
って検出され、また同時に前記リファレンスセル20b
から流出する第2読出しパルス応答電流35(C状態)
が、電流検出装置21aによって検出される(ステップ
S24)。ここで、検出される各読出しパルス応答電流
は、パルス印加時からパルス印加停止後の電流が安定す
るまでの時刻tc間に流れた電流値とする。
【0047】次に第1読出しパルス応答電流34及び、
第2読出しパルス応答電流35が、減算装置6に入力
し、第1実施例と同様にパルス応答電流差電流36が生
成される(ステップS25)。
第2読出しパルス応答電流35が、減算装置6に入力
し、第1実施例と同様にパルス応答電流差電流36が生
成される(ステップS25)。
【0048】以下、第1実施例と同様な処理を行い、前
記パルス応答電流差電流36の積分値の値が“0”か否
かを判定し(ステップS26)、その判定結果が、
“0”でない(NO)、すなわち、この読出しパルスに
より、セルの分極状態が破壊されると判定されたなら
ば、前記第1及び第2読出しパルス33のパルス電圧V
R 、パルス幅tR を変更し(ステップS27)、再度、
前記ステップS21〜ステップS26の動作を繰り返
す。また、判定結果が、“0”であれば、その時に各リ
ファレンスセル20a,29bに印加した読出しパルス
のパルス電圧VR 、パルス幅tR を読出しパルス特性記
憶装置10に記憶し(ステップS28)、動作を終了す
る。そして求められた前記読出しパルスを各メモリセル
の読出しパルスとして用いて、格納された情報を非破壊
読出しすることができる。
記パルス応答電流差電流36の積分値の値が“0”か否
かを判定し(ステップS26)、その判定結果が、
“0”でない(NO)、すなわち、この読出しパルスに
より、セルの分極状態が破壊されると判定されたなら
ば、前記第1及び第2読出しパルス33のパルス電圧V
R 、パルス幅tR を変更し(ステップS27)、再度、
前記ステップS21〜ステップS26の動作を繰り返
す。また、判定結果が、“0”であれば、その時に各リ
ファレンスセル20a,29bに印加した読出しパルス
のパルス電圧VR 、パルス幅tR を読出しパルス特性記
憶装置10に記憶し(ステップS28)、動作を終了す
る。そして求められた前記読出しパルスを各メモリセル
の読出しパルスとして用いて、格納された情報を非破壊
読出しすることができる。
【0049】従って、本発明の強誘電体メモリ及び読出
し装置は、前記メモリセル近傍に前記メモリセルと同構
成で独立したリファレンスセルを設け、メモリ情報読出
し時には、まず、前記リファレンスセルにパルスを印加
し、前記パルスのレスポンス信号を用いて、前記強誘電
体メモリの読出しパルスを設定することにより、強誘電
体メモリ周囲の環境変化、経年変化、固体差等により、
強誘電体メモリの記憶情報読出しを行うことができる。
また本発明は、前述した実施例に限定されるものではな
く、他にも発明の要旨を逸脱しない範囲で種々の変形や
応用が可能であることは勿論である。
し装置は、前記メモリセル近傍に前記メモリセルと同構
成で独立したリファレンスセルを設け、メモリ情報読出
し時には、まず、前記リファレンスセルにパルスを印加
し、前記パルスのレスポンス信号を用いて、前記強誘電
体メモリの読出しパルスを設定することにより、強誘電
体メモリ周囲の環境変化、経年変化、固体差等により、
強誘電体メモリの記憶情報読出しを行うことができる。
また本発明は、前述した実施例に限定されるものではな
く、他にも発明の要旨を逸脱しない範囲で種々の変形や
応用が可能であることは勿論である。
【0050】
【発明の効果】以上詳述したように本発明によれば、強
誘電体メモリに生じる周囲の環境変化、経年変化、個体
差別等があっても、記憶する強誘電体メモリの記録情報
を破壊せずに強誘電体メモリの記録情報読出しを行うこ
とができる信頼性の高い強誘電体メモリと読出し装置を
提供することができる。
誘電体メモリに生じる周囲の環境変化、経年変化、個体
差別等があっても、記憶する強誘電体メモリの記録情報
を破壊せずに強誘電体メモリの記録情報読出しを行うこ
とができる信頼性の高い強誘電体メモリと読出し装置を
提供することができる。
【図面の簡単な説明】
【図1】図1は、本発明の一実施例の概略的な構成を示
すブロック図である。
すブロック図である。
【図2】図2(a)は、本実施例におけるリファレンス
セルに印加されるパルス信号を示す波形図、図2(b)
はリファレンスセル流出するパルス応答電流の波形を示
す図、図2(c)は読出しパルス応答電流差電流を示す
波形図である。
セルに印加されるパルス信号を示す波形図、図2(b)
はリファレンスセル流出するパルス応答電流の波形を示
す図、図2(c)は読出しパルス応答電流差電流を示す
波形図である。
【図3】図3は、第1実施例の強誘電体メモリと読出し
装置の読出し動作を示すフローチャートである。
装置の読出し動作を示すフローチャートである。
【図4】図4は、本発明の第2実施例の読出し装置の概
略的な構成を示すブロック図である。
略的な構成を示すブロック図である。
【図5】図5は、リファレンスセルに印加されるパルス
信号及び印加された時の該リファレンスセルより流出さ
れるパルス応答電流の波形を示す図である。
信号及び印加された時の該リファレンスセルより流出さ
れるパルス応答電流の波形を示す図である。
【図6】図6は、第2実施例の強誘電体メモリと読出し
装置の読出し動作を示すフローチャートである。
装置の読出し動作を示すフローチャートである。
【図7】図7は、従来の強誘電体メモリの素子構造を示
す図である。
す図である。
【図8】図8は、強誘電体のヒステリシス特性を示す波
形図である。
形図である。
【図9】図9は、t*(ティースター)効果の特性を示
す波形図である。
す波形図である。
1,20a,20b…リファレンスセル、2…パルス発
生装置、3…パルス発生装置制御装置、4…電流検出装
置、5a…第1読出しパルス応答電流記憶装置、5b…
第2読出しパルス応答電流記憶装置、6…減算装置、7
…積分装置、8…積分値監視装置、9…コントローラ、
10…読出しパルス特性記憶装置、11…第1リファレ
ンスセル初期化パルス、12…第1読出しパルス、13
…第2リファレンスセル初期化パルス、14…第2読出
しパルス、16…第1読出しパルス応答電流、18…第
2読出しパルス応答電流、19…読出しパルス応答電流
差電流、21a…第1電流検出装置、21b…第2電流
検出装置、22…バッファ、23a,23b…切替スイ
ッチ、24…インバータ。
生装置、3…パルス発生装置制御装置、4…電流検出装
置、5a…第1読出しパルス応答電流記憶装置、5b…
第2読出しパルス応答電流記憶装置、6…減算装置、7
…積分装置、8…積分値監視装置、9…コントローラ、
10…読出しパルス特性記憶装置、11…第1リファレ
ンスセル初期化パルス、12…第1読出しパルス、13
…第2リファレンスセル初期化パルス、14…第2読出
しパルス、16…第1読出しパルス応答電流、18…第
2読出しパルス応答電流、19…読出しパルス応答電流
差電流、21a…第1電流検出装置、21b…第2電流
検出装置、22…バッファ、23a,23b…切替スイ
ッチ、24…インバータ。
Claims (1)
- 【請求項1】 強誘電体からなる薄膜と、該強誘電体薄
膜の一方面に縞状に配列した複数の短冊形の第1ストラ
イプ電極と、該第1ストライプ電極と交差する方向で前
記強誘電体薄膜の他方面に縞状に配列された複数の短冊
形の第2ストライプ電極とからなり、前記強誘電体薄膜
を挟み第1ストライプ電極と第2ストライプ電極の交差
する箇所がメモリセルになるマトリックスメモリを構成
する強誘電体メモリと、 前記メモリセルと同等の構造を有し、前記強誘電体メモ
リの近傍に配置された少なくとも1つのリファレンスセ
ルと、 前記メモリセルに格納された記録情報の読出し時に、前
記リファレンスセルに任意のパルスを印加し、前記リフ
ァレンスセルから出力されるレスポンス信号に基づき前
記メモリセルに印加する読出しパルス値を設定し、該記
録情報を非破壊読出しする読出し手段とを具備すること
を特徴とする強誘電体メモリ及び読出し装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3248940A JPH0590609A (ja) | 1991-09-27 | 1991-09-27 | 強誘電体メモリ及び読出し装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3248940A JPH0590609A (ja) | 1991-09-27 | 1991-09-27 | 強誘電体メモリ及び読出し装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0590609A true JPH0590609A (ja) | 1993-04-09 |
Family
ID=17185682
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3248940A Withdrawn JPH0590609A (ja) | 1991-09-27 | 1991-09-27 | 強誘電体メモリ及び読出し装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0590609A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100500944B1 (ko) * | 2002-12-11 | 2005-07-14 | 주식회사 하이닉스반도체 | 전류 이득 트랜지스터의 크기 조절을 통해 기준 전압을생성하는 강유전체 메모리 장치 |
US7532498B2 (en) * | 2002-08-14 | 2009-05-12 | Intel Corporation | Memory device, circuits and methods for reading a memory device |
-
1991
- 1991-09-27 JP JP3248940A patent/JPH0590609A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7532498B2 (en) * | 2002-08-14 | 2009-05-12 | Intel Corporation | Memory device, circuits and methods for reading a memory device |
KR100500944B1 (ko) * | 2002-12-11 | 2005-07-14 | 주식회사 하이닉스반도체 | 전류 이득 트랜지스터의 크기 조절을 통해 기준 전압을생성하는 강유전체 메모리 장치 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5959922A (en) | Ferroelectric random access memory device with reference cell array blocks | |
US6198651B1 (en) | Ferroelectric memory devices which utilize boosted plate line voltages to improve reading reliability and methods of operating same | |
KR950009387B1 (ko) | 반도체 기억 장치 | |
JPH0845268A (ja) | 強誘電性メモリ・セルおよびその分極状態を検出し書き込む方法 | |
JPH11260066A (ja) | 強誘電体メモリセルをもったメモリ及び強誘電体メモリセルの読出し方法 | |
JP2004503052A (ja) | 受動マトリックス・メモリの読出し動作および書込み動作を実行する方法および前記方法を実行する装置 | |
US20050174848A1 (en) | Self-timed sneak current cancellation | |
US5487030A (en) | Ferroelectric interruptible read memory | |
US5341325A (en) | Ferroelectric memory device with crosstalk protection in reading/writing operation | |
TW504833B (en) | Semiconductor memory and method for driving the same | |
JP2001338499A (ja) | 強誘電体型記憶装置およびそのテスト方法 | |
US6888737B2 (en) | Ferroelectric memory and method of reading the same | |
CN1307645C (zh) | 强电介质存储器装置及其驱动方法 | |
US6392918B2 (en) | Circuit configuration for generating a reference voltage for reading a ferroelectric memory | |
US5940316A (en) | Ferroelectric memory device using a ferroelectric material and method of reading data from the ferroelectric memory device | |
JP2004303293A (ja) | 強誘電体記憶装置のデータ読み出し方法及び強誘電体記憶装置 | |
US5729488A (en) | Non-destructive read ferroelectric memory cell utilizing the ramer-drab effect | |
JPH0590609A (ja) | 強誘電体メモリ及び読出し装置 | |
US3132326A (en) | Ferroelectric data storage system and method | |
JP3896257B2 (ja) | 強誘電体キャパシタを備えたメモリセルを読み出すための回路 | |
US5140548A (en) | Ferroelectric space charge capacitor memory | |
JPH09232398A (ja) | 強誘電体膜評価装置およびその方法 | |
JPH09134594A (ja) | 半導体不揮発メモリ | |
JP2002518783A (ja) | 強誘電体メモリに対する書込みおよび読出し方法 | |
JPH08273371A (ja) | 強誘電体メモリとその駆動法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |