JPH0590609A - 強誘電体メモリ及び読出し装置 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、強誘電体メモリに生じる周囲の環境
変化、経年変化、個体差別等があっても、記憶する強誘
電体メモリの記録情報を破壊せずに強誘電体メモリの記
録情報読出しを行うことができる信頼性の高い強誘電体
メモリと読出し装置を提供することを目的とする。 【構成】本発明は、強誘電体メモリのマトリックスメモ
リの近傍に、メモリセルと同じ構造で独立したリファレ
ンスセルが付設され、メモリ情報読出し時には、まず前
記独立リファレンスセルにパルスを印加して、前記パル
スのレスポンス信号を用いて、前記強誘電体メモリの読
出しパルスの値を設定し、前記マトリックスメモリに記
録される情報を非破壊読出しする強誘電体メモリと読出
し装置である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は強誘電体キャパシタを記
憶素子として構成する強誘電体メモリに係り、特に非破
壊読出しに好適する強誘電体メモリと読出し装置に関す
る。

【０００２】

【従来の技術】一般に強誘電体材料は、ヒステリシス特
性を有し、この特性を利用して不揮発性メモリとしてデ
ータを記憶することができることが知られている。

【０００３】この強誘電体メモリの素子構造は大別する
と図７に示すように２分され、一方は、１つの強誘電体
セルに１つのスイッチ素子が設けられているアクティブ
マトリックス構造ＦＥ１であり、その構造は複雑で高密
度化には限界がある。また他方は、単純マトリックス構
造ＦＥ２であり、強誘電体薄膜の表裏に付設された直交
するストライプ電極の交差点を１つのメモリセルとする
もので、構造が簡単なため高密度化に好適する。

【０００４】前記アクティブマトリックス構造のメモリ
は、強誘電体キャパシタの誘電率が非常に大きいという
特性を利用するもので、従来のＤＲＡＭと機能的に同様
なものである。また前記単純マトリックス構造のメモリ
は、強誘電体のヒステリシス特性を利用した不揮発性メ
モリであり、従来の不揮発性メモリとしてはＳＲＡＭや
ＥＥＰＲＯＭがあるが、強誘電体メモリに比べて、書き
込みに時間がかかる。また図８に示すヒステリシス特性
を参照して、従来の強誘電体メモリの読出し方法を説明
する。

【０００５】この強誘電体のヒステリシス特性図は、横
軸は電圧Ｖ（電界Ｅ）、縦軸は、分極状態Ｐを示してい
る。この図において、電圧が“０”の時の分極には、Ａ
とＣの２つの状態があり、それぞれにデジタル信号の
“１”と“０”を対応させる。すなわち、Ａ状態の時に
“１”信号が記憶され、Ｃ状態の時に“０”信号が記憶
される。

【０００６】例えば、分極状態がＣ状態である場合に、
正方向の読出しパルスＶR を印加すると、分極はＣ状態
からＤ状態に移り、再びＤ状態に戻る。また分極が、Ａ
状態である場合には、正方向の読出しパルスＶR を印加
すると、分極はＡ状態からＢ状態に移った後、Ａ状態に
は戻らず、Ｅ状態になる。このように、通常、強誘電体
は分極方向と逆方向に抗電界より小さい電圧を印加した
場合でも、Ａ状態からＢ状態を経て、Ｅ状態になるよう
に、電圧印加を止めても元の分極状態には戻らない。

【０００７】ここで周知な現象として、“ＰＯＬＡＲ
ＤＩＥＬＥＣＴＲＩＣＳＡＮＤＴＨＥＩＲ ＡＰＰＬＩ
ＣＡＴＩＯＮＳ”Jack C,Burfoot and George W, Taylo
r 著（THE MACMILLAN PRESS LTD 1979）に記載される
ようなｔ^*（ティースター）効果と称される現象があ
る。

【０００８】このティースター効果は、ヒステリシス特
性を有する強誘電体に図９に示すような比較的大きなパ
ルス幅の電界を印加した時の分極反転電流が最大値にな
るときの時間をｔｉmax 、最大の１０％に減少するまで
の時間をｔｓ（スイッチング時間）とした時に、ｔｓ時
間以下のあるパルス幅の電圧を強誘電体に印加して部分
反転させるが、その印加を停止すると、印加前の分極状
態に戻るという現象であり、部分反転電流が観測され
る。このようなパルス幅をティースター効果の起き得る
値（パルス幅）という（以下、パルス幅ｔ^*と称す
る）。また、この部分電極反転電流は非部分電極反転電
流すなわち、“０”状態の読出し電流と比べて差があれ
ば、“１”，“０”の判別ができることになる。

【０００９】

【発明が解決しようとする課題】しかし、前述したよう
な現象を利用して、強誘電体メモリから情報読出しを行
う場合に、スイッチング時間ｔｓは、次式、

【００１０】

【数１】 で与えられる。ここで、Ｅは印加電界、αは温度および
試料の厚さに依存する定数である。また、パルス幅ｔ^*
の値は、次式、

【００１１】

【数２】 である。ここで、Ａは強誘電体材料の特性に依存する定
数で、一般にＡ≦１である。

【００１２】すなわち強誘電体メモリにパルス幅ｔ^*、
印加電圧ＶR とする一意に設定された読出しパルスを加
えたとき、前記パルス幅ｔ^*の値は、温度に依存してい
るため、温度変化によっては、ティースター効果が起こ
らなくなりメモリセルの情報を破壊する。また、パルス
幅ｔ^*の値は強誘電体材料の特性に依存しているため、
製造後の経年変化、製造ロットの違いなどによるばらつ
き等により、一意に設定された読出しパルスで長期間に
渡って読出しを行っていると、ティースター効果が起こ
らない場合が生じ、同様にメモリセルの情報を破壊す
る。

【００１３】そこで本発明は、強誘電体メモリに生じる
周囲の環境変化、経年変化、個体差別等があっても、記
憶する強誘電体メモリの記録情報を破壊せずに強誘電体
メモリの記録情報読出しを行うことができる信頼性の高
い強誘電体メモリと読出し装置を提供することを目的と
する。

【００１４】

【課題を解決するための手段】本発明は上記目的を達成
するために、強誘電体からなる薄膜と、該強誘電体薄膜
の一方面に縞状に配列した複数の短冊形の第１ストライ
プ電極と、該第１ストライプ電極と交差する方向で前記
強誘電体薄膜の他方面に縞状に配列された複数の短冊形
の第２ストライプ電極とからなり、前記強誘電体薄膜を
挟み第１ストライプ電極と第２ストライプ電極の交差す
る箇所がメモリセルになるマトリックスメモリを構成す
る強誘電体メモリと、前記メモリセルと同等の構造を有
し、前記強誘電体メモリの近傍に配置された少なくとも
１つのリファレンスセルと、前記メモリセルに格納され
た記録情報の読出し時に、前記リファレンスセルに任意
のパルスを印加し、前記リファレンスセルから出力され
るレスポンス信号に基づき前記メモリセルに印加する読
出しパルス値を設定し、該記録情報を非破壊読出しする
読出し手段とで構成される強誘電体メモリと読出し装置
を提供する。

【００１５】

【作用】以上のような構成の強誘電体メモリと読出し装
置は、独立リファレンスセルが付設された強誘電体メモ
リは、メモリ情報読出し時には、まず前記独立リファレ
ンスセルにパルスを印加して、前記パルスのレスポンス
信号を用いて前記強誘電体メモリの読出しパルスの値が
設定される。

【００１６】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。

【００１７】図１は、本発明の第１実施例の読出し装置
の概略的な構成を示すブロック図であり、図２は本実施
例におけるリファレンスセルに印加されるパルス信号及
び印加された時の該リファレンスセルより流出されるパ
ルス応答電流の波形を示す図である。

【００１８】この構成においては、図示しない強誘電体
メモリのマトリックスメモリの近傍に、同等の構成でメ
モリセルとは独立したリファレンスセル１が形成され
る。そのリファレンスセル１の電極の一方には、初期化
するためのリファレンスセル初期化パルス及び、読出し
パルスを印加するパルス発生装置２が接続される。

【００１９】前記パルス発生装置２には、発生するパル
スのパルス幅、パルス電圧、パルス極性、パルス間隔を
制御するためのパルス発生装置制御装置３が接続され
る。また前記リファレンスセル１の電極の他方には、前
記パルスが該リファレンスセル１に印加された時に流出
するパルス応答電流を検出するための電流検出装置４が
接続される。

【００２０】前記電流検出装置４には、図２に示す第１
読出しパルス１２が印加されたリファレンスセル１よ
り、流出する第１読出しパルス応答電流１６を記憶する
ための第１読出しパルス応答電流記憶装置５ａが接続さ
れ、同様に、図２に示す第２読出しパルス１４が印加さ
れたとき前記セルから流出する第２読出しパルス応答電
流１８を記憶するための第２読出しパルス応答電流記憶
装置５ｂが接続される。そして前記第１読出しパルス応
答電流記憶装置５ａ及び第２読出しパルス応答電流記憶
装置５ｂに接続される減算装置６は、格納される第１読
出しパルス応答電流１６と第２読出しパルス応答電流１
８の始点（ｍ，ｎ点）を一致させて同時に読出し、その
電流差を求めるものである。

【００２１】前記減算装置６には、読出しパルス応答電
流差の電流が安定するまで積分する積分装置７が接続さ
れ、電荷量が求められる。前記積分装置７には、該積分
装置７により求められた電荷量（積分値）を監視し、つ
まり積分値が“０”か否かを監視し、その結果を後述す
るコントローラ９に送出する積分値監視装置８が接続さ
れる。前記コントローラ９は、前述した装置系を制御す
るためのものであり、前記パルス発生制御装置３、前記
電流検出装置４、第１読出しパルス応答電流記憶装置５
ａ、第２読出しパルス応答電流記憶装置５ｂ、積分値監
視装置８にそれぞれ接続される。

【００２２】また、前記コントローラ９には、図示され
ない強誘電体メモリセルに印加するための読出しパルス
のパルス電圧、パルス幅を記憶するための読出しパルス
特性記憶装置１０が具備されている。

【００２３】次に図３のフローチャートを参照して、こ
のように構成された強誘電体メモリと読出し装置の動作
について説明する。ここで説明される各構成部材の参照
符号は、図１の符号を用いる。

【００２４】まず、パルス発生制御装置３によって制御
されるパルス発生装置２から、パルス電圧Ｖｉｎｉ、パ
ルス幅ｔｉｎｉ、パルス極性が負方向の第１リファレン
スセル初期化パルス１１が、リファレンスセル１に印加
される（ステップＳ１）。この時のパルス電圧Ｖｉｎ
ｉ、パルス幅ｔｉｎｉの値は、リファレンスセル１の分
極状態を図８のＡ状態にするのに十分な値とする。

【００２５】次に前記リファレンスセル１から発生され
る応答電流１５が安定した時間ｔｗ後に、正方向のパル
ス極性でパルス電圧ＶR 及び、パルス幅ｔR が所定値に
設定された第１読出しパルス１２が、前記パルス発生装
置１２から前記リファレンスセル１に印加される（ステ
ップＳ２）。この時、前記読出しパルス１２の印加によ
り、前記リファレンスセル１から流出する第１読出しパ
ルス応答電流１６が、電流検出装置４によって検出され
る（ステップＳ３）。そこで検出された前記第１読出し
パルス応答電流１６のうち、パルス印加時からパルス印
加停止後の電流が安定するまでの時刻ｔｃ間に流れた電
流値が第１読出しパルス応答電流記憶装置５ａに記憶さ
れる（ステップＳ４）。

【００２６】次に前記パルス発生装置２から、パルス電
圧Ｖｉｎｉ、パルス幅ｔｉｎｉ、正方向のパルス極性の
第２リファレンスセル初期化パルス１３が、前記リファ
レンスセル１に印加される（ステップＳ５）。

【００２７】これにより、前記リファレンスセル１の分
極状態は、図８のＣ状態になる。次に時間ｔｗの後に、
第１読出しパルス１２と同様なパルス発生装置制御装置
３によって、パルス電圧ＶR 、パルス幅ｔR 、パルス極
性が正方向の値に制御された第２読出しパルス１４がパ
ルス発生装置２より、リファレンスセル１に印加される
（ステップＳ６）。

【００２８】この時、前述したと同様に、前記第２読出
しパルス１４の印加により、前記リファレンスセル１か
ら流出する第２読出しパルス応答電流１８が、前記電流
検出装置４によって検出され（ステップＳ７）、検出さ
れた前記第２読出しパルス応答電流１８は第２読出しパ
ルス応答電流記憶装置５ｂに、パルス印加直後からパル
ス印加停止した後の電流が安定するまでの時刻ｔｃ間に
流れた電流値が記憶される（ステップＳ８）。

【００２９】次に各々記憶されていた第１読出しパルス
応答電流１６及び、第２読出しパルス応答電流１８は、
読出され減算装置６によって、第１及び第２読出しパル
スが印加された時点すなわち、第１及び第２読出しパル
ス応答電流が流出する時点（図２に示すｍ，ｎ）を一致
させて、「（第１読出しパルス応答電流１６）−（第２
読出しパルス応答電流１８）」が行われ、読出しパルス
応答電流差電流１９が生成される（ステップＳ９）。前
記読出しパルス応答電流差電流１９は、前記積分装置８
に送出され積分される（ステップＳ１０）。ここで、第
１読出しパルス応答電流１６と第２読出しパルス応答電
流１８の差である読出しパルス応答電流差電流１９の積
分について説明する。

【００３０】まず、第１リファレンスセル初期化パルス
１１により、リファレンスセル１の分極状態は、図８に
示すＡ状態となる。この時、第１読出しパルス１２を印
加した場合、リファレンスセルの分極状態とは逆の方向
に電圧を印加したのため、該リファレンスセルより流出
してくる第１読出しパルス応答電流１６には、そのリフ
ァレンスセルの線形キャパシタ成分による電荷の移動に
よる電流成分と分極反転による電荷の移動による電流成
分とが含まれている。

【００３１】次に第２リファレンスセル初期化パルス１
３によりリファレンスセルの分極状態が、図８のＣ状態
となる。この時、第２読出しパルス１４を印加した場合
に、セルの分極方向と同じ方向に電圧を印加したので、
前記リファレンスセルより流出してくる第２読出しパル
ス応答電流１８には、該リファレンスセルの線形キャパ
シタ成分による電荷の移動による電流成分しか含まれて
いない。よって、前記読出しパルス応答電流差電流１９
は、分極反転によって流れた電流成分だけとなる。この
読出しパルス応答電流差電流１９を積分することによ
り、分極反転によって移動した電荷量、つまり分極反転
によりリファレンスセルから流出流入した電荷量が求め
られる。

【００３２】ここで積分値が“０”すなわち、分極反転
によるそのリファレンスセルから流出流入した電荷量が
等しいならば、分極状態がパルス印加前後で変化してい
ない、つまりティスーター効果が起こっていることが判
明し、リファレンスセルの分極状態が破壊されておらず
（図８に示す分極状態の移動が、Ａ状態からＢ状態を経
てＡ状態に戻る）、非破壊読出しされていることがわか
る。

【００３３】また積分値が“０”でないすなわち、分極
状態によるリファレンスセルから流出流入した電荷が等
しくないならば、分極状態がパルス印加前後で変化して
いる、つまりティスーター効果が起こっていないことが
わかり、リファレンスセルの分極状態が破壊されている
（図８に示す分極状態の移動が、Ａ状態からＢ状態を経
てＥ状態に移動する）。

【００３４】このように読出しパルス応答電流差電流１
９を積分した値を観察することにって、読出しパルスに
よりリファレンスセルの分極状態が破壊されたか、すな
わち、メモリセルの記憶情報が破壊されたか否がわか
る。積分された読出しパルス応答電流差電流１９の積分
値は、積分監視装置８に送られ、前記積分監視装置８
は、その値が“０”か否かを判定し（ステップＳ１
１）、前記判定結果は、前記装置系を制御するコントロ
ーラ９に送られる。ここで、積分結果が“０”でない
（ＮＯ）、すなわち、この読出しパルスにより、セルの
分極状態が破壊されると判定されたならば、前記コント
ローラ９は、その時リファレンスセル１に印加された第
１及び第２読出しパルス１２，１４のパルス電圧ＶR 、
パルス幅ｔR を変更し（ステップＳ１３）、再度、前記
ステップＳ１〜ステップＳ１１の動作を繰り返す。

【００３５】しかしながら、積分結果が“０”と判定さ
れたならば（ＹＥＳ）、すなわち、読出しパルスにより
リファレンスセルの分極状態が破壊されないと判定され
たならば、前記コントローラ９は、その時リファレンス
セル１に印加した読出しパルスのパルス電圧ＶR 、パル
ス幅ｔR を前記コントローラ９に具備されている読出し
パルス特性記憶装置１０に記憶し（ステップＳ１２）、
動作を終了する。

【００３６】この読出しパルス特性記憶装置１０に記憶
されているパルス電圧ＶR 、パルス幅ｔR が図示されて
いない強誘電体メモリセルに印加するための読出しパル
ス電圧、パルス幅である。

【００３７】このようなリファレンスセルから流出する
第１読出しパルス応答電流１６と第２読出しパルス応答
電流１８より読出しパルス応答電流差電流１９をとり、
その値が積分されて“０”になるように、読出しパルス
のパルス電圧ＶR 、パルス幅ｔR を設定することによ
り、強誘電体メモリセルに印加するための読出しパルス
のパルス電圧、パルス幅が設定され、強誘電体メモリの
記憶情報を破壊せずに記憶情報読出しを行うことができ
る。

【００３８】次に図４は本発明の第２実施例の読出し装
置の概略的な構成を示すブロック図である。ここで、第
２実施例の構成部材で第１実施例の構成部材と同等のも
のには同じ参照番号を付して、その説明を省略し、第２
実施例の特徴部分について説明する。

【００３９】この第２実施例の読出し装置において、図
示しない強誘電体メモリのマトリックスメモリの近傍
に、メモリセルと同じ構造のリファレンスセル２０ａ，
２０ｂが形成される。

【００４０】前記リファレンスセル２０ａの電極の一方
は、該リファレンスセル２０ａにパルスが印加された時
に流出するパルス応答電流を検出するための第１電流検
出装置２１ａに接続され、他方は、バッファ２２及び切
替スイッチ２３ａのそれぞれの一端に接続される。それ
ぞれの他端は初期化するためのリファレンスセル初期化
パルス及び、読出しパルスを印加するパルス発生装置２
に接続される。また、同様に前記リファレンスセル２０
ｂの電極の一方は、第２電流検出装置２１ｂに接続さ
れ、他方は、インバータ２４及び切替スイッチ２３ｂの
それぞれ一端に接続され、それぞれの他端は前記パルス
発生装置２に接続される。そしてそれぞれの前記第１，
第２電流検出装置２１ａ，２１ｂは、減算装置６に接続
されている。前記切替スイッチ２３ａ，２３ｂは、コン
トローラ９によって、同時にオン・オフ切替え動作が行
われるように制御され、前記リファレンスセル２０ａ，
２０ｂの初期化する際に、導通（オン）させて、前記バ
ッファ２２及び前記インバータ２４をパスして、リファ
レンスセル初期化パルスが直接印加されるようするもの
である。以下、第１実施例と同構成である。

【００４１】前述した第１実施例では１つのリファレン
スセルからパルス応答電流を順次、２回検出し、それぞ
れパルス応答電流を格納した後、同時に読出し、減算装
置６により電流差を求めていたが、第２実施例では、２
つのリファレンスセルからパルス応答電流を同時に検出
し、減算装置６により電流差を求めるものである。

【００４２】次に、図５の前記リファレンスセルに印加
されるパルス信号及び印加された時の該リファレンスセ
ルより流出されるパルス応答電流の波形を示すタイミン
グチャートと、図６のフローチャートとを参照して、前
記読出し装置の動作について説明する。ここで説明され
る各構成部材の参照符号は、図４の符号を用いる。

【００４３】まず、前記切替スイッチ２３ａ，２３ｂを
コントローラ９によってオンさせて、リファレンスセル
初期化パルスが各リファレンスセルに同時に且つ直接、
印加されるようする（ステップＳ２１）。

【００４４】次にパルス発生制御装置３により制御され
るパルス発生装置２から、パルス電圧Ｖｉｎｉ、パルス
幅ｔｉｎｉ、パルス極性が正方向のリファレンスセル初
期化パルス３０が、各リファレンスセル２０ａ，２０ｂ
に印加される（ステップＳ２２）。この時のパルス電圧
Ｖｉｎｉ、パルス幅ｔｉｎｉの値は、リファレンスセル
２０ａ，２０ｂの分極状態を図８のＡ状態にするのに十
分な値とする。

【００４５】次に前記各切替スイッチ２３ａ，２３ｂを
オフし、応答電流３１，３２が安定した時間ｔｗ後に、
パルス発生装置１２から正方向のパルス極性で、パルス
電圧ＶR 及びパルス幅ｔR に設定された読出しパルス３
３を出力して、各リファレンスセルに印加する。従っ
て、前記リファレンスセル２０ａには、バッファ２２を
介して、正方向 (ＶR)の読出しパルス３３が印加され、
前記リファレンスセル２０ｂには、インバータ２４で反
転された負方向 (−ＶR)の読出しパルス３３が印加され
る（ステップＳ２３）。

【００４６】この前記読出しパルス３３の印加により、
前記リファレンスセル２０ａから流出する第１読出しパ
ルス応答電流３４（Ｂ状態）が電流検出装置２１ａによ
って検出され、また同時に前記リファレンスセル２０ｂ
から流出する第２読出しパルス応答電流３５（Ｃ状態）
が、電流検出装置２１ａによって検出される（ステップ
Ｓ２４）。ここで、検出される各読出しパルス応答電流
は、パルス印加時からパルス印加停止後の電流が安定す
るまでの時刻ｔｃ間に流れた電流値とする。

【００４７】次に第１読出しパルス応答電流３４及び、
第２読出しパルス応答電流３５が、減算装置６に入力
し、第１実施例と同様にパルス応答電流差電流３６が生
成される（ステップＳ２５）。

【００４８】以下、第１実施例と同様な処理を行い、前
記パルス応答電流差電流３６の積分値の値が“０”か否
かを判定し（ステップＳ２６）、その判定結果が、
“０”でない（ＮＯ）、すなわち、この読出しパルスに
より、セルの分極状態が破壊されると判定されたなら
ば、前記第１及び第２読出しパルス３３のパルス電圧Ｖ
R 、パルス幅ｔR を変更し（ステップＳ２７）、再度、
前記ステップＳ２１〜ステップＳ２６の動作を繰り返
す。また、判定結果が、“０”であれば、その時に各リ
ファレンスセル２０ａ，２９ｂに印加した読出しパルス
のパルス電圧ＶR 、パルス幅ｔR を読出しパルス特性記
憶装置１０に記憶し（ステップＳ２８）、動作を終了す
る。そして求められた前記読出しパルスを各メモリセル
の読出しパルスとして用いて、格納された情報を非破壊
読出しすることができる。

【００４９】従って、本発明の強誘電体メモリ及び読出
し装置は、前記メモリセル近傍に前記メモリセルと同構
成で独立したリファレンスセルを設け、メモリ情報読出
し時には、まず、前記リファレンスセルにパルスを印加
し、前記パルスのレスポンス信号を用いて、前記強誘電
体メモリの読出しパルスを設定することにより、強誘電
体メモリ周囲の環境変化、経年変化、固体差等により、
強誘電体メモリの記憶情報読出しを行うことができる。
また本発明は、前述した実施例に限定されるものではな
く、他にも発明の要旨を逸脱しない範囲で種々の変形や
応用が可能であることは勿論である。

【００５０】

【発明の効果】以上詳述したように本発明によれば、強
誘電体メモリに生じる周囲の環境変化、経年変化、個体
差別等があっても、記憶する強誘電体メモリの記録情報
を破壊せずに強誘電体メモリの記録情報読出しを行うこ
とができる信頼性の高い強誘電体メモリと読出し装置を
提供することができる。

【図面の簡単な説明】

【図１】図１は、本発明の一実施例の概略的な構成を示
すブロック図である。

【図２】図２（ａ）は、本実施例におけるリファレンス
セルに印加されるパルス信号を示す波形図、図２（ｂ）
はリファレンスセル流出するパルス応答電流の波形を示
す図、図２（ｃ）は読出しパルス応答電流差電流を示す
波形図である。

【図３】図３は、第１実施例の強誘電体メモリと読出し
装置の読出し動作を示すフローチャートである。

【図４】図４は、本発明の第２実施例の読出し装置の概
略的な構成を示すブロック図である。

【図５】図５は、リファレンスセルに印加されるパルス
信号及び印加された時の該リファレンスセルより流出さ
れるパルス応答電流の波形を示す図である。

【図６】図６は、第２実施例の強誘電体メモリと読出し
装置の読出し動作を示すフローチャートである。

【図７】図７は、従来の強誘電体メモリの素子構造を示
す図である。

【図８】図８は、強誘電体のヒステリシス特性を示す波
形図である。

【図９】図９は、ｔ^*（ティースター）効果の特性を示
す波形図である。

【符号の説明】

１，２０ａ，２０ｂ…リファレンスセル、２…パルス発
生装置、３…パルス発生装置制御装置、４…電流検出装
置、５ａ…第１読出しパルス応答電流記憶装置、５ｂ…
第２読出しパルス応答電流記憶装置、６…減算装置、７
…積分装置、８…積分値監視装置、９…コントローラ、
１０…読出しパルス特性記憶装置、１１…第１リファレ
ンスセル初期化パルス、１２…第１読出しパルス、１３
…第２リファレンスセル初期化パルス、１４…第２読出
しパルス、１６…第１読出しパルス応答電流、１８…第
２読出しパルス応答電流、１９…読出しパルス応答電流
差電流、２１ａ…第１電流検出装置、２１ｂ…第２電流
検出装置、２２…バッファ、２３ａ，２３ｂ…切替スイ
ッチ、２４…インバータ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 強誘電体からなる薄膜と、該強誘電体薄
   膜の一方面に縞状に配列した複数の短冊形の第１ストラ
   イプ電極と、該第１ストライプ電極と交差する方向で前
   記強誘電体薄膜の他方面に縞状に配列された複数の短冊
   形の第２ストライプ電極とからなり、前記強誘電体薄膜
   を挟み第１ストライプ電極と第２ストライプ電極の交差
   する箇所がメモリセルになるマトリックスメモリを構成
   する強誘電体メモリと、 前記メモリセルと同等の構造を有し、前記強誘電体メモ
   リの近傍に配置された少なくとも１つのリファレンスセ
   ルと、 前記メモリセルに格納された記録情報の読出し時に、前
   記リファレンスセルに任意のパルスを印加し、前記リフ
   ァレンスセルから出力されるレスポンス信号に基づき前
   記メモリセルに印加する読出しパルス値を設定し、該記
   録情報を非破壊読出しする読出し手段とを具備すること
   を特徴とする強誘電体メモリ及び読出し装置。