JPH0590422A - Semiconductor device - Google Patents
Semiconductor deviceInfo
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- JPH0590422A JPH0590422A JP25009091A JP25009091A JPH0590422A JP H0590422 A JPH0590422 A JP H0590422A JP 25009091 A JP25009091 A JP 25009091A JP 25009091 A JP25009091 A JP 25009091A JP H0590422 A JPH0590422 A JP H0590422A
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- aluminum wiring
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はＬＳＩ等の半導体装置、
特に層間絶縁膜及びここに設けられたビアホールの構成
に関する。BACKGROUND OF THE INVENTION The present invention relates to a semiconductor device such as an LSI,
In particular, it relates to the structure of the interlayer insulating film and the via hole provided therein.
【０００２】[0002]
【従来の技術】従来より、ＬＳＩ等の半導体装置におい
て高集積化が進み、電気的接続を行うアルミ配線等の多
層化が必須となっている。このように、アルミ配線を多
層とした場合に、アルミ配線間を絶縁するために層間絶
縁膜が必要となる。また、異なる層のアルミ配線間の電
気的接続を行うために、ビアホールが形成される。2. Description of the Related Art Conventionally, the degree of integration of semiconductor devices such as LSI has been increased, and it has been essential to form a multilayer structure such as aluminum wiring for electrical connection. In this way, when the aluminum wiring is multi-layered, an interlayer insulating film is required to insulate the aluminum wiring from each other. Also, via holes are formed to electrically connect aluminum wirings of different layers.
【０００３】すなわち、図４に示すように、第１の絶縁
膜であるＳｉＯ2 膜１上に第１アルミ配線層２が形成さ
れ、その上に第２の絶縁膜であるＳｉＯ2 膜３が形成さ
れ、その上に第２アルミ配線層４が形成されている。そ
して、第１アルミ配線層２と第２アルミ配線層４の電気
的接続を行う場合には、ＳｉＯ2 膜３に所定の穴、すな
わちビアホール５を形成し、ここに第２アルミ配線層４
のアルミを侵入させて第１アルミ配線層２と第２アルミ
配線層４の電気的接続を行っている。That is, as shown in FIG. 4, a first aluminum wiring layer 2 is formed on a SiO 2 film 1 which is a first insulating film, and a SiO 2 film 3 which is a second insulating film is formed thereon. The second aluminum wiring layer 4 is formed thereon. When electrically connecting the first aluminum wiring layer 2 and the second aluminum wiring layer 4, a predetermined hole, that is, a via hole 5 is formed in the SiO 2 film 3, and the second aluminum wiring layer 4 is formed therein.
Of aluminum is penetrated to electrically connect the first aluminum wiring layer 2 and the second aluminum wiring layer 4.
【０００４】ここで、第１アルミ配線層２と第２アルミ
配線層４の層間絶縁膜であるＳｉＯ2 膜３は、第２アル
ミ配線層４のアルミ配線が確実に形成されるように、そ
の表面が平坦でなければならない。そこで、通常の場
合、プラズマＴＥＯＳ、Ｏ3 −ＴＥＯＳやＳＯＧ（スピ
ンオングラス）などによって形成される（またはこれら
の複合膜が用いられる）。そして、このようなＳｉＯ2
膜の成膜は、原料として、有機オキシシラン（Ｓｉ（Ｏ
Ｃ2 Ｈ5 ）4 （略称ＴＥＯＳ）、（Ｃ2 Ｈ5 ）Ｓｉ（Ｏ
Ｃ2 Ｈ5 ）3 、Ｓｉ（ＯＣ3 Ｈ7 ）4 ）などが用いられ
る。Here, the SiO 2 film 3 which is an interlayer insulating film between the first aluminum wiring layer 2 and the second aluminum wiring layer 4 is formed so that the aluminum wiring of the second aluminum wiring layer 4 is surely formed. The surface must be flat. Therefore, in the usual case, it is formed by plasma TEOS, O 3 -TEOS, SOG (spin on glass), or the like (or a composite film of these is used). And such SiO 2
The film is formed by using organic oxysilane (Si (O
C 2 H 5 ) 4 (abbreviation TEOS), (C 2 H 5 ) Si (O
C 2 H 5) 3, Si (OC 3 H 7) 4) or the like is used.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、ＳｉＯ
2 膜３を層間絶縁膜として利用した場合には、第１アル
ミ配線層２の形成後であるため、アルミの融解温度以下
の熱処理しか行うことができない。すなわち、熱処理の
温度としては４５０℃程度が限界となる。このため、第
２アルミ配線層４をスパッタ蒸着によってＳｉＯ2 膜上
に形成する際に、ＳｉＯ2 膜３からガスが発生し、これ
がアルミ配線に悪影響を及し、特にビアホールにおける
コンタクト抵抗が高くなってしまうという問題点があっ
た。DISCLOSURE OF THE INVENTION Problems to be Solved by the Invention
When the two films 3 are used as the interlayer insulating film, only the heat treatment below the melting temperature of aluminum can be performed because the first aluminum wiring layer 2 is formed. That is, the heat treatment temperature is limited to about 450 ° C. For this reason, when the second aluminum wiring layer 4 is formed on the SiO 2 film by sputter deposition, gas is generated from the SiO 2 film 3, which adversely affects the aluminum wiring, and particularly the contact resistance in the via hole becomes high. There was a problem that it would end up.
【０００６】本発明は、上記問題点を解決することを課
題としてなされたものであり、ビアホールのコンタクト
抵抗を低くできる構成を持つ半導体装置を提供すること
を目的とする。The present invention has been made to solve the above problems, and an object of the present invention is to provide a semiconductor device having a structure capable of reducing the contact resistance of a via hole.
【０００７】[0007]
【課題を解決するための手段】上記課題を解決するため
に本発明は、第１の金属配線層と、この第１の金属配線
層上に形成された絶縁層と、この絶縁層上に形成された
第２の金属配線層と、上記第１および第２の金属配線層
の電気的接続を行うために絶縁層に形成されたビアホー
ルと、を含む半導体装置であって、上記絶縁層は、第１
の金属配線層上に形成されたＳｉＯ2 膜と、このＳｉＯ
2 膜の全表面をビアホールの側面も含めて覆うＳｉＮ
と、を有することを特徴とする。In order to solve the above problems, the present invention provides a first metal wiring layer, an insulating layer formed on the first metal wiring layer, and an insulating layer formed on the insulating layer. And a via hole formed in an insulating layer for electrically connecting the first and second metal wiring layers, the insulating layer comprising: First
SiO 2 film formed on the metal wiring layer of
SiN covering the entire surface of the two films including the side surface of the via hole
And are included.
【０００８】[0008]
【作用】このように、本発明によれば、ＳｉＯ2 膜の上
面がビアホールの側面を含め全てＳｉＮ膜によって覆わ
れている。そこで、金属配線のスパッタ蒸着時において
ＳｉＯ2 膜から発生するガスをＳｉＮ膜が遮り、ビアホ
ールのコンタクト抵抗が上昇するのを有効に防止するこ
とができる。As described above, according to the present invention, the upper surface of the SiO 2 film is entirely covered with the SiN film including the side surface of the via hole. Therefore, it is possible to effectively prevent the SiN film from blocking the gas generated from the SiO 2 film during the sputter deposition of the metal wiring and increasing the contact resistance of the via hole.
【０００９】[0009]
【実施例】以下、本発明の実施例について図面に基づい
て説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００１０】実施例の構成 図１は、本発明に係る半導体装置の要部断面図であり、
ＳｉＯ2 膜１、第１アルミ配線層２の上方にＳｉＯ2 膜
３、第２アルミ配線層４を積層するが、このＳｉＯ2 膜
３と第２アルミ配線層４との間にＳｉＮ膜６が介在され
ている。そして、このＳｉＮ膜６は、ビアホール５の側
面においてもＳｉＯ2 膜３を覆っている。従って、第２
アルミ配線層４は、ＳｉＯ2 膜３とは全く接触しないこ
ととなる。 Configuration of Embodiment FIG. 1 is a cross-sectional view of an essential part of a semiconductor device according to the present invention.
SiO 2 film 1, SiO 2 film 3 above the first aluminum wiring layer 2, laminating the second aluminum wiring layer 4, the SiN film 6 between the SiO 2 film 3 and the second aluminum wiring layer 4 Intervened. The SiN film 6 also covers the SiO 2 film 3 on the side surface of the via hole 5. Therefore, the second
The aluminum wiring layer 4 does not come into contact with the SiO 2 film 3 at all.
【００１１】第１の製造方法 ここで第１の製造方法について、図２に基づいて説明す
る。まず、第１アルミ配線層２の上にＳｉＯ2 膜３及び
ＳｉＮ膜６を堆積形成する。ここで、ＳｉＮ膜６は２０
０ｎｍ程度のかなり薄いものとする。そして、この状態
において通常のパターニング処理を行い、ビアホール５
を形成する。ここでは、ビアホール５の側面はＳｉＯ2
膜３が露出している（図２（Ａ）参照）。 First Manufacturing Method Here, the first manufacturing method will be described with reference to FIG. First, the SiO 2 film 3 and the SiN film 6 are deposited and formed on the first aluminum wiring layer 2. Here, the SiN film 6 is 20
It is assumed to be quite thin, about 0 nm. Then, in this state, a normal patterning process is performed to form the via hole 5
To form. Here, the side surface of the via hole 5 is SiO 2
The film 3 is exposed (see FIG. 2A).
【００１２】次に、この上にさらにＳｉＮ膜７を形成す
る。これによって、ビアホールの側面にもＳｉＮ膜７が
形成されることとなる（図２（Ｂ）参照）。そして、こ
の状態において、全面エッチバックを行い、ＳｉＮ膜７
を上方より異方性エッチングする。これにより、ＳｉＮ
膜７の上方を向いている部分が選択的にエッチングさ
れ、２回目に形成されたＳｉＮ膜７のＳｉＮ膜６の上面
及びビアホール５の底部のものが除去される。そして、
これによって本実施例におけるＳｉＮ膜６が完成する
（図２（Ｃ）参照）。そこで、次にアルミをスパッタ蒸
着し、第２アルミ配線層４を形成し、図１に示された半
導体装置を得る。Next, a SiN film 7 is further formed thereon. As a result, the SiN film 7 is also formed on the side surface of the via hole (see FIG. 2B). Then, in this state, the entire surface is etched back to form the SiN film 7
Is anisotropically etched from above. This allows SiN
The upper part of the film 7 is selectively etched, and the upper surface of the SiN film 6 and the bottom of the via hole 5 of the SiN film 7 formed the second time are removed. And
As a result, the SiN film 6 in this embodiment is completed (see FIG. 2C). Therefore, next, aluminum is sputter-deposited to form the second aluminum wiring layer 4, and the semiconductor device shown in FIG. 1 is obtained.
【００１３】これによれば、第２アルミ配線層４のため
のアルミスパッタ蒸着のときに、ＳｉＯ2 膜３は完全に
ＳｉＮ膜６によって覆われているため、ＳｉＯ2 膜３か
ら発生するガスはＳｉＮ膜６によって遮られ、第２アル
ミ配線層４の形成に悪影響はない。従ってビアホール５
のコンタクトを良好に取ることができる。According to this, since the SiO 2 film 3 is completely covered with the SiN film 6 during the aluminum sputter deposition for the second aluminum wiring layer 4, the gas generated from the SiO 2 film 3 is not generated. It is blocked by the SiN film 6 and has no adverse effect on the formation of the second aluminum wiring layer 4. Therefore, via hole 5
Can make good contact.
【００１４】第２の製造方法 図３に第２の製造方法を示す。この方法においては、Ｓ
ｉＯ2 膜３を形成した後、ビアホール５を形成する（図
３（Ａ）参照）。そして、その後ＳｉＮ膜６をビアホー
ル５の側面も含め成膜する（図（Ｂ）参照）。このと
き、ＳｉＮ膜６は５００ｎｍ程度の比較的厚いものとす
る。そして、このようにＳｉＮ膜６を形成したものに対
し、異方性のエッチング（全面エッチバック）を行う。
そして、この異方性エッチングは、ＳｉＯ2 膜３上には
残留し、ビアホール５の底部においては残留しない時点
で停止させる（図３（Ｃ）参照）。これによって、図１
に示した実施例の構成を完成する。 Second Manufacturing Method FIG. 3 shows a second manufacturing method. In this method, S
After forming the iO 2 film 3, a via hole 5 is formed (see FIG. 3A). Then, after that, the SiN film 6 is formed including the side surface of the via hole 5 (see FIG. 6B). At this time, the SiN film 6 has a relatively thick thickness of about 500 nm. Then, anisotropic etching (entire surface etchback) is performed on the SiN film 6 thus formed.
Then, this anisotropic etching is stopped when it remains on the SiO 2 film 3 but does not remain on the bottom of the via hole 5 (see FIG. 3C). As a result, FIG.
The construction of the embodiment shown in FIG.
【００１５】これは、ＳｉＮ膜６を成膜する際に、ビア
ホール５の内部にはその他の部分よりＳｉＮ膜６の堆積
が少ないことを利用したものである。すなわち、ＳｉＮ
膜６を堆積していくと、ＳｉＮ膜６は、段差被覆性があ
まり良くないため、ビアホール５の内部には他の部分に
比べ堆積量が少なくなる。そこで、全面エッチバックを
行った場合に、ビアホールの底部のＳｉＮ膜６のみが除
去される時点がある。そこで、この時点において全面エ
ッチバックを停止すれば、この発明の実施例を形成する
ことができる。しかしながら、この第２の製造方法は、
ビアホール５の形状、ＳｉＮ膜６の形成方法等によって
左右され、その製造方法についての条件が厳しくなって
いる。従って、条件によってはこの方法を適用できない
場合もある。しかし、上述の第１の製法に比べその工程
が簡略化されており、実施例に係る半導体装置の効率的
な製造を行うことができる。This is because when the SiN film 6 is formed, the deposition of the SiN film 6 inside the via hole 5 is smaller than that in other portions. That is, SiN
As the film 6 is deposited, the step coverage of the SiN film 6 is not so good, so that the deposition amount in the via hole 5 becomes smaller than that in other portions. Therefore, there is a point when only the SiN film 6 at the bottom of the via hole is removed when the entire surface is etched back. Therefore, if the entire surface etch back is stopped at this point, the embodiment of the present invention can be formed. However, this second manufacturing method
Depending on the shape of the via hole 5, the method of forming the SiN film 6, and the like, the conditions for the manufacturing method become strict. Therefore, this method may not be applicable depending on the conditions. However, the process is simplified as compared with the first manufacturing method described above, and the semiconductor device according to the embodiment can be efficiently manufactured.
【００１６】なお、ＳｉＯ2 膜、ＳｉＮ膜等の成膜に
は、通常のＣＶＤ（ｃｈｅｍｉｃａｌｖａｐｏｒ ｄｅ
ｐｏｓｉｔｉｏｎ）等が利用できる。The SiO 2 film, the SiN film and the like are formed by a usual CVD (chemical vapor de
position) etc. can be used.
【００１７】[0017]
【発明の効果】以上説明したように、本発明に係る半導
体装置によれば、ビアホールの側面を覆うＳｉＮ膜を形
成することにより、ビアホールにおけるコンタクト抵抗
を有効に減少することができる。As described above, according to the semiconductor device of the present invention, the contact resistance in the via hole can be effectively reduced by forming the SiN film covering the side surface of the via hole.
【図１】実施例の構成を示す要部断面図。FIG. 1 is a cross-sectional view of a main part showing the configuration of an embodiment.
【図２】第１の製造方法を説明する説明図。FIG. 2 is an explanatory diagram illustrating a first manufacturing method.
【図３】第２の製造方法を説明する説明図。FIG. 3 is an explanatory diagram illustrating a second manufacturing method.
【図４】従来の構成を示す要部断面図。FIG. 4 is a sectional view of a main part showing a conventional configuration.
１ ＳｉＯ2 膜 ２ 第１アルミ配線層 ３ ＳｉＯ2 膜 ４ 第２アルミ配線層 ５ ビアホール ６ ＳｉＮ膜1 SiO 2 Film 2 First Aluminum Wiring Layer 3 SiO 2 Film 4 Second Aluminum Wiring Layer 5 Via Hole 6 SiN Film
Claims (1)
層上に形成された絶縁層と、この絶縁層上に形成された
第２の金属配線層と、上記第１および第２の金属配線層
の電気的接続を行うために絶縁層に形成されたビアホー
ルと、を含む半導体装置であって、 上記絶縁層は、 第１の金属配線層上に形成されたＳｉＯ2 膜と、このＳ
ｉＯ2 膜の全表面をビアホールの側面も含めて覆うＳｉ
Ｎと、 を有することを特徴とする半導体装置。1. A first metal wiring layer, an insulating layer formed on the first metal wiring layer, a second metal wiring layer formed on the insulating layer, and the first and second metal wiring layers. A semiconductor device including a via hole formed in an insulating layer for electrically connecting the second metal wiring layer, wherein the insulating layer is a SiO 2 film formed on the first metal wiring layer. , This S
Si covering the entire surface of the iO 2 film including the side surface of the via hole
A semiconductor device comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25009091A JPH0590422A (en) | 1991-09-30 | 1991-09-30 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25009091A JPH0590422A (en) | 1991-09-30 | 1991-09-30 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590422A true JPH0590422A (en) | 1993-04-09 |
Family
ID=17202668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25009091A Pending JPH0590422A (en) | 1991-09-30 | 1991-09-30 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0590422A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1989000847A1 (en) * | 1987-08-05 | 1989-02-09 | Wm. Wrigley Jr. Company | Sweet emulsion for chewing gum |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63262856A (en) * | 1987-04-20 | 1988-10-31 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPH02285659A (en) * | 1989-04-26 | 1990-11-22 | Fujitsu Ltd | Semiconductor device |
-
1991
- 1991-09-30 JP JP25009091A patent/JPH0590422A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63262856A (en) * | 1987-04-20 | 1988-10-31 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPH02285659A (en) * | 1989-04-26 | 1990-11-22 | Fujitsu Ltd | Semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1989000847A1 (en) * | 1987-08-05 | 1989-02-09 | Wm. Wrigley Jr. Company | Sweet emulsion for chewing gum |
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