JPH0588696A - 音声応答装置 - Google Patents

Abstract

(57)【要約】 【目的】 上位プロセッサの共通メモリ制御装置に対す
るアクセス回数を逓減でき、かつ実時間で音声サービス
を開始できる。 【構成】 上位プロセッサ１からの音声データの通話チ
ャネルごとに割付けられた先頭番地および終了番地をそ
れぞれ第一基本メモリ２４および第二基本メモリ２５
に、またはカレントアドレスメモリ２６および終了アド
レスメモリ２８に格納する。カレントアドレスメモリ２
６および加算回路２７はアドレス指定を行い、比較器２
９は終了アドレスメモリ２８とカレントアドレスメモリ
２６との出力を比較し、書替要求回路３０はその一致結
果により書替要求を上位プロセッサ１に与える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、音声応答装置の共通メ
モリ制御装置に利用する。応答メッセージのディジタル
情報が記憶されたメモリからその応答メッセージを読出
すための装置に関する。

【０００２】

【従来の技術】図５は従来例の音声応答装置の共通メモ
リ制御装置のブロック構成図である。

【０００３】従来、音声応答装置は、図５に示すような
構成の共通メモリ制御装置を備えていた。図５におい
て、共通メモリ制御装置７は上位プロセッサ１にプロセ
ッサバス１０１を介して接続されたバスインタフェース
回路７１と、メモリ制御回路７２と、上位プロセッサ１
とメモリ制御回路７２との一方を選択して基本メモリ７
４に対するアクセスを許可する選択部７３と、共通メモ
リ４を音声データの任意の時間を単位としたトラックに
分割し、音声データの共通メモリ４上の位置を示すため
に通話チャネル対応に割付けられたトラック番地を格納
する基本メモリ７４と、メモリ制御回路７２に制御され
各通話チャネルのトラック番地を出力する上位アドレス
メモリ７５と、上位アドレスメモリ７５が共通メモリ４
に対して全通話チャネルへの音声出力を指示しこの音声
が出力された後に送出時間をカウントする下位アドレス
カウンタ７６とを備え、メモリ制御回路７２は下位アド
レスカウンタ７６が指定された値になると基本メモリ７
４から上位アドレスメモリ７５へのデータの全トラック
分の書替制御を行う手段を含む。

【０００４】ここで、上位プロセッサ１は、下位アドレ
スカウンタ７６が指定された値となる前に基本メモリ７
４に対して全通話チャネルのトラック番地更新を行う必
要があり、また、上位プロセッサ１は、１メッセージの
音声データをトランク単位に分割してトランク番地を基
本メモリ７４に登録する必要があった。さらに、新しい
メッセージの音声データを基本メモリ７４に登録してか
ら音声送出開始まで最大１トラック分の時間の遅延があ
った。

【０００５】

【発明が解決しようとする課題】しかし、このような従
来例の音声応答装置では、１メッセージの音声データを
トラック単位に分割し、そのトラック数と同一数だけ上
位プロセッサが共通メモリ制御装置に対しアクセスする
必要があり、上位プロセッサの負荷が大きい欠点があっ
た。また、新しいメッセージの音声データの送出開始迄
に最大１トラック分の時間だけ遅延が発生しサービスの
実時間性がない欠点があった。

【０００６】本発明は上記の欠点を解決するもので、上
位プロセッサの共通メモリ制御装置に対するアクセス回
数を逓減でき、かつ実時間で音声サービスを開始できる
音声応答装置を提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明は、上位プロセッ
サと、この上位プロセッサの指示に基づき編集された音
声データを格納する共通メモリと、上記上位プロセッサ
の制御によりこの共通メモリのアドレス指定を行う共通
メモリ制御装置とを備えた音声応答装置において、上記
共通メモリ制御装置は上記共通メモリに格納された音声
データに対して上記上位プロセッサからの通話チャネル
ごとに割付けられた先頭番地および終了番地に基づきア
ドレス指定を行うアドレス指定手段を含むことを特徴と
する。

【０００８】また、本発明は、上記アドレス指定手段
は、アドレス指定の制御を行うメモリ制御回路と、上記
上位プロセッサの出力とこのメモリ制御回路の出力とを
選択して出力する選択手段と、この選択手段に接続され
上記共通メモリに格納された音声データに対して上記上
位プロセッサからの通話チャネルごとに割付けられた先
頭番地および終了番地をそれぞれ格納する第一基本メモ
リおよび第二基本メモリと、上記選択手段に接続され上
記メモリ制御回路の制御によりこの第一基本メモリに格
納された先頭番地を初期値として格納するカレントアド
レスメモリと、上記選択手段に接続され上記メモリ制御
回路の制御により上記第二基本メモリに格納された終了
番地を格納する終了アドレスメモリと、上記カレントア
ドレスメモリの出力に「１」を加算してこのカレントア
ドレスメモリに与える加算回路とを含み、上記カレント
アドレスメモリは上記メモリ制御回路の制御に基づきそ
の内容を上記加算回路の出力により更新する手段を含
み、上記アドレス指定手段は、上記カレントアドレスメ
モリと上記終了アドレスメモリとの内容を比較する比較
器と、この比較器の一致結果および上記メモリ制御回路
の制御に基づき上記第一基本メモリおよび上記第二基本
メモリの内容の書替要求を上記上位プロセッサに出力す
る書替要求手段とを含むことができる。

【０００９】さらに、本発明は、上記カレントアドレス
メモリおよび上記終了アドレスメモリは上記上位プロセ
ッサからの通話チャネルごとに割付けられた先頭番地お
よび終了番地をそれぞれ格納する手段を含むことができ
る。

【００１０】

【作用】共通メモリ制御装置はアドレス指定手段で共通
メモリに格納された音声データに対して上位プロセッサ
からの通話チャネルごとに割付けられた先頭番地および
終了番地に基づきアドレス指定を行う。また、上位プロ
セッサは書替要求により共通メモリ制御装置へのアクセ
ス時期を認識できる。さらに、上位プロセッサはカレン
トアドレスメモリおよび終了アドレスメモリにアクセス
できる。

【００１１】以上により上位プロセッサの共通メモリ制
御装置に対するアクセス回数を逓減でき、かつ実時間で
音声サービスを開始できる。

【００１２】

【実施例】本発明の実施例において図面を参照して説明
する。図１は本発明一実施例音声応答装置のブロック構
成図である。図２は本発明の音声応答装置の共通メモリ
制御装置のブロック構成図である。

【００１３】図１および図２において、音声応答装置
は、上位プロセッサ１と、上位プロセッサ１の指示に基
づき編集された音声データを格納する共通メモリ４と、
上位プロセッサ１にプロセッサバス１０１を介して接続
され上位プロセッサ１の制御によりメモリアドレスバス
１０２を介して共通メモリ４のアドレス指定を行う共通
メモリ制御装置２と、共通メモリ４の出力音声データを
データバス１０３を介して受信しパラレルデータをシリ
アルデータに変換して出力する第一トランク５１₁ 〜第
ｎトランク５１_n を含むトランク部５と、トランク部５
の出力するシリアルデータを多重変換してハイウェイ１
０４に出力するディジタルハイウェイインタフェース部
６とを備える。

【００１４】ここで本発明の特徴とするところは、共通
メモリ制御装置２は共通メモリ４に格納された音声デー
タに対して上位プロセッサ１からの通話チャネルごとに
割付けられた先頭番地および終了番地に基づきアドレス
指定を行うアドレス指定手段を含むことにある。

【００１５】また、上記アドレス指定手段は、アドレス
指定の制御を行うメモリ制御回路２２と、上位プロセッ
サ１の出力とメモリ制御回路２２の出力とを選択して出
力する選択手段として上位プロセッサ１にプロセッサバ
ス１０１を介して接続されたバスインタフェース回路２
１および選択部２３と、選択部２３に接続され共通メモ
リ４に格納された音声データに対して上位プロセッサ１
からの通話チャネルごとに割付けられた先頭番地および
終了番地をそれぞれ格納する第一基本メモリ２４および
第二基本メモリ２５と、選択部２３に接続されメモリ制
御回路２２の制御により第一基本メモリ２４に格納され
た先頭番地を初期値として格納するカレントアドレスメ
モリ２６と、選択部２３に接続されメモリ制御回路２２
の制御により第二基本メモリ２５に格納された終了番地
を格納する終了アドレスメモリ２８と、カレントアドレ
スメモリ２６の出力に「１」を加算してカレントアドレ
スメモリ２６に与える加算回路２７とを含み、カレント
アドレスメモリ２６はメモリ制御回路２２の制御に基づ
きその内容を加算回路２７の出力により更新する手段を
含み、上記アドレス指定手段は、カレントアドレスメモ
リ２６と終了アドレスメモリ２８との内容を比較する比
較器２９と、比較器２９の一致結果およびメモリ制御回
路２２の制御に基づき第一基本メモリ２４および第二基
本メモリ２５の内容の書替要求を上位プロセッサ１に出
力する書替要求手段としてバスインタフェース回路２１
の一部および書替要求回路３０とを含むさらに、カレン
トアドレスメモリ２６および終了アドレスメモリ２８は
上位プロセッサ１からの通話チャネルごとに割付けられ
た先頭番地および終了番地をそれぞれ格納する手段を含
む。

【００１６】このような構成の音声応答装置の動作につ
いて説明する。図３は本発明の音声応答装置の上位プロ
セッサの動作を示すフローチャートである。図４は本発
明の音声応答装置の共通メモリ制御装置のメモリ制御回
路の動作を示すフローチャートである。

【００１７】図３は上位プロセッサ１が第一トランク５
１₁ に対してｍ個の音声データを送出する場合の動作を
示すフローチャートである。図３において、音声出力が
必要か否かを判断し（ステップＳ１）、第一回目の音声
データのパラメータとして共通メモリ４の格納位置を示
す先頭番地および終了番地を共通メモリ制御装置２のカ
レントアドレスメモリ２６および終了アドレスメモリ２
８のトランクの第一トランク割付番地内に書込む（ステ
ップＳ２）。

【００１８】音声データ数ｍが「１」に等しいか否か判
断し、「１」に等しく（ステップＳ３）、書替要求回路
３０からの通知で書替要求が有ると判断すると（ステッ
プＳ９）、音声出力は全て終了したとみなし、動作を停
止する。

【００１９】音声データ数ｍが「１」に等しいか否かを
判断し、等しくないと判断すると（ステップＳ３）、音
声データの番号ｉの初期値を「２」に設定し（ステップ
Ｓ４）、第二回目の音声データのパラメータとして共通
メモリ４の格納位置を示す先頭番地および終了番地を共
通メモリ制御装置２の第一基本メモリ２４および第二基
本メモリ２５のトランクの第一トランク割付番地内に書
込む（ステップＳ５）。

【００２０】書替要求回路３０からの通知で書替要求が
有ると判断すると（ステップＳ６）、音声データの番号
ｉを更新し（ステップＳ７）、更新した番号ｉが（ｍ＋
１）番目か否かを判断し（ステップＳ８）、ｍ番目の音
声データまで同様の動作（ステップＳ５からステップＳ
８）を繰返して（ｍ＋１）番目で、書替要求回路３０か
らの通知で書替要求が有ると判断すると（ステップＳ
９）、ｍ個の音声データを送出完了したとみなし動作を
停止する。

【００２１】図４において、共通メモリ制御装置２は第
一トランク５１₁ から第ｎトランク５１_n までの音声デ
ータの各メモリアドレスを共通メモリ４に時分割に出力
制御を行う。まず、トランク番号ｊを「１」とする（ス
テップＳ１０）。第一トランク５１₁ 用に共通メモリ制
御装置２内の第一基本メモリ２４、第二基本メモリ２
５、カレントアドレスメモリ２６および終了アドレスメ
モリ２８のメモリアドレスとしてｉ（ｉは音声データの
番号ｉでこの場合は「１」）を入力する（ステップＳ１
１、Ｓ１２）。

【００２２】次に、カレントアドレスメモリ２６および
終了アドレスメモリ２８のデータ出力を行う（ステップ
Ｓ１３）。この時点で、比較器２９は一致結果をメモリ
制御回路２２および書替要求回路３０に通知する（ステ
ップＳ１４）。比較結果が一致しないときには次の動作
を繰返す。カレントアドレスメモリ２６の出力動作を停
止し、加算回路２７の出力データをカレントアドレスメ
モリ２６に書込み、カレントアドレスメモリ２６の出力
データと再度比較する（ステップＳ１５）。

【００２３】比較器２９からカレントアドレスメモリ２
６と終了アドレスメモリ２８との出力データが一致した
旨の通知が有りと判断した場合に（ステップＳ１４）、
終了アドレスメモリ２８のデータ出力を停止し（ステッ
プＳ１６）、第一基本メモリ２４および第二基本メモリ
２５のデータ出力を行い（ステップＳ１７）、カレント
アドレスメモリ２６および終了アドレスメモリ２８へデ
ータの書込を行う（ステップＳ１８）。次に、第一基本
メモリ２４および第二基本メモリ２５のデータ出力を停
止する（ステップＳ１９）。

【００２４】以上の動作をｍ回繰返し（ステップＳ１１
〜Ｓ２１）第一トランク５１₁ 用の動作は終了する。

【００２５】次にトランク番号ｊを更新して（ステップ
Ｓ２２）。第ｎトランク５１_n 用の処理が終了するまで
ステップＳ１１〜Ｓ２３の処理を繰返して終了する。ま
た第ｎトランク５１_n 用の処理が終了したときに、トラ
ンク番号ｊに「１」を再度設定し（ステップＳ１０）、
処理を繰返してもよい。

【００２６】上述のように、本実施例は、１メッセージ
の音声データの共通メモリ格納位置を先頭番地および終
了番地の２種類のパラメータで示し、対応すべき第一基
本メモリ、第二基本メモリ、カレントアドレスメモリお
よび終了アドレスメモリを設け、さらに上位プロセッサ
に対して書替要求回路を設けることにより、上位プロセ
ッサは、一つのトランクに対してｍメッセージの音声デ
ータの出力指示を行う場合に、共通メモリ制御装置にｍ
回アクセスするだけでよく、書替要求によって共通メモ
リ制御装置へのアクセス時期を認識することができ、上
位プロセッサの負荷を軽減できる。

【００２７】また、上位プロセッサが共通メモリ制御装
置内の全ての制御メモリにアクセスできるようにしたこ
とにより、音声データの出力を中断したい場合、および
新しいメッセージを即座に音声出力したい場合には上位
プロセッサの共通メモリ制御装置へアクセスして実時間
に対応できる。

【００２８】

【発明の効果】以上説明したように、本発明は、上位プ
ロセッサの共通メモリ制御装置に対するアクセス回数を
逓減でき、かつ実時間で音声サービスを開始できる優れ
た効果がある。

【図面の簡単な説明】

【図１】本発明一実施例音声応答装置のブロック構成
図。

【図２】本発明の音声応答装置の共通メモリ制御装置の
ブロック構成図。

【図３】本発明の音声応答装置の上位プロセッサの動作
を示すフローチャート。

【図４】本発明の音声応答装置の共通メモリ制御装置の
メモリ制御回路の動作を示すフローチャート。

【図５】従来例の音声応答装置のブロック構成図。

【符号の説明】 １ 上位プロセッサ ２ 共通メモリ制御装置 ４ 共通メモリ ５ トランク部 ６ ディジタルハイウェイインタフェース部 ２１、７１ バスインタフェース回路 ２２、７２ メモリ制御回路 ２３、７３ 選択部 ２４ 第一基本メモリ ２５ 第二基本メモリ ２６ カレントアドレスメモリ ２７ 加算回路 ２８ 終了アドレスメモリ ２９ 比較器 ３０ 書替要求回路 ５１₁ 第一トランク ５１_n 第ｎトランク ７４ 基本メモリ ７５ 上位アドレスメモリ ７６ 下位アドレスカウンタ １０１ プロセッサバス １０２ メモリアドレスバス １０３ データバス １０４ ハイウェイ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 上位プロセッサと、この上位プロセッサ
   の指示に基づき編集された音声データを格納する共通メ
   モリと、上記上位プロセッサの制御によりこの共通メモ
   リのアドレス指定を行う共通メモリ制御装置とを備えた
   音声応答装置において、 上記共通メモリ制御装置は上記共通メモリに格納された
   音声データに対して上記上位プロセッサからの通話チャ
   ネルごとに割付けられた先頭番地および終了番地に基づ
   きアドレス指定を行うアドレス指定手段を含むことを特
   徴とする音声応答装置。
2. 【請求項２】 上記アドレス指定手段は、アドレス指定
   の制御を行うメモリ制御回路と、上記上位プロセッサの
   出力とこのメモリ制御回路の出力とを選択して出力する
   選択手段と、この選択手段に接続され上記共通メモリに
   格納された音声データに対して上記上位プロセッサから
   の通話チャネルごとに割付けられた先頭番地および終了
   番地をそれぞれ格納する第一基本メモリおよび第二基本
   メモリと、上記選択手段に接続され上記メモリ制御回路
   の制御によりこの第一基本メモリに格納された先頭番地
   を初期値として格納するカレントアドレスメモリと、上
   記選択手段に接続され上記メモリ制御回路の制御により
   上記第二基本メモリに格納された終了番地を格納する終
   了アドレスメモリと、上記カレントアドレスメモリの出
   力に「１」を加算してこのカレントアドレスメモリに与
   える加算回路とを含み、 上記カレントアドレスメモリは上記メモリ制御回路の制
   御に基づきその内容を上記加算回路の出力により更新す
   る手段を含み、 上記アドレス指定手段は、上記カレントアドレスメモリ
   と上記終了アドレスメモリとの内容を比較する比較器
   と、この比較器の一致結果および上記メモリ制御回路の
   制御に基づき上記第一基本メモリおよび上記第二基本メ
   モリの内容の書替要求を上記上位プロセッサに出力する
   書替要求手段とを含む請求項１記載の音声応答装置。
3. 【請求項３】 上記カレントアドレスメモリおよび上記
   終了アドレスメモリは上記上位プロセッサからの通話チ
   ャネルごとに割付けられた先頭番地および終了番地をそ
   れぞれ格納する手段を含む請求項２記載の音声応答装
   置。