JPH058630U - リセツト回路 - Google Patents

Abstract

(57)【要約】 【目的】各子局基板個別にリセット信号を生成し、構成
要素全てのリセットを実行する。 【構成】子局基板２０に設けられた各素子の制御を司る
ＣＰＵ２１は、伝送路２６を介して親局基板より送信さ
れたリセットを要求する信号を受信すると、リセット指
令信号２７をリセット要求信号生成回路２８へ送信す
る。このリセット要求信号生成回路２８は前記リセット
指令信号５に基づいてリセット要求信号２９を生成、リ
レー３１へ送出する。リレー３１はリセット要求信号２
９に基づいてコンデンサの３２＋端子を接地してこれに
よりリセット信号３０を生成する。このリセット信号３
０は、前記子局基板２０を構成する各素子へ伝達され、
子局基板２０全体の初期化を実行する。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

この考案は、プラントの制御及び監視装置等のバス型通信形態に適用される子 局基板のリセット回路に関する。

【０００２】

【従来の技術】

プラントの制御や監視装置等に適用されるバス型通信形態を図４に示す。親局 基板１は共用の伝送路２を介して複数の子局基板３（３ａ，３ｂ，３ｃ，３ｄ， …）へ接続され、データの通信を行なっている。

【０００３】 電子回路におけるリセット信号は、その回路を構成する素子を初期状態にする もので、各素子のリセット端子にロジック「１」又は「０」を与えることで実現 できる。電源投入時などは、電源が安定するまで各素子の動作を禁止する必要が あるので、このリセット信号により初期状態に保っている。例えば、ＣＰＵは前 記リセット信号により、実行するプログラムの先頭番地を設定し、リセット信号 が解除されるとプログラムに基づいて処理を始める。 抵抗とコンデンサとの組み合わせにより構成された従来のリセット回路を含む 子局基板３を図５に示す。

【０００４】 子局基板３は基板上に設けられた各素子の制御を司るＣＰＵ１１と通信コント ローラ１２とリセット信号生成部１３と構成要素１４とにより構成される。前記 リセット信号生成部１３に設けられたコンデンサ１４は、電源投入時に、電源Ｖ ｃｃより抵抗１５を介して電圧が供給され、充電される。ここで、リセット信号 １６を前記コンデンサ１４の両端電圧に設定し、例えばこの電圧が印加されない 場合をロジック「０」としてリセットを実行し、この電圧が印加される場合をロ ジック「１」としてリセットを実行しないノット・リセットとする。前記コンデ ンサ１４は充電を完了するためには、電源投入時より一定時間を必要とする。こ の一定時間中ＣＰＵ１１、通信コントローラ１２、構成要素１４などへ前記電圧 が印加されずリセット信号１６はロジック「０」となりリセットが実行される。 。しかし、一定時間経過後、前記コンデンサ１４が充電を完了すると、ＣＰＵ１ １、通信コントローラ１２、構成要素１４などへ前記電圧が印加されてリセット 信号１６はロジック「１」でノット・リセットとなり、前記ＣＰＵ１１はプログ ラムに従って処理を実行する。

【０００５】 従来、子局基板３に設けられた各素子が動作している場合、親局基板１が子局 基板３のリセットを行ない、初期状態から再度実行させる必要が生じた時に適用 するリセット方法が２つある。

【０００６】 第１の方法は、親局基板１がリセット指令信号伝送路１７を介して子局基板３ のリセットを行なう方法であり、ダイオード１８を用いて前記コンデンサ１４に 蓄えられた充電電圧を放電し、ロジック「０」のリセット信号１６を生成し、子 局基板３全体のリセットを実行する。

【０００７】 第２の方法は、親局基板１が伝送路２を介してリセット要求情報を送り、子局 基板３が前記リセット要求情報を受け取ると、この情報を通信コントローラ１２ 、アドレス／データバス１９を介してＣＰＵ１１に伝達し、ＣＰＵ１１は実行す るプログラムの先頭番地を強制的に設定し、再びプログラムを実行することによ りリセットを完了する。

【０００８】

【考案が解決しようとする課題】

しかし、前記従来の第１の方法では、各子局個別にリセット指令伝送路１７を 設けなければならないため子局の規模が大きくなり、コストが高くなるという問 題が生じる。また、前記従来の第２の方法では、ＣＰＵ１１以外の素子にはリセ ットができないため、誤動作や外部に対する誤出力を起こす可能性があった。

【０００９】 この考案は前記実情に鑑みてなされたもので、子局基板に設けられた構成素子 が作動中であっても、それら構成素子全てを初期化状態にでき、誤動作が少なく 、コスト上安価なリセット回路を提供することを目的とする。

【００１０】

【課題を解決するための手段】

１枚の親局基板と複数枚の子局基板を１本の共用伝送路で接続する構成をとる バス型通信形態の子局基板において、この子局基板に設けられ、同子局基板に設 けられた各素子の制御を司るＣＰＵと、前記親局基板からリセットの要求を受け た場合、前記ＣＰＵはリセット指令信号を出力し、リセット要求信号生成回路は このリセット指令信号に基づいてリセット要求信号を生成して出力し、リレーは このリセット要求信号に基づいて前記子局基板の各素子にリセットの実行を指令 するリセット信号を生成して出力することを特徴とする。

【００１１】

【作用】

子局基板に設けられた各素子の制御を司るＣＰＵは、伝送路を介して親局基板 より送信されたリセットの実行を要求する信号を受信した場合、リセット指令信 号をリセット要求信号生成回路へ送信する。このリセット要求信号生成回路は前 記リセット指令信号に基づいてリセット要求信号を生成、リレーへ送出する。リ レーはリセット要求信号に基づいてコンデンサの＋端子を接地してこれによりリ セット信号を生成する。このリセット信号は、前記子局基板に構成された各素子 へ伝達され、子局基板全体の初期化を実行する。

【００１２】

【実施例】

以下、図面を参照してこの考案の一実施例を説明する。 図１はこの考案の一実施例におけるリセット回路を含む子局基板のブロック図 である。

【００１３】 子局基板２０は、基板全体の制御を司るＣＰＵ２１と通信コントローラ２２と リセット信号生成部２３と構成要素２４とにより構成される。ＣＰＵ２１は、ア ドレス／データバス２５を介して通信コントローラ２２を制御し、伝送路２６を 介して親局基板と通信を行なう。

【００１４】 ＣＰＵ２１が親局基板よりリセットの要求を受けた場合、ＣＰＵ２１よりリセ ット指令信号２７が出力される。リセット要求信号生成回路２８は、リセット指 令信号２７を受け、適切な時間幅を持つリセット要求信号２９を生成する。これ は、リセット信号３０は全ての構成素子がリセットできるだけの充分な時間幅が 必要であるため、リセット要求信号生成回路２８にて、この時間幅を作成してい る。リセット要求信号２９は、リレー３１を駆動してコンデンサ３２の＋端子を 接地させることによりコンデンサ３２に蓄えられた電荷を放電する。リセット信 号３０はコンデンサ３２に蓄えられた電荷の放電により生成される。 前記リセット信号生成部２３は、図２に示すように構成される。

【００１５】 ＣＰＵ２１は、親局基板よりリセットの要求を受け取ると、リセット指令信号 ２７をバッファ３３を介してフリップ・フロップ３４のデータ端子Ｄへ入力する 。バッファ３３の出力端子とフリップ・フロップ３４のデータ端子Ｄとの間の接 続ラインには抵抗３５を介して電源Ｖｃｃが印加される。また、バッファ３３は 、出力許可／不許可端子を有し、その端子にはリセット信号３０をバッファ３６ を介して入力する。

【００１６】 前記フリップ・フロップ３４はＤフリップ・フロップであり、抵抗を介して動 作電源Ｖｃｃが接続され、クロック発生器３７に基づいて動作する。フィードフ ォワード３４のデータ端子Ｄに入力された値はそのまま保持され、出力端子Ｑよ りリセット要求信号２９を出力し、リレー３１を駆動する。リレー３１は前述し たようにリセット要求信号２９を受けるとコンデンサ３２の＋端子を接地し、コ ンデンサ３２に蓄えられた電荷を放電することによってリセット信号３０を生成 する。 次に前記実施例の動作を説明する。

【００１７】 通常、子局基板２０に設けられた素子が動作中で且つ親局基板よりリセットを 要求されない場合、リレー３１は開の状態でコンデンサ３２の＋端子は接地され ず、電荷は蓄えられた状態を維持する。そのためリセット信号３０はロジック「 １」を示し、バッファ３６を介して反転され、バッファ３３の出力許可／不許可 端子にロジック「０」が入力される。バッファ３３は出力許可／不許可端子に、 ロジック「０」が入力された時に出力許可状態となる。また、前記状態において は、ＣＰＵ２１より出力されるリセット指令信号２７はロジック「０」を示す。 このリセット指令信号２７はバッファ３３に入力され、反転して出力されるので ロジック「１」となり、フリップ・フロップ３４のデータ端子Ｄに入力される。 フリップ・フロップ３４の出力端子Ｑより出力されたリセット要求信号２９は、 データ端子Ｄに入力されたロジック「１」の状態でそのまま出力される。リレー ３１は、入力したリセット要求信号２９がロジック「１」の場合、リレー３１自 身を開の状態にするため、リセット信号生成部２３はノット・リセットの状態を 維持する。

【００１８】 前記リセット信号生成部２３がノット・リセット状態の場合、親局基板よりリ セットの実行を要求する信号が伝送路２６を介して子局基板２０に入力されると 、この信号は通信コントローラ２２及びアドレス／データバス２５を介してＣＰ Ｕ２１へ伝達され、ＣＰＵ２１にて信号内容を解析される。ＣＰＵ２１は解析を した結果、受け取った信号をリセットの実行を要求する信号と判断すると、ロジ ック「１」のリセット指令信号２７をバッファ３３へ出力する。バッファ３３で は通常ノット・リセットの場合、出力許可／不許可端子は許可を示すため、リセ ット指令信号２７のロジック「１」はロジック「０」に反転出力されフリップ・ フロップ３４のデータ端子Ｄに入力される。図３に示すようにフリップ・フロッ プ３４はクロックの立ち上がりでデータ端子Ｄの状態を出力端子Ｑより出力する 。そのため、データ端子Ｄに入力されたロジック「０」のリセット指令信号２７ は、入力してからの最初のクロックの立ち上がり（図３、ａに示す）で出力端子 Ｑへ出力され、ロジック「０」のリセット要求信号２９としてリレー３１へ伝送 される。リレー３１はこのロジック「０」のリセット要求信号２９により、閉の 状態となり、コンデンサ３２の＋端子を接地する。コンデンサ３２は＋端子が接 地されると、蓄えられた電荷を放電し、再び電源Ｖｃｃより抵抗３８を介して電 荷を蓄え始める。以上によりロジック「０」のリセット信号３０が生成され、こ の信号が各素子、ＣＰＵ２１、通信コントローラ２２、構成要素２４に伝達され ることにより、各素子のリセットが実行される。 次にリセットの解除について説明する。

【００１９】 前述したようにコンデンサ３２の＋端子が接地され、各素子のリセットが実行 された際、リセット信号３０はロジック「０」を示し、バッファ３６を介して反 転されロジック「１」がバッファ３３の出力許可／不許可端子に入力される。バ ッファ３３の出力許可／不許可端子において、ロジック「１」は不許可を示し、 バッファ３３より信号は出力されない。そのため、電源Ｖｃｃより抵抗３５を介 してフリップ・フロップ３４のデータ端子Ｄにロジック「１」が入力される。図 ３に示すようにデータ端子Ｄにロジック「１」が入力されると、その後の最初の クロックの立ち上がり（図３、ｂに示す）で出力端子Ｑにロジック「１」が出力 され、リセット要求信号２９として出力端子Ｑよりさらにリレー３１へ出力され る。リレー３１は、ロジック「１」のリセット要求信号を受け取るとリレー３１ 自身を開の状態にする。

【００２０】 コンデンサ３２はリレー３１が開の状態になることによりアースと絶縁され、 電荷を放電することが不可能となる。そのため電源投入時と同様に電源Ｖｃｃよ り抵抗３８を介して電荷を充電する。一定時間経過後、コンデンサ３２が充電を 完了した際、電源ＶｃｃはＣＰＵ２１、通信コントローラ２２、構成要素２４等 へ供給され、再び子局基板２０が動作を開始する。

【００２１】 図３のｃに示すリセットの時間幅は、クロック発生器３７より出力されるクロ ックの周波数を調整することにより適切な時間幅を有するリセット信号を生成す ることができる。 以上の操作により、親局基板よりリセットの実行要求を受け取った際、各子局 個別にリセットを行うことが可能となる。

【００２２】

【考案の効果】

以上詳記したようにこの考案によれば、親局基板からのリセット実行要求によ り各子局個別にリセット信号を生成し、リセットを実行するようにしたので、リ セット信号を他子局基板へ伝送する必要が無くなり、ノイズによる誤りリセット を減少でき、さらに、電源投入時同様、子局基板の構成要素全てを初期化状態に できるため、誤動作や外部への誤出力を防止できる。

【００２３】 尚、図１及び図２に示す子局基板２０及びリセット信号生成部２３を構成する 素子は、市販されているものが適用可能なので、コストが高くなるという問題を も解決できる。

【図面の簡単な説明】

【図１】この考案に係るリセット回路を含む子局基板の
ブロック図。

【図２】この考案におけるリセット回路内に設けられた
リセット要求信号生成回路の詳細を示すブロック図。

【図３】この考案におけるリセット要求信号生成回路内
に設けられたフリップ・フロップのタイミングチャー
ト。

【図４】バス型通信形態の構成を示すブロック図。

【図５】従来のリセット回路を含む子局基板のブロック
図。

【符号の説明】

２０…子局基板、２１…ＣＰＵ、２２…通信コントロー
ラ、２３…リセット信号生成部、２４…構成要素、２５
…アドレス／データバス、２６…伝送路、２７…リセッ
ト指令信号、２８…リセット要求信号生成回路、２９…
リセット要求信号、３０…リセット信号、３１…リレ
ー、３２…コンデンサ、３３…バッファ、３４…フリッ
プ・フロップ、３５…抵抗、３６…バッファ、３７…ク
ロック発生器、３８…抵抗。

Claims (1)

1. 【実用新案登録請求の範囲】 【請求項１】 １枚の親局基板と複数枚の子局基板を１
   本の共用伝送路で接続する構成をとるバス型通信形態の
   子局基板において、この子局基板に設けられ、同子局基
   板の各素子の制御を司るＣＰＵと、前記親局基板よりリ
   セットの要求を受け取った場合、前記ＣＰＵが出力する
   リセット指令信号と、このリセット指令信号に基づいて
   リセット要求信号を生成するリセット要求信号生成回路
   と、このリセット要求信号生成回路から出力されるリセ
   ット要求信号に基づいて前記子局基板の各素子へのリセ
   ット信号を生成するリレーとを具備したことを特徴とす
   るリセット回路。