JPH0582736B2 - - Google Patents
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- JPH0582736B2 JPH0582736B2 JP60152875A JP15287585A JPH0582736B2 JP H0582736 B2 JPH0582736 B2 JP H0582736B2 JP 60152875 A JP60152875 A JP 60152875A JP 15287585 A JP15287585 A JP 15287585A JP H0582736 B2 JPH0582736 B2 JP H0582736B2
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Description
【発明の詳細な説明】
〔概要〕
半導体基板上に多層配線をする場合、第１層目
導電層の配線間隔は、第２層目導電層と基板がコ
ンタクトする部分以外の部分は狭くして絶縁層の
埋め込みを容易にし、ここに絶縁層を埋め込んで
基板の平坦化を行い、第２層目導電層以上の層形
成を容易、かつ確実にした高集積化プロセスを提
供する。[Detailed Description of the Invention] [Summary] When performing multilayer wiring on a semiconductor substrate, the wiring spacing between the first conductive layers is narrowed in areas other than the areas where the second conductive layer and the substrate are in contact. To provide a highly integrated process that facilitates the embedding of an insulating layer, flattens a substrate by embedding the insulating layer, and facilitates and reliably forms a second conductive layer and higher layers.
本発明は半導体装置の製造方法に係り、特に多
層配線の集積回路装置の第１層目導電層のパター
ン形成方法に関する。
The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of forming a pattern of a first conductive layer of an integrated circuit device with multilayer wiring.
大規模集積回路（LSI）は、その使用システム
の規模増大にともない年々高集積化され、配線も
多層化され、基板上に何層ものパターンを形成さ
れる。 Large-scale integrated circuits (LSIs) are becoming more highly integrated year by year as the scale of the systems in which they are used increases, wiring becomes multilayered, and many layers of patterns are formed on the substrate.
このとき、各層のパターン形成精度をよくする
ために、各層のパターン形成ごとに基板の平坦化
が要求される。 At this time, in order to improve the pattern formation accuracy of each layer, the substrate is required to be flattened every time the pattern of each layer is formed.
第３図１，２は多層配線の半導体装置の第１層
目導電層のパターン形成方法の従来例を説明する
平面図と断面図である。
3A and 3B are a plan view and a cross-sectional view illustrating a conventional method of forming a pattern of a first conductive layer of a semiconductor device with multilayer wiring.
図において、１は半導体基板で珪素（Si）基板
を使用し、この上に絶縁層として二酸化珪素
（SiO2）層２と、第１層目導電層として多結晶珪
素（ポリSi）層３を被着する。 In the figure, 1 is a semiconductor substrate using a silicon (Si) substrate, on which a silicon dioxide (SiO 2 ) layer 2 is formed as an insulating layer, and a polycrystalline silicon (poly-Si) layer 3 is formed as a first conductive layer. to adhere to.
SiO2層２の形成は、まず半導体基板１上の素
子形成領域を耐酸化膜でマスクし熱酸化により基
板を酸化して素子間分離用の厚いフイールド絶縁
層（FOX）を形成する。その後、素子形成領域
を熱酸化により基板を酸化して薄いゲート絶縁層
を形成する。 To form the SiO 2 layer 2, first, the element formation region on the semiconductor substrate 1 is masked with an oxidation-resistant film, and the substrate is oxidized by thermal oxidation to form a thick field insulating layer (FOX) for isolation between elements. Thereafter, the substrate is oxidized by thermal oxidation in the element formation region to form a thin gate insulating layer.
つぎに、通常のリソグラフイ工程により、ポリ
Si層３をパターニングして、トランジスタのゲー
ト電極や、配線パターンを形成する。 Next, a standard lithography process is used to
The Si layer 3 is patterned to form a gate electrode of a transistor and a wiring pattern.
このとき、つぎに形成する第２層目導電層と半
導体基板とのコンタクトをとる部分の配線間隔Ｄ
と、それ以外の部分の配線間隔ｄはそれぞれ層間
絶縁層４の厚さに比べ十分大きいため、それぞれ
の部分で段差を生ずる。 At this time, the wiring interval D of the part that makes contact between the second conductive layer to be formed next and the semiconductor substrate is
Since the wiring spacing d in the other parts is sufficiently larger than the thickness of the interlayer insulating layer 4, a step is generated in each part.
この段差は配線間隔Ｄではコンタクトをとるた
め止むをえないが、配線間隔ｄでは段差をなくし
て基板を平坦化した方が、つぎの層構造の形成精
度を上げることができ、高集積化に有利である。 This level difference is unavoidable because contact is made at the wiring interval D, but if the level difference is eliminated at the wiring interval d and the substrate is flattened, the formation accuracy of the next layer structure can be improved, and higher integration is possible. It's advantageous.
つぎに、層間絶縁層としてSiO2層４を基板全
面に被着し、パターニングとしてコンタクト部を
開口し、コンタクト孔５を形成する。 Next, a SiO 2 layer 4 is deposited on the entire surface of the substrate as an interlayer insulating layer, and a contact portion is opened by patterning to form a contact hole 5.
つぎに、第２層目導電層としてポリSi層６を基
板全面に被着し、パターニングしてゲート電極・
配線とする。 Next, a poly-Si layer 6 is deposited on the entire surface of the substrate as a second conductive layer, and patterned to form a gate electrode.
Wiring.
以上で、２層配線の工程を終わる。 This completes the two-layer wiring process.
従来の工程によると、多層配線の半導体装置の
第１層目導電層のパターンを形成後に生じた段差
により、高集積化が阻害されていた。
According to the conventional process, high integration has been hindered by the step difference that occurs after forming the pattern of the first conductive layer of a semiconductor device with multilayer wiring.
上記問題点の解決は、半導体基板上に第１の絶
縁層を介して第１層目導電層を被着し、次いで、
第１層目導電層をパターニングして、第１の配線
パターン間隔と第２の配線パターン間隔とを有す
るように、複数の配線パターンを形成し、次い
で、配線パターンを覆つて、基板上に第２の絶縁
層を被着し、次いで、第１の配線パターン間隔を
有する配線パターン間に、第２の絶縁層を貫通し
基板に達する開口を形成する際に、垂直異方性の
ドライエツチングを第２の絶縁層の全面に対して
施し、開口の側壁には第２の絶縁層を側壁として
残し、且つ第２の配線パターン間隔を有する配線
パターン間に、第２の絶縁層が第１層目導電層相
互間において略平坦になるように形成し、次い
で、開口内から第２の絶縁層を介して配線パター
ン上に延在する第２層目導電層を形成する工程と
を有し、配線パターンの形成に際し、第１の配線
パターン間隔をＤ、第２の配線パターン間隔を
ｄ、第２の絶縁層の厚さをｔとすると、
Ｄ＞2t＞ｄ
の関係が成立するように配線パターンを形成し
て、第２の配線パターン間に第２の絶縁層を埋め
込み平坦化することにより達成される。
The above problem can be solved by depositing a first conductive layer on a semiconductor substrate via a first insulating layer, and then
The first conductive layer is patterned to form a plurality of wiring patterns having a first wiring pattern interval and a second wiring pattern interval, and then a second wiring pattern is placed on the substrate, covering the wiring patterns. A second insulating layer is deposited, and then vertical anisotropic dry etching is performed to form an opening that penetrates the second insulating layer and reaches the substrate between the wiring patterns having the first wiring pattern spacing. The second insulating layer is applied to the entire surface of the second insulating layer, the second insulating layer is left as a side wall on the side wall of the opening, and the second insulating layer is applied to the first layer between the wiring patterns having the second wiring pattern interval. forming a second conductive layer so as to be substantially flat between the two conductive layers, and then forming a second conductive layer extending from inside the opening onto the wiring pattern via the second insulating layer, When forming the wiring pattern, the wiring is formed so that the relationship D>2t>d is established, where D is the distance between the first wiring patterns, d is the distance between the second wiring patterns, and t is the thickness of the second insulating layer. This is achieved by forming a pattern and burying a second insulating layer between the second wiring patterns and planarizing the second insulating layer.
従来は、各パラメータは下記の因子で設計して
いた。
Conventionally, each parameter was designed using the following factors.
Ｄ＝コンタクト径＋２×位置合わせ余裕、
ｄ＝露光装置の解像度で決定
ｔ＝絶縁耐圧で決定
ここに、コンタクト径は露光装置の解像度で決
定され、位置合わせ余裕は露光装置の性能で決定
される。 D = contact diameter + 2 x alignment margin, d = determined by the resolution of the exposure device t = determined by the dielectric strength voltage Here, the contact diameter is determined by the resolution of the exposure device, and the alignment margin is determined by the performance of the exposure device .
いま、例えば0.5μmルールで、5V動作のデバ
イスを考えると、
Ｄ＝0.5＋２×0.3＝1.1μm，
ｄ＝0.5μm
ｔ＝0.1μm
となる。 For example, if we consider a device that operates at 5V using the 0.5μm rule, D = 0.5 + 2 x 0.3 = 1.1μm, d = 0.5μm t = 0.1μm.
しかしこのようにすると、コンタクト部以外の
配線間隔にはｄ−2t＝0.3μmの微細な溝が形成さ
れてしまい、その後の加工が困難となり、パター
ンの微細化を阻害する。 However, if this is done, a fine groove of d-2t=0.3 μm will be formed in the wiring spacing other than the contact portion, making subsequent processing difficult and hindering pattern miniaturization.
その理由はつぎのようになる。 The reason is as follows.
後記第１図５の平面図において、後工程でＡ−
A′上に形成される導電層のラインと、これ平行
に隣の素子領域上に形成される導電層のライン
が、パターニングの際にこの溝に沿つて残つた導
電層の残渣により短絡してしまうようになる。 In the plan view of FIG. 1 below, A-
The line of the conductive layer formed on A' and the line of the conductive layer formed parallel to it on the adjacent element region are short-circuited due to the residue of the conductive layer left along this groove during patterning. I start putting it away.
従つてコンタクト部以外の配線間隔の平坦性の
改善が重要であるため、本発明はここの平坦化を
目的としていることが特徴である。 Therefore, since it is important to improve the flatness of the wiring spacing other than the contact portion, the present invention is characterized in that it aims at flattening this area.
つぎに、ｔ＝0.3μmとすればこの溝は平坦化さ
れる。従つて平坦化のためには2t＞ｄが必要条件
となる。 Next, if t=0.3 μm, this groove will be flattened. Therefore, 2t>d is a necessary condition for flattening.
また、コンタクト部は層間絶縁層を開口する関
係上、Ｄ＞2tとすれば容易に開口可能となるた
め、両条件を合わせて、
Ｄ＞2t＞ｄ
が成立すればよいことになる。 In addition, since the contact part opens the interlayer insulating layer, if D>2t, the contact part can be easily opened. Therefore, combining both conditions, it is sufficient if D>2t>d holds true.
さらに、RIEを利用して段差に形成したサイド
ウオールを利用すれば、一層効果的に平坦化がで
きる。 Furthermore, by using sidewalls formed on steps using RIE, even more effective planarization can be achieved.
第１図１〜５は多層配線の半導体装置の第１層
目導電層のパターン形成方法の本発明による一実
施例を工程順に説明する断面図と平面図である。
1 to 5 are cross-sectional views and plan views illustrating step-by-step an embodiment of the method of forming a pattern of a first conductive layer of a semiconductor device with multilayer wiring according to the present invention.
第１図１において、１は半導体基板でSi基板を
使用し、この上に絶縁層としてSiO2層２と、第
１層目導電層としてポリSi層３を被着する。 In FIG. 1, reference numeral 1 denotes a semiconductor substrate, which is a Si substrate, on which a SiO 2 layer 2 is deposited as an insulating layer, and a poly-Si layer 3 is deposited as a first conductive layer.
SiO2層２の形成は従来例と全く同様である。 The formation of the SiO 2 layer 2 is exactly the same as in the conventional example.
第１図２において、ポリSi層３をパターニング
して、トランジスタのゲート電極や、配線パター
ンを形成する。 In FIG. 1, the poly-Si layer 3 is patterned to form a gate electrode of a transistor and a wiring pattern.
このとき、つぎに形成する第２層目導電層と半
導体基板とのコンタクトをとる部分以外の部分の
配線間隔ｄは層間絶縁層４の厚さｔの２倍以下に
する。 At this time, the wiring spacing d in the portion other than the portion making contact between the second conductive layer to be formed next and the semiconductor substrate is set to be less than twice the thickness t of the interlayer insulating layer 4.
第１図３において、層間絶縁層としてSiO2層
４を基板全面に被着し、配線間隔ｄの部分に埋め
込む。 In FIG. 1, a SiO 2 layer 4 is deposited as an interlayer insulating layer over the entire surface of the substrate, and is embedded in the wiring interval d.
第１図４において、SiO2層４をパターニング
してコンタクト部を開口し、コンタクト孔５を形
成する。 In FIG. 1, a contact hole 5 is formed by patterning the SiO 2 layer 4 to open a contact portion.
つぎに、第２層目導電層としてポリSi層６を基
板全面に被着し、パターニングしてゲート電極・
配線とする。 Next, a poly-Si layer 6 is deposited on the entire surface of the substrate as a second conductive layer, and patterned to form a gate electrode.
Wiring.
第１図５は平面図を示し、第１層目導電層６の
配線間隔をコンタクト部以外は狭くしている。 FIG. 15 shows a plan view, and the wiring spacing of the first conductive layer 6 is narrow except for the contact portion.
以上で、本発明による２層配線の工程を終わ
る。 This completes the two-layer wiring process according to the present invention.
第２図１〜５は多層配線の半導体装置の第１層
目導電層のパターン形成方法の本発明による他の
実施例を工程順に説明する断面図である。 FIGS. 1 to 5 are cross-sectional views illustrating step-by-step another embodiment of the method for forming a pattern of the first conductive layer of a multilayer wiring semiconductor device according to the present invention.
第２図１において、Si基板１の上に絶縁層とし
てSiO2層２と、第１層目導電層としてポリSi層
３と、SiO2層２１を被着する。 In FIG. 2, a SiO 2 layer 2 as an insulating layer, a polySi layer 3 as a first conductive layer, and a SiO 2 layer 21 are deposited on a Si substrate 1.
第２図２において、SiO2層２１とポリSi層３
をパターニングして、トランジスタのゲート電極
や、配線パターンを形成する。 In FIG. 2, a SiO 2 layer 21 and a poly-Si layer 3
is patterned to form transistor gate electrodes and wiring patterns.
このとき、つぎに形成する第２層目導電層と半
導体基板とのコンタクトをとる部分以外の部分の
配線間隔ｄは層間絶縁層４の厚さｔの２倍以下に
する。 At this time, the wiring spacing d in the portion other than the portion making contact between the second conductive layer to be formed next and the semiconductor substrate is set to be less than twice the thickness t of the interlayer insulating layer 4.
第２図３において、層間絶縁層としてSiO2層
４を基板全面に被着し、配線間隔ｄの部分に埋め
込む。 In FIG. 2 and 3, a SiO 2 layer 4 is deposited on the entire surface of the substrate as an interlayer insulating layer, and is embedded in a portion having a wiring interval d.
第２図４において、リアクテイブイオンエツチ
ング（RIE）による垂直方向に優勢な異方性エツ
チングを用いて、SiO2層４をエツチングしてコ
ンタクト部を開口し、コンタクト孔５を形成す
る。 In FIG. 2, a contact hole 5 is formed by etching the SiO 2 layer 4 using anisotropic etching with a predominance in the vertical direction by reactive ion etching (RIE) to open a contact portion.
第２図５において、第２層目導電層としてポリ
Si層６を基板全面に被着し、パターニングしてゲ
ート電極・配線とする。 In FIG. 2, the second conductive layer is made of polyamide.
A Si layer 6 is deposited on the entire surface of the substrate and patterned to form gate electrodes and wiring.
以上で、本発明の他の実施例による２層配線の
工程を終わる。 This completes the two-layer wiring process according to another embodiment of the present invention.
この実施例ではRIEを基板全面に行つている
が、このとき段差の形状が変化することに着目
し、平坦化をはかつている。 In this example, RIE is performed on the entire surface of the substrate, and attention is paid to the fact that the shape of the step changes at this time, and planarization is attempted.
すなわち、配線間隔を覆つて絶縁層を被着する
とき段差に従つて溝（溝の側面と基板面となす角
をθ1）ができた場合、RIE法により全面エツチン
グすると溝の底部はエツチングされにくく、溝の
肩部のエツチングが速く進行するため、段差が緩
和され表面は平坦化される（このときの溝の側面
と基板面となす角をθ2）。 In other words, if a groove (the angle between the side surface of the groove and the substrate surface is θ 1 ) is formed according to the step when depositing an insulating layer to cover the wiring interval, the bottom of the groove will be etched when the entire surface is etched using the RIE method. Since etching of the shoulder portion of the groove proceeds quickly, the step is alleviated and the surface is flattened (the angle between the side surface of the groove and the substrate surface at this time is θ 2 ).
次いで、その上に酸化膜を全面に被着するとそ
の表面は一層平坦化される（このときの溝の側面
と基板面となす角をθ3）。 Next, when an oxide film is deposited on the entire surface, the surface is further planarized (the angle between the side surface of the groove and the substrate surface at this time is θ 3 ).
この場合、θ1＞θ2＞θ3となり、平坦化は進む。 In this case, θ 1 >θ 2 >θ 3 and flattening progresses.
さらに、通常行われるようにRIEにより段差に
サイドウオールを形成し、その上に絶縁層を形成
して一層の段差緩和を行うこともできる。 Furthermore, it is also possible to form a sidewall on the step by RIE as is commonly done, and form an insulating layer thereon to further alleviate the step.
以上詳述に説明したように本発明によれば、多
層配線の半導体装置の第１層目導電層のパターン
形成後に生じた段差を埋めて基板を平坦化し、高
集積化プロセスを得る。
As described in detail above, according to the present invention, the step formed after patterning of the first conductive layer of a semiconductor device with multilayer wiring is filled to flatten the substrate, thereby obtaining a highly integrated process.
第１図１〜５は多層配線の半導体装置の第１層
目導電層のパターン形成方法の本発明による一実
施例を工程順に説明する断面図と平面図、第２図
１〜５は多層配線の半導体装置の第１層目導電層
のパターン形成方法の本発明による他の実施例を
工程順に説明する断面図、第３図１、２は多層配
線の半導体装置の第１層目導電層のパターン形成
方法の従来例を説明する平面図と断面図である。
図において、１は半導体基板でSi基板、２は絶
縁層でSiO2層、３は第１層目導電層でポリSi層、
４は層間絶縁層SiO2層、５はコンタクト孔、６
は第２層目導電層でポリSi層である。
1 to 5 are cross-sectional views and plan views illustrating step-by-step an embodiment of a method for forming a pattern of the first conductive layer of a semiconductor device with multilayer interconnection according to the present invention, and FIGS. 2 1 to 5 are multilayer interconnection 1 and 2 are cross-sectional views illustrating step-by-step another embodiment of the method of patterning the first conductive layer of a semiconductor device with multilayer wiring according to the present invention. FIG. 2 is a plan view and a cross-sectional view illustrating a conventional example of a pattern forming method. In the figure, 1 is a semiconductor substrate, which is a Si substrate, 2 is an insulating layer, which is a two- layer SiO layer, and 3 is a first conductive layer, which is a poly-Si layer.
4 is an interlayer insulating layer SiO 2 layer, 5 is a contact hole, 6
The second conductive layer is a poly-Si layer.
Claims (1)
１層目導電層３を被着する工程と、 該第１層目導電層３をパターニングして、第１
の配線パターン間隔と第２の配線パターン間隔と
を有するように、複数の配線パターンを形成する
工程と、 該配線パターンを覆つて、前記基板１上に第２
の絶縁層４を被着する工程と、 次いで、前記第１の配線パターン間隔を有する
配線パターン間に、前記第２の絶縁層４を貫通し
前記基板１に達する開口を形成する際に、垂直異
方性のドライエツチングを前記第２の絶縁層４の
全面に対して施し、前記開口の側壁には該第２の
絶縁層４を側壁として残し、且つ前記第２の配線
パターン間隔を有する配線パターン間に、該第２
の絶縁層４が前記第１層目導電層３相互間におい
て略平坦になるように形成する工程と、 次いで、前記開口内から前記第２の絶縁層４を
介して前記配線パターン上に延在する第２層目導
電層６を形成する工程とを有し、 前記配線パターンの形成に際し、前記第１の配
線パターン間隔をＤ、前記第２の配線パターン間
隔をｄ、前記第２の絶縁層４の厚さをｔとする
と、 Ｄ＞2t＞ｄ の関係が成立するように前記配線パターンを形成
して、前記第２の配線パターン間に前記第２の絶
縁層４を埋め込み平坦化することを特徴とする半
導体装置の製造方法。[Claims] 1. A step of depositing a first conductive layer 3 on a semiconductor substrate 1 via a first insulating layer 2, and patterning the first conductive layer 3 to form a first conductive layer 3.
forming a plurality of wiring patterns so as to have a wiring pattern interval and a second wiring pattern interval;
Next, when forming an opening that penetrates the second insulating layer 4 and reaches the substrate 1 between the wiring patterns having the first wiring pattern interval, a vertical Anisotropic dry etching is performed on the entire surface of the second insulating layer 4, leaving the second insulating layer 4 as a side wall on the side wall of the opening, and forming a wiring having the second wiring pattern interval. Between the patterns, the second
forming an insulating layer 4 so as to be substantially flat between the first conductive layers 3; and then extending from inside the opening onto the wiring pattern via the second insulating layer 4. and forming a second conductive layer 6, when forming the wiring pattern, the first wiring pattern interval is D, the second wiring pattern interval is d, and the second insulating layer 4, the wiring pattern is formed so that the relationship D>2t>d is established, and the second insulating layer 4 is buried and planarized between the second wiring patterns. A method for manufacturing a semiconductor device, characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15287585A JPS6213052A (en) | 1985-07-11 | 1985-07-11 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15287585A JPS6213052A (en) | 1985-07-11 | 1985-07-11 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6213052A JPS6213052A (en) | 1987-01-21 |
| JPH0582736B2 true JPH0582736B2 (en) | 1993-11-22 |
Family
ID=15550026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15287585A Granted JPS6213052A (en) | 1985-07-11 | 1985-07-11 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6213052A (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5886745A (en) * | 1981-11-19 | 1983-05-24 | Nec Corp | Semiconductor device |
-
1985
- 1985-07-11 JP JP15287585A patent/JPS6213052A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5886745A (en) * | 1981-11-19 | 1983-05-24 | Nec Corp | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6213052A (en) | 1987-01-21 |
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