JPH0582440A - 化合物半導体のエピタキシヤル成長方法 - Google Patents
化合物半導体のエピタキシヤル成長方法Info
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- JPH0582440A JPH0582440A JP24316391A JP24316391A JPH0582440A JP H0582440 A JPH0582440 A JP H0582440A JP 24316391 A JP24316391 A JP 24316391A JP 24316391 A JP24316391 A JP 24316391A JP H0582440 A JPH0582440 A JP H0582440A
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- epitaxial layer
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- silicon substrate
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Abstract
(57)【要約】
【目的】 シリコンとIII-Ｖ族化合物半導体の格子不整
合による結晶欠陥を大幅に低減し、良質のIII-Ｖ族化合
物半導体エピタキシャル層が得られるヘテロエピタキシ
ャル成長方法を提供しようとするものである。 【構成】 ｐ+ 型シリコン基板上にｎ- 型シリコンエピ
タキシャル層、Ｓｉ3 Ｎ 4 膜を形成し、フォトリゾグラ
フィー法でパターニングし、陽極化成してｐ+ 型シリコ
ン基板の一部分を多孔質化し、熱酸化処理を施して多孔
質層をＳｉＯ2 層に変成し、Ｓｉ3 Ｎ4 膜を熱燐酸で除
去し、その後、パターニングされたｎ- 型シリコンエピ
タキシャル層の上に、III-Ｖ族化合物半導体層をエピタ
キシャル成長させることを特徴とする化合物半導体のエ
ピタキシャル成長方法である。
合による結晶欠陥を大幅に低減し、良質のIII-Ｖ族化合
物半導体エピタキシャル層が得られるヘテロエピタキシ
ャル成長方法を提供しようとするものである。 【構成】 ｐ+ 型シリコン基板上にｎ- 型シリコンエピ
タキシャル層、Ｓｉ3 Ｎ 4 膜を形成し、フォトリゾグラ
フィー法でパターニングし、陽極化成してｐ+ 型シリコ
ン基板の一部分を多孔質化し、熱酸化処理を施して多孔
質層をＳｉＯ2 層に変成し、Ｓｉ3 Ｎ4 膜を熱燐酸で除
去し、その後、パターニングされたｎ- 型シリコンエピ
タキシャル層の上に、III-Ｖ族化合物半導体層をエピタ
キシャル成長させることを特徴とする化合物半導体のエ
ピタキシャル成長方法である。
Description
【０００１】
【産業上の利用分野】本発明は、シリコン基板上に異種
材料であるIII-Ｖ族化合物半導体を選択的にエピタキシ
ャル成長させる方法に関する。シリコン基板上に成長さ
せる化合物半導体としては、例えば、ＧａＡｓ、Ｇａ
Ｐ、ＩｎＰ等の２元系のIII-Ｖ族化合物半導体や、Ａｌ
ＧａＡｓ、ＡｌＧａＰ、ＩｎＡｌＡｓ、ＩｎＡｌＰ、Ｇ
ａＡｓＰ、ＧａＩｎＰ等の３元系のIII-Ｖ族化合物半導
体、さらには、これらの化合物半導体を積層することも
できる。
材料であるIII-Ｖ族化合物半導体を選択的にエピタキシ
ャル成長させる方法に関する。シリコン基板上に成長さ
せる化合物半導体としては、例えば、ＧａＡｓ、Ｇａ
Ｐ、ＩｎＰ等の２元系のIII-Ｖ族化合物半導体や、Ａｌ
ＧａＡｓ、ＡｌＧａＰ、ＩｎＡｌＡｓ、ＩｎＡｌＰ、Ｇ
ａＡｓＰ、ＧａＩｎＰ等の３元系のIII-Ｖ族化合物半導
体、さらには、これらの化合物半導体を積層することも
できる。
【０００２】
【従来の技術】従来、シリコン基板上へのＧａＡｓを始
めとする化合物半導体を成長させる技術（以下、ヘテロ
エピタキシャル成長技術と呼ぶ）には、シリコン基板を
１０００℃程度の高温で熱クリーニングした後、４００
℃前後の低温で数１０ｎｍ程度の低温ＧａＡｓバッファ
層を成長し、再度成長温度を通常のＧａＡｓ成長温度
（６００〜８００℃）まで上げて、ＧａＡｓ層をエピタ
キシャル成長させる。この方法は一般に２段階成長法と
呼ばれている。また、超格子バッファ層を介してシリコ
ン基板上にＧａＡｓ層をエピタキシャル成長させる方法
も提案されている。しかしながら、いずれの成長法も、
シリコン基板へのＧａＡｓ成長技術の根本的な課題であ
る、格子不整合や熱膨張係数の大きな差異に基づく結晶
欠陥の発生に対する抜本的な技術的解決を得るには至っ
ていないのが現状である。
めとする化合物半導体を成長させる技術（以下、ヘテロ
エピタキシャル成長技術と呼ぶ）には、シリコン基板を
１０００℃程度の高温で熱クリーニングした後、４００
℃前後の低温で数１０ｎｍ程度の低温ＧａＡｓバッファ
層を成長し、再度成長温度を通常のＧａＡｓ成長温度
（６００〜８００℃）まで上げて、ＧａＡｓ層をエピタ
キシャル成長させる。この方法は一般に２段階成長法と
呼ばれている。また、超格子バッファ層を介してシリコ
ン基板上にＧａＡｓ層をエピタキシャル成長させる方法
も提案されている。しかしながら、いずれの成長法も、
シリコン基板へのＧａＡｓ成長技術の根本的な課題であ
る、格子不整合や熱膨張係数の大きな差異に基づく結晶
欠陥の発生に対する抜本的な技術的解決を得るには至っ
ていないのが現状である。
【０００３】最近、特開昭63─182811号公報やAmerican
Vacuum Society 1988年発行"J.Vac.Sci.Technol.B6
(2),Mar/Apr 1988"等には、ｐ+ 型シリコン基板に陽極
化成処理を施して多孔質化し、その上にヘテロエピタキ
シャル成長を行う技術が提案されている。この方法で
は、陽極化成法でシリコン基板表面の厚さ数μｍ部分に
直径数ｎｍ程度の微小孔を形成し、この微小孔を架橋す
るようにＧａＡｓを成長させることによりＧａＡｓとシ
リコンの格子不整合（格子定数にして約４％の違いがあ
る）を解消しようとするものである。
Vacuum Society 1988年発行"J.Vac.Sci.Technol.B6
(2),Mar/Apr 1988"等には、ｐ+ 型シリコン基板に陽極
化成処理を施して多孔質化し、その上にヘテロエピタキ
シャル成長を行う技術が提案されている。この方法で
は、陽極化成法でシリコン基板表面の厚さ数μｍ部分に
直径数ｎｍ程度の微小孔を形成し、この微小孔を架橋す
るようにＧａＡｓを成長させることによりＧａＡｓとシ
リコンの格子不整合（格子定数にして約４％の違いがあ
る）を解消しようとするものである。
【０００４】図２，３は、従来のヘテロエピタキシャル
成長法で多孔質化シリコン基板上に形成したＧａＡｓ層
の断面図である。具体的には、ｐ+ 型シリコン基板をフ
ッ酸─エタノール─水で構成されるエッチング液中に浸
し、シリコン基板を陽極、白金電極を陰極にして定電流
電解によって、シリコン基板の表面層を深さ約１０μｍ
まで多孔質化する。この基板をＭＢＥ炉やＯＭＶＰＥ炉
に投入してＧａＡｓをエピタキシャル成長させる（図
２）。また、多孔質層の上に薄く（約５０ｎｍ）シリコ
ンエピタキシャル層を形成した後、ＧａＡｓ層をエピタ
キシャル成長させる場合もある。しかしながら、このヘ
テロエピタキシャル成長技術においても、結晶欠陥を根
本的に解消するまでには至っておらず、多孔質層の微小
孔中にＧａＡｓ層が入り込む現象がみられ、マイクロツ
インやスタッキングフォールトと呼ばれる結晶欠陥が多
数発生することが問題となっていた。
成長法で多孔質化シリコン基板上に形成したＧａＡｓ層
の断面図である。具体的には、ｐ+ 型シリコン基板をフ
ッ酸─エタノール─水で構成されるエッチング液中に浸
し、シリコン基板を陽極、白金電極を陰極にして定電流
電解によって、シリコン基板の表面層を深さ約１０μｍ
まで多孔質化する。この基板をＭＢＥ炉やＯＭＶＰＥ炉
に投入してＧａＡｓをエピタキシャル成長させる（図
２）。また、多孔質層の上に薄く（約５０ｎｍ）シリコ
ンエピタキシャル層を形成した後、ＧａＡｓ層をエピタ
キシャル成長させる場合もある。しかしながら、このヘ
テロエピタキシャル成長技術においても、結晶欠陥を根
本的に解消するまでには至っておらず、多孔質層の微小
孔中にＧａＡｓ層が入り込む現象がみられ、マイクロツ
インやスタッキングフォールトと呼ばれる結晶欠陥が多
数発生することが問題となっていた。
【０００５】
【発明が解決しようとする課題】そこで、本発明は、上
記の問題点を解消し、シリコンとIII-Ｖ族化合物半導体
の格子不整合による結晶欠陥を大幅に低減し、良質のII
I-Ｖ族化合物半導体エピタキシャル層が得られるヘテロ
エピタキシャル成長方法を提供しようとするものであ
る。
記の問題点を解消し、シリコンとIII-Ｖ族化合物半導体
の格子不整合による結晶欠陥を大幅に低減し、良質のII
I-Ｖ族化合物半導体エピタキシャル層が得られるヘテロ
エピタキシャル成長方法を提供しようとするものであ
る。
【０００６】
【課題を解決するためき手段】本発明は、シリコン基板
上にIII-Ｖ族化合物半導体層をエピタキシャル成長させ
る方法において、ｐ+ 型シリコン基板上にｎ- 型シリ
コンエピタキシャル層を成長させ、該ｎ- 型シリコン
エピタキシャル層の上にＳｉ3 Ｎ4 膜を堆積させ、フ
ォトリゾグラフィー法により該Ｓｉ3 Ｎ4 膜及び該ｎ-
型シリコンエピタキシャル層にパターニングし、パタ
ーニングされたｎ- 型シリコンエピタキシャル層を含む
ｐ+ 型シリコン基板に陽極化成処理を施してｐ+ 型シリ
コン基板の一部分を多孔質化し、次いで、熱酸化処理
を施して多孔質層をＳｉＯ2 層に変成し、パターニン
グされたｎ- 型シリコンエピタキシャル層の上のＳｉ3
Ｎ4 膜を熱燐酸で除去し、その後、パターニングされ
たｎ- 型シリコンエピタキシャル層の上に、III-Ｖ族化
合物半導体層をエピタキシャル成長させることを特徴と
する化合物半導体のエピタキシャル成長方法である。
上にIII-Ｖ族化合物半導体層をエピタキシャル成長させ
る方法において、ｐ+ 型シリコン基板上にｎ- 型シリ
コンエピタキシャル層を成長させ、該ｎ- 型シリコン
エピタキシャル層の上にＳｉ3 Ｎ4 膜を堆積させ、フ
ォトリゾグラフィー法により該Ｓｉ3 Ｎ4 膜及び該ｎ-
型シリコンエピタキシャル層にパターニングし、パタ
ーニングされたｎ- 型シリコンエピタキシャル層を含む
ｐ+ 型シリコン基板に陽極化成処理を施してｐ+ 型シリ
コン基板の一部分を多孔質化し、次いで、熱酸化処理
を施して多孔質層をＳｉＯ2 層に変成し、パターニン
グされたｎ- 型シリコンエピタキシャル層の上のＳｉ3
Ｎ4 膜を熱燐酸で除去し、その後、パターニングされ
たｎ- 型シリコンエピタキシャル層の上に、III-Ｖ族化
合物半導体層をエピタキシャル成長させることを特徴と
する化合物半導体のエピタキシャル成長方法である。
【０００７】
【作用】図１は、本発明のエピタキシャル成長方法によ
り、シリコン基板上にＧａＡｓエピタキシャル層を選択
的に成長させるときの各工程を示した説明図である。
（ａ）は、ｐ+ 型シリコン基板を有機洗浄とフッ酸エッ
チング処理を施した後、ｎ- 型シリコンエピタキシャル
層を約１００ｎｍ成長させた図である。このｎ- 型シリ
コンエピタキシャル層は、数１００ｎｍ程度あれば良
く、ＭＢＥ法（分子線エピタキシャル成長法）やＶＰＥ
法（気相エピタキシャル成長法）で成長させる。なお、
ｎ- 型シリコンエピタキシャル層の厚みは、１００ｎｍ
〜数１００ｎｍの範囲が好ましい。薄すぎるとポーラス
層を酸化させた時に転位が入り易く、厚すぎると本発明
のシリコンエピタキシャル層の目的に沿わなくなる。
（ｂ）は、熱ＣＶＤ法（ＣＶＤ：化学的気相堆積法）や
プラズマＣＶＤ法によりｎ- 型シリコンエピタキシャル
層の上にＳｉ3 Ｎ4 膜を約２００ｎｍ堆積させた後、Ｓ
ｉ3 Ｎ4 膜上にレジストを塗布し、フォトリゾグラフィ
ー工程を経てｎ- 型シリコンエピタキシャル層にストラ
イプ状のパターンを形成した図である。なお、Ｓｉ3 Ｎ
4 膜の厚みは、１５０〜２００ｎｍの範囲が好ましい。
薄すぎるとエッチング工程でシリコンエピタキシャル層
に悪影響を与える。
り、シリコン基板上にＧａＡｓエピタキシャル層を選択
的に成長させるときの各工程を示した説明図である。
（ａ）は、ｐ+ 型シリコン基板を有機洗浄とフッ酸エッ
チング処理を施した後、ｎ- 型シリコンエピタキシャル
層を約１００ｎｍ成長させた図である。このｎ- 型シリ
コンエピタキシャル層は、数１００ｎｍ程度あれば良
く、ＭＢＥ法（分子線エピタキシャル成長法）やＶＰＥ
法（気相エピタキシャル成長法）で成長させる。なお、
ｎ- 型シリコンエピタキシャル層の厚みは、１００ｎｍ
〜数１００ｎｍの範囲が好ましい。薄すぎるとポーラス
層を酸化させた時に転位が入り易く、厚すぎると本発明
のシリコンエピタキシャル層の目的に沿わなくなる。
（ｂ）は、熱ＣＶＤ法（ＣＶＤ：化学的気相堆積法）や
プラズマＣＶＤ法によりｎ- 型シリコンエピタキシャル
層の上にＳｉ3 Ｎ4 膜を約２００ｎｍ堆積させた後、Ｓ
ｉ3 Ｎ4 膜上にレジストを塗布し、フォトリゾグラフィ
ー工程を経てｎ- 型シリコンエピタキシャル層にストラ
イプ状のパターンを形成した図である。なお、Ｓｉ3 Ｎ
4 膜の厚みは、１５０〜２００ｎｍの範囲が好ましい。
薄すぎるとエッチング工程でシリコンエピタキシャル層
に悪影響を与える。
【０００８】（ｃ）は、フッ酸−エタノール−水からな
る電解エッチング溶液中で、シリコン基板を陽極に、白
金電極を陰極にして、定電流電解でシリコン基板表面を
陽極化成してｐ+ 型シリコン基板の表面に多孔質層を形
成した図である。このときｎ- 型シリコンエピタキシャ
ル層は陽極化成されずにそのままの形態が保持される
が、エッチング溶液と接触するｐ+型シリコン基板の表
面から多孔質化が始まり、深さ方向とともに横方向にも
多孔質化が進行し、図のようにｎ- 型シリコンエピタキ
シャル層を残して多孔質層が形成される。（ｄ）は、熱
酸化炉にこのシリコン基板を投入し、多孔質化された表
面層のみを酸化して多孔質状態のＳｉＯ2 を形成した図
である。多孔質シリコンの酸化速度はバルクシリコンに
比べて１００倍以上と速いため、多孔質層のみがＳｉＯ
2 に変成される。（ｅ）は、Ｓｉ3 Ｎ4 膜を熱燐酸中で
エッチングし、多孔質化したＳｉＯ2 上にパターニング
されたｎ- 型シリコンエピタキシャル層を露出した図で
ある。（ｆ）は、この基板を用いて、減圧ＯＭＶＰＥ炉
でｎ+ 型シリコンエピタキシャル層上に選択的にＧａＡ
ｓ層をエピタキシャル成長させた図である。
る電解エッチング溶液中で、シリコン基板を陽極に、白
金電極を陰極にして、定電流電解でシリコン基板表面を
陽極化成してｐ+ 型シリコン基板の表面に多孔質層を形
成した図である。このときｎ- 型シリコンエピタキシャ
ル層は陽極化成されずにそのままの形態が保持される
が、エッチング溶液と接触するｐ+型シリコン基板の表
面から多孔質化が始まり、深さ方向とともに横方向にも
多孔質化が進行し、図のようにｎ- 型シリコンエピタキ
シャル層を残して多孔質層が形成される。（ｄ）は、熱
酸化炉にこのシリコン基板を投入し、多孔質化された表
面層のみを酸化して多孔質状態のＳｉＯ2 を形成した図
である。多孔質シリコンの酸化速度はバルクシリコンに
比べて１００倍以上と速いため、多孔質層のみがＳｉＯ
2 に変成される。（ｅ）は、Ｓｉ3 Ｎ4 膜を熱燐酸中で
エッチングし、多孔質化したＳｉＯ2 上にパターニング
されたｎ- 型シリコンエピタキシャル層を露出した図で
ある。（ｆ）は、この基板を用いて、減圧ＯＭＶＰＥ炉
でｎ+ 型シリコンエピタキシャル層上に選択的にＧａＡ
ｓ層をエピタキシャル成長させた図である。
【０００９】このように本発明を採用することにより、
シリコン基板へのＧａＡｓ等III-Ｖ族化合物半導体層の
ヘテロエピタキシャル成長において、結晶欠陥の少ない
高品質なエピタキシャル層の選択的成長を可能にした。
従来のシリコン基板へのＧａＡｓヘテロエピタキシャル
成長法では、シリコン基板の厚み数１００μｍに対して
ＧａＡｓ層が高々数μｍと１／１００以下の厚みであっ
たので、格子不整合性に基づく結晶欠陥の発生のみなら
ず、熱膨張係数の違いによる格子歪が発生し、マイクロ
ツインやスタッキングフォールトと呼ばれる結晶欠陥が
多数発生していた。
シリコン基板へのＧａＡｓ等III-Ｖ族化合物半導体層の
ヘテロエピタキシャル成長において、結晶欠陥の少ない
高品質なエピタキシャル層の選択的成長を可能にした。
従来のシリコン基板へのＧａＡｓヘテロエピタキシャル
成長法では、シリコン基板の厚み数１００μｍに対して
ＧａＡｓ層が高々数μｍと１／１００以下の厚みであっ
たので、格子不整合性に基づく結晶欠陥の発生のみなら
ず、熱膨張係数の違いによる格子歪が発生し、マイクロ
ツインやスタッキングフォールトと呼ばれる結晶欠陥が
多数発生していた。
【００１０】本発明では、基板の表面に形成された多孔
質層がＳｉＯ2 に変成されているため、クッション作用
が働き、シリコン基板とＧａＡｓ層との熱膨張係数の差
異に起因する格子歪を解消することができ、また、Ｇａ
Ａｓが成長する部分は数１００ｎｍ程度の薄いシリコン
エピタキシャル層があるところから、上記の場合と反対
に膜厚の比はＧａＡｓ層の方が約１００倍厚くなってい
るので、熱膨張係数の差異による格子歪はＧａＡｓ層側
で吸収するのではなく、シリコンエピタキシャル層側で
吸収することができる。その結果、ＧａＡｓエピタキシ
ャル層では結晶欠陥の発生を有効に抑制することができ
るのである。以上、ＧａＡｓ層のエピタキシャル成長を
例に説明したが、他のIII-Ｖ族化合物半導体についても
同様に良質のエピタキシャル層を成長させることができ
る。
質層がＳｉＯ2 に変成されているため、クッション作用
が働き、シリコン基板とＧａＡｓ層との熱膨張係数の差
異に起因する格子歪を解消することができ、また、Ｇａ
Ａｓが成長する部分は数１００ｎｍ程度の薄いシリコン
エピタキシャル層があるところから、上記の場合と反対
に膜厚の比はＧａＡｓ層の方が約１００倍厚くなってい
るので、熱膨張係数の差異による格子歪はＧａＡｓ層側
で吸収するのではなく、シリコンエピタキシャル層側で
吸収することができる。その結果、ＧａＡｓエピタキシ
ャル層では結晶欠陥の発生を有効に抑制することができ
るのである。以上、ＧａＡｓ層のエピタキシャル成長を
例に説明したが、他のIII-Ｖ族化合物半導体についても
同様に良質のエピタキシャル層を成長させることができ
る。
【００１１】
【実施例】以下、実施例により本発明をさらに詳細に説
明する。 （１）比抵抗０．０１Ωｃｍ以下のｐ+ シリコン基板に
有機洗浄とフッ酸エッチング処理を施した。 （２）シリコンＭＢＥ法によりｎ- 型シリコンエピタキ
シャル層を厚み約９００ｎｍまで成長させた。成長温度
は８００℃とした。 （３）次いで、ｎ- 型シリコンエピタキシャル層を有す
る基板をフッ酸洗浄、有機洗浄を行って表面酸化物及び
表面汚れを除去した。 （４）この基板を熱ＣＶＤ炉に投入し、ＳｉＨ4 （シラ
ン）とＮＨ3 （アンモニア）ガスからなる混合ガスを上
記炉に導入し、約６５０℃の温度で熱分解させて、ｎ-
型シリコンエピタキシャル層の上に約２００ｎｍのＳｉ
3 Ｎ4 （窒化シリコン）多結晶膜を堆積した。 （５）室温に冷却した後、有機洗浄を行い、フォトレジ
ストを塗布した後、プリベーキング、写真露光、現像、
ポストベークからなる通常のフォトリゾグラフィー法に
より、幅数μｍのストライプパターンを形成した。スト
ライプパターンの方向は｛１１０｝方向とした。 （６）レジストが抜けたストライプ状の窓には、Ｓｉ3
Ｎ4 膜が現れており、バッファフッ酸（液組成はＨＦ：
ＮＨ4 Ｆ：Ｈ2 Ｏ＝１：１０：１００）でエッチングし
てＳｉ3 Ｎ4膜を除去した。 （７）残りのレジスト（ストライプ状に形成されてい
る）をアセトン溶液中で超音波により洗浄除去した。 （８）次に、ＫＯＨ（水酸化カリウム）水溶液に浸し、
直接ｎ- 型シリコンエピタキシャル層が露出している部
分を選択的に除去し、ｐ+ シリコン基板をストライプ状
に露出させた。 （９）以上の工程により、図１（ｂ）に示す形状を得
た。
明する。 （１）比抵抗０．０１Ωｃｍ以下のｐ+ シリコン基板に
有機洗浄とフッ酸エッチング処理を施した。 （２）シリコンＭＢＥ法によりｎ- 型シリコンエピタキ
シャル層を厚み約９００ｎｍまで成長させた。成長温度
は８００℃とした。 （３）次いで、ｎ- 型シリコンエピタキシャル層を有す
る基板をフッ酸洗浄、有機洗浄を行って表面酸化物及び
表面汚れを除去した。 （４）この基板を熱ＣＶＤ炉に投入し、ＳｉＨ4 （シラ
ン）とＮＨ3 （アンモニア）ガスからなる混合ガスを上
記炉に導入し、約６５０℃の温度で熱分解させて、ｎ-
型シリコンエピタキシャル層の上に約２００ｎｍのＳｉ
3 Ｎ4 （窒化シリコン）多結晶膜を堆積した。 （５）室温に冷却した後、有機洗浄を行い、フォトレジ
ストを塗布した後、プリベーキング、写真露光、現像、
ポストベークからなる通常のフォトリゾグラフィー法に
より、幅数μｍのストライプパターンを形成した。スト
ライプパターンの方向は｛１１０｝方向とした。 （６）レジストが抜けたストライプ状の窓には、Ｓｉ3
Ｎ4 膜が現れており、バッファフッ酸（液組成はＨＦ：
ＮＨ4 Ｆ：Ｈ2 Ｏ＝１：１０：１００）でエッチングし
てＳｉ3 Ｎ4膜を除去した。 （７）残りのレジスト（ストライプ状に形成されてい
る）をアセトン溶液中で超音波により洗浄除去した。 （８）次に、ＫＯＨ（水酸化カリウム）水溶液に浸し、
直接ｎ- 型シリコンエピタキシャル層が露出している部
分を選択的に除去し、ｐ+ シリコン基板をストライプ状
に露出させた。 （９）以上の工程により、図１（ｂ）に示す形状を得
た。
【００１２】（１０）次に、フッ酸−エタノール−水の
電解エッチング溶液中でまでで作製したシリコン基板
を陽極に、白金電極を陰極にして、約１５０ｍＡの定電
流電解でシリコン基板表面に陽極化成処理を施した。こ
のときｎ-型シリコンエピタキシャル層は陽極化成され
ずにそのままの形態を保つが、エッチング溶液に露出し
たｐ+ シリコン基板表面部分は陽極化成によって多孔質
化した（図１（ｃ））。多孔質層の厚みは約３０μｍと
した。 （１１）このシリコン基板は熱酸化炉に投入し、酸素雰
囲気下で温度７００〜９００℃で酸化することにより、
多孔質化された表面層が酸化され、多孔質状態のＳｉＯ
2 が形成された（図１（ｄ））。 （１２）その後、Ｓｉ3 Ｎ4 膜を熱燐酸中でエッチング
すると、多孔質化状態のＳｉＯ2 上のパターニングされ
たｎ- 型シリコンエピタキシャル層が露出された（図１
（ｅ））。
電解エッチング溶液中でまでで作製したシリコン基板
を陽極に、白金電極を陰極にして、約１５０ｍＡの定電
流電解でシリコン基板表面に陽極化成処理を施した。こ
のときｎ-型シリコンエピタキシャル層は陽極化成され
ずにそのままの形態を保つが、エッチング溶液に露出し
たｐ+ シリコン基板表面部分は陽極化成によって多孔質
化した（図１（ｃ））。多孔質層の厚みは約３０μｍと
した。 （１１）このシリコン基板は熱酸化炉に投入し、酸素雰
囲気下で温度７００〜９００℃で酸化することにより、
多孔質化された表面層が酸化され、多孔質状態のＳｉＯ
2 が形成された（図１（ｄ））。 （１２）その後、Ｓｉ3 Ｎ4 膜を熱燐酸中でエッチング
すると、多孔質化状態のＳｉＯ2 上のパターニングされ
たｎ- 型シリコンエピタキシャル層が露出された（図１
（ｅ））。
【００１３】（１３）この基板を用いて、減圧ＯＭＶＰ
Ｅ炉で成長温度６５０℃、成長圧力１０Ｔｏｒｒ、全ガ
ス流量５００ｃｃ／ｍｉｎ、III 族原料としてトリメチ
ルガリウム（ＴＭＧ）を用いて流量を１０ｃｃ／ｍｉｎ
に設定し、Ｖ族原料として水素希釈１０％のアルシンを
用いて流量を３００ｃｃ／ｍｉｎに設定してＧａＡｓを
成長させたところ、ｎ- 型シリコンエピタキシャル層上
のみ選択的にＧａＡｓ層をエピタキシャル成長させた
（図１（ｆ））。ＴＭＧ原料は０℃の恒温槽にいれ、水
素ダスのバブリングにより成長炉に導入した。全ガス流
量に不足する分は純化水素を加えた。 （１４）ＧａＡｓ層は、ストライプ状に形成されたｎ-
型シリコンエピタキシャル層上に選択的に成長した。そ
して、低温フォトルミネッセンス等の評価により高品質
結晶であることが確認された。 （１５）結晶欠陥については、エピタキシャル層の断面
を透過型電子顕微鏡で観察した。通常のシリコン基板へ
のヘテロエピタキシャル成長させたＧａＡｓ層と比較す
ると、１〜２桁結晶欠陥密度が低減されていることが分
かった。
Ｅ炉で成長温度６５０℃、成長圧力１０Ｔｏｒｒ、全ガ
ス流量５００ｃｃ／ｍｉｎ、III 族原料としてトリメチ
ルガリウム（ＴＭＧ）を用いて流量を１０ｃｃ／ｍｉｎ
に設定し、Ｖ族原料として水素希釈１０％のアルシンを
用いて流量を３００ｃｃ／ｍｉｎに設定してＧａＡｓを
成長させたところ、ｎ- 型シリコンエピタキシャル層上
のみ選択的にＧａＡｓ層をエピタキシャル成長させた
（図１（ｆ））。ＴＭＧ原料は０℃の恒温槽にいれ、水
素ダスのバブリングにより成長炉に導入した。全ガス流
量に不足する分は純化水素を加えた。 （１４）ＧａＡｓ層は、ストライプ状に形成されたｎ-
型シリコンエピタキシャル層上に選択的に成長した。そ
して、低温フォトルミネッセンス等の評価により高品質
結晶であることが確認された。 （１５）結晶欠陥については、エピタキシャル層の断面
を透過型電子顕微鏡で観察した。通常のシリコン基板へ
のヘテロエピタキシャル成長させたＧａＡｓ層と比較す
ると、１〜２桁結晶欠陥密度が低減されていることが分
かった。
【００１４】
【発明の効果】本発明は、上記の構成を採用することに
より、基板のシリコンとIII-Ｖ族化合物半導体の格子不
整合による結晶欠陥を大幅に低減させる上で非常に有効
であった。
より、基板のシリコンとIII-Ｖ族化合物半導体の格子不
整合による結晶欠陥を大幅に低減させる上で非常に有効
であった。
【図１】本発明のエピタキシャル成長方法により、シリ
コン基板上にＧａＡｓエピタキシャル層を選択的に成長
させるときの各工程を示した説明図である。
コン基板上にＧａＡｓエピタキシャル層を選択的に成長
させるときの各工程を示した説明図である。
【図２】従来の多孔質シリコン基板上にヘテロエピタキ
シャル成長させたＧａＡｓ層の断面図である。
シャル成長させたＧａＡｓ層の断面図である。
【図３】従来の多孔質シリコン基板上に、薄いシリコン
エピタキシャル層を介してヘテロエピタキシャル成長さ
せたＧａＡｓ層の断面図である。
エピタキシャル層を介してヘテロエピタキシャル成長さ
せたＧａＡｓ層の断面図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 平木 昭夫 兵庫県宝塚市山本南３−１−１−901 (72)発明者 白木 靖寛 東京都日野市平山３−36−９ (72)発明者 香門 浩一 兵庫県伊丹市昆陽北一丁目１番１号 住友 電気工業株式会社伊丹製作所内 (72)発明者 嶋津 充 兵庫県伊丹市昆陽北一丁目１番１号 住友 電気工業株式会社伊丹製作所内 (72)発明者 木村 浩也 兵庫県伊丹市昆陽北一丁目１番１号 住友 電気工業株式会社伊丹製作所内 (72)発明者 白川 二 兵庫県伊丹市昆陽北一丁目１番１号 住友 電気工業株式会社伊丹製作所内
Claims (1)
- 【請求項１】 シリコン基板上にIII-Ｖ族化合物半導体
層をエピタキシャル成長させる方法において、 ｐ+ 型シリコン基板上にｎ- 型シリコンエピタキシャ
ル層を成長させ、 該ｎ- 型シリコンエピタキシャル層の上にＳｉ3 Ｎ4
膜を堆積させ、 フォトリゾグラフィー法により該Ｓｉ3 Ｎ4 膜及び該
ｎ- 型シリコンエピタキシャル層にパターニングし、 パターニングされたｎ- 型シリコンエピタキシャル層
を含むｐ+ 型シリコン基板に陽極化成処理を施してｐ+
型シリコン基板の一部分を多孔質化し、 次いで、熱酸化処理を施して多孔質層をＳｉＯ2 層に
変成し、 パターニングされたｎ- 型シリコンエピタキシャル層
の上のＳｉ3 Ｎ4 膜を熱燐酸で除去し、 その後、パターニングされたｎ- 型シリコンエピタキ
シャル層の上に、III-Ｖ族化合物半導体層をエピタキシ
ャル成長させることを特徴とする化合物半導体のエピタ
キシャル成長方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03243163A JP3089732B2 (ja) | 1991-09-24 | 1991-09-24 | 化合物半導体のエピタキシャル成長方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03243163A JP3089732B2 (ja) | 1991-09-24 | 1991-09-24 | 化合物半導体のエピタキシャル成長方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0582440A true JPH0582440A (ja) | 1993-04-02 |
| JP3089732B2 JP3089732B2 (ja) | 2000-09-18 |
Family
ID=17099748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03243163A Expired - Fee Related JP3089732B2 (ja) | 1991-09-24 | 1991-09-24 | 化合物半導体のエピタキシャル成長方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3089732B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100855784B1 (ko) * | 2002-05-07 | 2008-09-01 | 위니베르시테 끌로드 베르나르 리옹 Ⅰ | 박막의 특성을 변화시키는 방법 및 상기 방법을 구현한 기판 |
| CN104018214A (zh) * | 2014-06-10 | 2014-09-03 | 广州市众拓光电科技有限公司 | 一种用于GaN半导体材料外延的矩形图形化Si衬底AlN模板及其制备方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101082053B1 (ko) * | 2010-12-29 | 2011-11-10 | 이영진 | 메모리카드 우표 |
-
1991
- 1991-09-24 JP JP03243163A patent/JP3089732B2/ja not_active Expired - Fee Related
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| CN104018214A (zh) * | 2014-06-10 | 2014-09-03 | 广州市众拓光电科技有限公司 | 一种用于GaN半导体材料外延的矩形图形化Si衬底AlN模板及其制备方法 |
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| Publication number | Publication date |
|---|---|
| JP3089732B2 (ja) | 2000-09-18 |
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