JPH0581870A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0581870A JPH0581870A JP3241055A JP24105591A JPH0581870A JP H0581870 A JPH0581870 A JP H0581870A JP 3241055 A JP3241055 A JP 3241055A JP 24105591 A JP24105591 A JP 24105591A JP H0581870 A JPH0581870 A JP H0581870A
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Abstract
(57)【要約】
【目的】メモリセルのデータをシリアルに読み出すこと
ができるように構成される半導体記憶装置に関し、チッ
プ面積を増大させず、高速化を図る。 【構成】ビット線対ＢＬ0、ＢＬ0バー、ＢＬ2、ＢＬ2バ
ー・・・に共通にデータバスＤＢ0、ＤＢ0バーを設ける
と共に、ビット線対ＢＬ1、ＢＬ1バー、ＢＬ3、ＢＬ3バ
ー・・・に共通にデータバスＤＢ1、ＤＢ1バーを設け、
コラムゲート２0、２1→コラムゲート２1、２2→コラム
ゲート２2、２3→・・・の順に選択し、データバスＤＢ
0、ＤＢ0バー及びデータバスＤＢ1、ＤＢ1バーに読み出
されたデータを交互に外部に読み出す。
ができるように構成される半導体記憶装置に関し、チッ
プ面積を増大させず、高速化を図る。 【構成】ビット線対ＢＬ0、ＢＬ0バー、ＢＬ2、ＢＬ2バ
ー・・・に共通にデータバスＤＢ0、ＤＢ0バーを設ける
と共に、ビット線対ＢＬ1、ＢＬ1バー、ＢＬ3、ＢＬ3バ
ー・・・に共通にデータバスＤＢ1、ＤＢ1バーを設け、
コラムゲート２0、２1→コラムゲート２1、２2→コラム
ゲート２2、２3→・・・の順に選択し、データバスＤＢ
0、ＤＢ0バー及びデータバスＤＢ1、ＤＢ1バーに読み出
されたデータを交互に外部に読み出す。
Description
【０００１】
【産業上の利用分野】本発明は、メモリセルのデータを
シリアルに読み出すことができるように構成される半導
体記憶装置に関する。
シリアルに読み出すことができるように構成される半導
体記憶装置に関する。
【０００２】
【従来の技術】従来、この種の半導体記憶装置として次
に述べる２種類の半導体記憶装置が知られている。ま
ず、第１の種類の半導体記憶装置は、コラムアドレスを
シリアルに変化させることによってメモリセルのデータ
をシリアルに読み出すというものである。
に述べる２種類の半導体記憶装置が知られている。ま
ず、第１の種類の半導体記憶装置は、コラムアドレスを
シリアルに変化させることによってメモリセルのデータ
をシリアルに読み出すというものである。
【０００３】この半導体記憶装置においては、選択され
たコラムアドレスに対応するビット線対をデータバスに
接続し、このデータバス及び出力回路を介してデータを
読み出した後、データバスをリセットし、その後、次の
コラムアドレスの処理を行うように制御される。
たコラムアドレスに対応するビット線対をデータバスに
接続し、このデータバス及び出力回路を介してデータを
読み出した後、データバスをリセットし、その後、次の
コラムアドレスの処理を行うように制御される。
【０００４】また、第２の種類の半導体記憶装置は、ロ
ウアドレスによって選択された同一のワード線に接続さ
れた複数のメモリセルのデータを全て一時的にレジスタ
に格納し、このレジスタに格納されたデータをシリアル
にシフトすることによってメモリセルのデータをシリア
ルに読み出すというものである。
ウアドレスによって選択された同一のワード線に接続さ
れた複数のメモリセルのデータを全て一時的にレジスタ
に格納し、このレジスタに格納されたデータをシリアル
にシフトすることによってメモリセルのデータをシリア
ルに読み出すというものである。
【０００５】
【発明が解決しようとする課題】ここに、第１の種類の
半導体記憶装置においては、ランダムなアドレスに対し
てシリアルにアクセスすることができるが、データバス
のリセットがアクセスごとに必要となるため、１サイク
ルあたりの時間が長くかかり、高速化を図ることができ
ないという問題点があった。
半導体記憶装置においては、ランダムなアドレスに対し
てシリアルにアクセスすることができるが、データバス
のリセットがアクセスごとに必要となるため、１サイク
ルあたりの時間が長くかかり、高速化を図ることができ
ないという問題点があった。
【０００６】これに対して、第２の種類の半導体記憶装
置は、１サイクルあたりの時間を短くすることができる
が、ロウアドレスによって選択された同一のワード線に
接続された複数のメモリセルのデータを全て一時的に格
納するための特殊なレジスタが必要であり、チップ面積
が増大してしまうという問題点があった。
置は、１サイクルあたりの時間を短くすることができる
が、ロウアドレスによって選択された同一のワード線に
接続された複数のメモリセルのデータを全て一時的に格
納するための特殊なレジスタが必要であり、チップ面積
が増大してしまうという問題点があった。
【０００７】本発明は、かかる点に鑑み、前述した第１
の種類の半導体記憶装置を改良し、チップ面積を増大さ
せることなく、高速化を図ることができるようにするこ
とを目的とする。
の種類の半導体記憶装置を改良し、チップ面積を増大さ
せることなく、高速化を図ることができるようにするこ
とを目的とする。
【０００８】
【課題を解決するための手段】本発明による半導体記憶
装置は、ロウアドレス及びコラムアドレスによって選択
される複数のメモリセルが配置されてなるメモリセルア
レイ部を有し、ロウアドレスによって選択された複数の
メモリセルのデータを、コラムアドレスをシリアルに変
化させることによって、シリアルに読み出すように構成
される半導体記憶装置であって、現サイクルで外部に読
み出すべきデータ及び次サイクル又は次サイクル以降の
複数サイクルにおいて外部に読み出すべきデータが、そ
れぞれ、異なるデータバスに読み出されるように、複数
のデータバスを設けると共に、現サイクルでコラムアド
レスが指定するコラム及び次サイクル又は次サイクル以
降の複数サイクルにおいてコラムアドレスが指定するコ
ラムを現サイクルにおいて選択するコラム選択回路と、
複数のデータバスに読み出されたデータのうち、現サイ
クルで読み出すべきデータを外部に読み出す出力回路と
を設けて構成するというものである。
装置は、ロウアドレス及びコラムアドレスによって選択
される複数のメモリセルが配置されてなるメモリセルア
レイ部を有し、ロウアドレスによって選択された複数の
メモリセルのデータを、コラムアドレスをシリアルに変
化させることによって、シリアルに読み出すように構成
される半導体記憶装置であって、現サイクルで外部に読
み出すべきデータ及び次サイクル又は次サイクル以降の
複数サイクルにおいて外部に読み出すべきデータが、そ
れぞれ、異なるデータバスに読み出されるように、複数
のデータバスを設けると共に、現サイクルでコラムアド
レスが指定するコラム及び次サイクル又は次サイクル以
降の複数サイクルにおいてコラムアドレスが指定するコ
ラムを現サイクルにおいて選択するコラム選択回路と、
複数のデータバスに読み出されたデータのうち、現サイ
クルで読み出すべきデータを外部に読み出す出力回路と
を設けて構成するというものである。
【０００９】
【作用】本発明においては、現サイクルで外部に読み出
すべきデータが外部に読み出されているときには、既
に、次サイクルにおいて外部に読み出すべきデータが、
現サイクルにおいて外部に読み出すべきデータが読み出
されているデータバスとは異なるデータバスに読み出さ
れている。したがって、現サイクルにおいて外部に読み
出すべきデータの外部への読み出しが終了した後、直ち
に、次サイクルにおいて外部に読み出すべきデータの外
部への読み出しを行うことができる。
すべきデータが外部に読み出されているときには、既
に、次サイクルにおいて外部に読み出すべきデータが、
現サイクルにおいて外部に読み出すべきデータが読み出
されているデータバスとは異なるデータバスに読み出さ
れている。したがって、現サイクルにおいて外部に読み
出すべきデータの外部への読み出しが終了した後、直ち
に、次サイクルにおいて外部に読み出すべきデータの外
部への読み出しを行うことができる。
【００１０】
【実施例】以下、図１〜図６を参照して、本発明の一実
施例について、２対のデータバスを設ける場合を例にし
て説明する。
施例について、２対のデータバスを設ける場合を例にし
て説明する。
【００１１】図１は、本発明の一実施例の要部を示す回
路図である。図中、１はメモリセルが配列されてなるメ
モリセルアレイ部、ＢＬ0、ＢＬ0バー〜ＢＬ3、ＢＬ3バ
ーはメモリセルアレイ部１においてコラムごとに設けら
れたビット線対、２0〜２3はコラムゲートであり、３0
〜３3及び４0〜４3はｎＭＯＳである。また、ＤＢ0、Ｄ
Ｂ0バー、ＤＢ1、ＤＢ1バーはデータバスである。
路図である。図中、１はメモリセルが配列されてなるメ
モリセルアレイ部、ＢＬ0、ＢＬ0バー〜ＢＬ3、ＢＬ3バ
ーはメモリセルアレイ部１においてコラムごとに設けら
れたビット線対、２0〜２3はコラムゲートであり、３0
〜３3及び４0〜４3はｎＭＯＳである。また、ＤＢ0、Ｄ
Ｂ0バー、ＤＢ1、ＤＢ1バーはデータバスである。
【００１２】また、５はそのカウント値を相補信号化さ
れたコラムアドレス［Ｃn、Ｃnバー・・・Ｃ1、Ｃ1バ
ー、Ｃ0、Ｃ0バー］としてシリアルに出力するｎ＋１ビ
ットのインクリメント・カウンタである。
れたコラムアドレス［Ｃn、Ｃnバー・・・Ｃ1、Ｃ1バ
ー、Ｃ0、Ｃ0バー］としてシリアルに出力するｎ＋１ビ
ットのインクリメント・カウンタである。
【００１３】また、６はインクリメント・カウンタ５か
ら出力されるコラムアドレス［Ｃn、Ｃnバー・・・
Ｃ1、Ｃ1バー、Ｃ0、Ｃ0バー］をデコードするコラムデ
コーダであり、７0〜７3はＮＡＮＤ回路である。
ら出力されるコラムアドレス［Ｃn、Ｃnバー・・・
Ｃ1、Ｃ1バー、Ｃ0、Ｃ0バー］をデコードするコラムデ
コーダであり、７0〜７3はＮＡＮＤ回路である。
【００１４】また、８はコラムデコーダ６により制御さ
れてコラムの選択を行うコラム選択回路であり、９0〜
９3はＮＡＮＤ回路である。また、１０は電源電圧Ｖcc
（＝５［Ｖ］）を供給する電源線である。
れてコラムの選択を行うコラム選択回路であり、９0〜
９3はＮＡＮＤ回路である。また、１０は電源電圧Ｖcc
（＝５［Ｖ］）を供給する電源線である。
【００１５】また、１１はデータバスＤＢ0、ＤＢ0バー
に対応して設けられたデータバスアンプ、１２はデータ
バスＤＢ1、ＤＢ1バーに対応して設けられたデータバス
アンプである。また、１３は出力回路であり、１４、１
５はｎＭＯＳ、１６はコラムアドレスの最下位ビットＣ
0を反転するインバータ、１７はデータ出力端子であ
る。
に対応して設けられたデータバスアンプ、１２はデータ
バスＤＢ1、ＤＢ1バーに対応して設けられたデータバス
アンプである。また、１３は出力回路であり、１４、１
５はｎＭＯＳ、１６はコラムアドレスの最下位ビットＣ
0を反転するインバータ、１７はデータ出力端子であ
る。
【００１６】ここに、図２は本実施例の動作を示すタイ
ムチャート、図３〜図６は本実施例の動作を示す回路図
であり、本実施例においては、ロウアドレスのデコード
が行われ、選択されたワード線に接続された複数のメモ
リセルのデータがビット線対ＢＬ0、ＢＬ0バー・・・に
読み出されると、インクリメント・カウンタ５からコラ
ムアドレス［Ｃn、Ｃnバー・・・Ｃ1、Ｃ1バー、Ｃ0、
Ｃ0バー］が［０１・・・０１０１］→［０１・・・０
１１０］→［０１・・・１００１］→［０１・・・１０
１０］→・・・の順に出力される。但し、「０」＝Ｌレ
ベル、「１」＝Ｈレベルである。
ムチャート、図３〜図６は本実施例の動作を示す回路図
であり、本実施例においては、ロウアドレスのデコード
が行われ、選択されたワード線に接続された複数のメモ
リセルのデータがビット線対ＢＬ0、ＢＬ0バー・・・に
読み出されると、インクリメント・カウンタ５からコラ
ムアドレス［Ｃn、Ｃnバー・・・Ｃ1、Ｃ1バー、Ｃ0、
Ｃ0バー］が［０１・・・０１０１］→［０１・・・０
１１０］→［０１・・・１００１］→［０１・・・１０
１０］→・・・の順に出力される。但し、「０」＝Ｌレ
ベル、「１」＝Ｈレベルである。
【００１７】ここに、図２に示すように、第１サイクル
において、インクリメント・カウンタ５からコラムアド
レス［Ｃn、Ｃnバー・・・Ｃ1、Ｃ1バー、Ｃ0、Ｃ0バ
ー］として［０１・・・０１０１］が出力されると、図
３に示すように、ＮＡＮＤ回路７0、７1、７2、７3の出
力は、それぞれ、Ｌレベル、Ｈレベル、Ｈレベル、Ｈレ
ベルとなる。
において、インクリメント・カウンタ５からコラムアド
レス［Ｃn、Ｃnバー・・・Ｃ1、Ｃ1バー、Ｃ0、Ｃ0バ
ー］として［０１・・・０１０１］が出力されると、図
３に示すように、ＮＡＮＤ回路７0、７1、７2、７3の出
力は、それぞれ、Ｌレベル、Ｈレベル、Ｈレベル、Ｈレ
ベルとなる。
【００１８】この結果、ＮＡＮＤ回路９0、９1、９2、
９3の出力は、それぞれ、Ｈレベル、Ｈレベル、Ｌレベ
ル、Ｌレベルとなり、ビット線対ＢＬ0、ＢＬ0バーに読
み出されたデータＤ0がコラムゲート２0を介してデータ
バスＤＢ0、ＤＢ0バーに読み出されると共に、ビット線
対ＢＬ1、ＢＬ1バーに読み出されたデータＤ1がコラム
ゲート２1を介してデータバスＤＢ1、ＤＢ1バーに読み
出される。
９3の出力は、それぞれ、Ｈレベル、Ｈレベル、Ｌレベ
ル、Ｌレベルとなり、ビット線対ＢＬ0、ＢＬ0バーに読
み出されたデータＤ0がコラムゲート２0を介してデータ
バスＤＢ0、ＤＢ0バーに読み出されると共に、ビット線
対ＢＬ1、ＢＬ1バーに読み出されたデータＤ1がコラム
ゲート２1を介してデータバスＤＢ1、ＤＢ1バーに読み
出される。
【００１９】また、このとき、ｎＭＯＳ１４のゲートに
は、Ｈレベルが供給され、ｎＭＯＳ１５のゲートには、
Ｌレベルが供給されるので、ｎＭＯＳ１４がオン、ｎＭ
ＯＳ１５がオフとなり、データバスＤＢ0、ＤＢ0バーに
読み出されたデータＤ0が、データバスアンプ１１及び
ｎＭＯＳ１４を介してデータ出力端子１７に読み出され
る。
は、Ｈレベルが供給され、ｎＭＯＳ１５のゲートには、
Ｌレベルが供給されるので、ｎＭＯＳ１４がオン、ｎＭ
ＯＳ１５がオフとなり、データバスＤＢ0、ＤＢ0バーに
読み出されたデータＤ0が、データバスアンプ１１及び
ｎＭＯＳ１４を介してデータ出力端子１７に読み出され
る。
【００２０】次に、図２に示すように、第２サイクルに
おいて、インクリメント・カウンタ５からコラムアドレ
ス［Ｃn、Ｃnバー・・・Ｃ1、Ｃ1バー、Ｃ0、Ｃ0バー］
として、［０１・・・０１１０］が出力されると、図４
に示すように、ＮＡＮＤ回路７0、７1、７2、７3の出力
は、それぞれ、Ｈレベル、Ｌレベル、Ｈレベル、Ｈレベ
ルとなる。
おいて、インクリメント・カウンタ５からコラムアドレ
ス［Ｃn、Ｃnバー・・・Ｃ1、Ｃ1バー、Ｃ0、Ｃ0バー］
として、［０１・・・０１１０］が出力されると、図４
に示すように、ＮＡＮＤ回路７0、７1、７2、７3の出力
は、それぞれ、Ｈレベル、Ｌレベル、Ｈレベル、Ｈレベ
ルとなる。
【００２１】この結果、ＮＡＮＤ回路９0、９1、９2、
９3の出力は、それぞれ、Ｌレベル、Ｈレベル、Ｈレベ
ル、Ｌレベルとなり、ビット線対ＢＬ1、ＢＬ1バーに読
み出されたデータＤ1が引き続きコラムゲート２1を介し
てデータバスＤＢ1、ＤＢ1バーに読み出されると共に、
ビット線対ＢＬ2、ＢＬ2バーに読み出されたデータＤ2
がコラムゲート２2を介してデータバスＤＢ0、ＤＢ0バ
ーに読み出される。
９3の出力は、それぞれ、Ｌレベル、Ｈレベル、Ｈレベ
ル、Ｌレベルとなり、ビット線対ＢＬ1、ＢＬ1バーに読
み出されたデータＤ1が引き続きコラムゲート２1を介し
てデータバスＤＢ1、ＤＢ1バーに読み出されると共に、
ビット線対ＢＬ2、ＢＬ2バーに読み出されたデータＤ2
がコラムゲート２2を介してデータバスＤＢ0、ＤＢ0バ
ーに読み出される。
【００２２】また、このとき、ｎＭＯＳ１４のゲートに
は、Ｌレベルが供給され、ｎＭＯＳ１５のゲートには、
Ｈレベルが供給されるので、ｎＭＯＳ１４がオフ、ｎＭ
ＯＳ１５がオンとなり、データバスＤＢ1、ＤＢ1バーに
読み出されたデータＤ1が、データバスアンプ１２及び
ｎＭＯＳ１５を介してデータ出力端子１７に読み出され
る。
は、Ｌレベルが供給され、ｎＭＯＳ１５のゲートには、
Ｈレベルが供給されるので、ｎＭＯＳ１４がオフ、ｎＭ
ＯＳ１５がオンとなり、データバスＤＢ1、ＤＢ1バーに
読み出されたデータＤ1が、データバスアンプ１２及び
ｎＭＯＳ１５を介してデータ出力端子１７に読み出され
る。
【００２３】次に、図２に示すように、第３サイクルに
おいて、インクリメント・カウンタ５からコラムアドレ
ス［Ｃn、Ｃnバー・・・Ｃ1、Ｃ1バー、Ｃ0、Ｃ0バー］
として、［０１・・・１００１］が出力されると、図５
に示すように、ＮＡＮＤ回路７0、７1、７2、７3の出力
は、それぞれ、Ｈレベル、Ｈレベル、Ｌレベル、Ｈレベ
ルとなる。
おいて、インクリメント・カウンタ５からコラムアドレ
ス［Ｃn、Ｃnバー・・・Ｃ1、Ｃ1バー、Ｃ0、Ｃ0バー］
として、［０１・・・１００１］が出力されると、図５
に示すように、ＮＡＮＤ回路７0、７1、７2、７3の出力
は、それぞれ、Ｈレベル、Ｈレベル、Ｌレベル、Ｈレベ
ルとなる。
【００２４】この結果、ＮＡＮＤ回路９0、９1、９2、
９3の出力は、それぞれ、Ｌレベル、Ｌレベル、Ｈレベ
ル、Ｈレベルとなり、ビット線対ＢＬ2、ＢＬ2バーに読
み出されたデータＤ2が引き続きコラムゲート２2を介し
てデータバスＤＢ0、ＤＢ0バーに読み出されると共に、
ビット線対ＢＬ3、ＢＬ3バーに読み出されたデータＤ3
がコラムゲート２3を介してデータバスＤＢ1、ＤＢ1バ
ーに読み出される。
９3の出力は、それぞれ、Ｌレベル、Ｌレベル、Ｈレベ
ル、Ｈレベルとなり、ビット線対ＢＬ2、ＢＬ2バーに読
み出されたデータＤ2が引き続きコラムゲート２2を介し
てデータバスＤＢ0、ＤＢ0バーに読み出されると共に、
ビット線対ＢＬ3、ＢＬ3バーに読み出されたデータＤ3
がコラムゲート２3を介してデータバスＤＢ1、ＤＢ1バ
ーに読み出される。
【００２５】また、このとき、ｎＭＯＳ１４のゲートに
は、Ｈレベルが供給され、ｎＭＯＳ１５のゲートには、
Ｌレベルが供給されるので、ｎＭＯＳ１４がオン、ｎＭ
ＯＳ１５がオフとなり、データバスＤＢ0、ＤＢ0バーに
読み出されたデータＤ2が、データバスアンプ１１及び
ｎＭＯＳ１４を介してデータ出力端子１７に読み出され
る。
は、Ｈレベルが供給され、ｎＭＯＳ１５のゲートには、
Ｌレベルが供給されるので、ｎＭＯＳ１４がオン、ｎＭ
ＯＳ１５がオフとなり、データバスＤＢ0、ＤＢ0バーに
読み出されたデータＤ2が、データバスアンプ１１及び
ｎＭＯＳ１４を介してデータ出力端子１７に読み出され
る。
【００２６】次に、図２に示すように、第４サイクルに
おいて、インクリメント・カウンタ５からコラムアドレ
ス［Ｃn、Ｃnバー・・・Ｃ1、Ｃ1バー、Ｃ0、Ｃ0バー］
として、［０１・・・１０１０］が出力されると、図６
に示すように、ＮＡＮＤ回路７0、７1、７2、７3の出力
は、それぞれ、Ｈレベル、Ｈレベル、Ｈレベル、Ｌレベ
ルとなる。
おいて、インクリメント・カウンタ５からコラムアドレ
ス［Ｃn、Ｃnバー・・・Ｃ1、Ｃ1バー、Ｃ0、Ｃ0バー］
として、［０１・・・１０１０］が出力されると、図６
に示すように、ＮＡＮＤ回路７0、７1、７2、７3の出力
は、それぞれ、Ｈレベル、Ｈレベル、Ｈレベル、Ｌレベ
ルとなる。
【００２７】この結果、ＮＡＮＤ回路９0、９1、９2、
９3、９4（図示せず）の出力は、それぞれ、Ｌレベル、
Ｌレベル、Ｌレベル、Ｈレベル、Ｈレベルとなり、ビッ
ト線対ＢＬ3、ＢＬ3バーに読み出されたデータＤ3が引
き続きコラムゲート２3を介してデータバスＤＢ1、ＤＢ
1バーに読み出されると共に、ビット線対ＢＬ4、ＢＬ4
バー（図示せず）に読み出されたデータＤ4がコラムゲ
ート２4（図示せず）を介してデータバスＤＢ0、ＤＢ0
バーに読み出される。
９3、９4（図示せず）の出力は、それぞれ、Ｌレベル、
Ｌレベル、Ｌレベル、Ｈレベル、Ｈレベルとなり、ビッ
ト線対ＢＬ3、ＢＬ3バーに読み出されたデータＤ3が引
き続きコラムゲート２3を介してデータバスＤＢ1、ＤＢ
1バーに読み出されると共に、ビット線対ＢＬ4、ＢＬ4
バー（図示せず）に読み出されたデータＤ4がコラムゲ
ート２4（図示せず）を介してデータバスＤＢ0、ＤＢ0
バーに読み出される。
【００２８】また、このとき、ｎＭＯＳ１４のゲートに
は、Ｌレベルが供給され、ｎＭＯＳ１５のゲートには、
Ｈレベルが供給されるので、ｎＭＯＳ１４がオフ、ｎＭ
ＯＳ１５がオンとなり、データバスＤＢ1、ＤＢ1バーに
読み出されたデータＤ3が、データバスアンプ１２及び
ｎＭＯＳ１５を介してデータ出力端子１７に読み出され
る。
は、Ｌレベルが供給され、ｎＭＯＳ１５のゲートには、
Ｈレベルが供給されるので、ｎＭＯＳ１４がオフ、ｎＭ
ＯＳ１５がオンとなり、データバスＤＢ1、ＤＢ1バーに
読み出されたデータＤ3が、データバスアンプ１２及び
ｎＭＯＳ１５を介してデータ出力端子１７に読み出され
る。
【００２９】このように、本実施例においては、現サイ
クルでデータ出力端子１７に読み出すべきデータがデー
タ出力端子１７に読み出されているときには、既に、次
サイクルにおいてデータ出力端子１７に読み出すべきデ
ータが、現サイクルでデータ出力端子１７に読み出すべ
きデータが読み出されているデータバスとは異なるデー
タバスに読み出されているので、現サイクルでデータ出
力端子１７に読み出すべきデータの読み出しが終了した
後、直ちに、次サイクルにおいてデータ出力端子１７に
読み出すべきデータのデータ出力端子１７への読み出し
を行うことができる。
クルでデータ出力端子１７に読み出すべきデータがデー
タ出力端子１７に読み出されているときには、既に、次
サイクルにおいてデータ出力端子１７に読み出すべきデ
ータが、現サイクルでデータ出力端子１７に読み出すべ
きデータが読み出されているデータバスとは異なるデー
タバスに読み出されているので、現サイクルでデータ出
力端子１７に読み出すべきデータの読み出しが終了した
後、直ちに、次サイクルにおいてデータ出力端子１７に
読み出すべきデータのデータ出力端子１７への読み出し
を行うことができる。
【００３０】したがって、本実施例によれば、ロウアド
レスによって選択された同一のワード線に接続された複
数のメモリセルのデータを全て一時的に格納するための
特殊なレジスタを必要とせず、即ち、チップ面積を増大
させることなく、高速化を図ることができる。
レスによって選択された同一のワード線に接続された複
数のメモリセルのデータを全て一時的に格納するための
特殊なレジスタを必要とせず、即ち、チップ面積を増大
させることなく、高速化を図ることができる。
【００３１】なお、上述の実施例においては、２対のデ
ータバスを設けた場合につき述べたが、その他、本発明
は、３対以上のデータバスを設ける場合にも適用するこ
とができる。
ータバスを設けた場合につき述べたが、その他、本発明
は、３対以上のデータバスを設ける場合にも適用するこ
とができる。
【００３２】また、上述の実施例においては、隣接する
コラムのメモリセルのデータを順に読み出すように構成
した場合につき述べたが、隣接しないコラムのメモリセ
ルのデータをシリアルに読み出すように構成することも
できる。
コラムのメモリセルのデータを順に読み出すように構成
した場合につき述べたが、隣接しないコラムのメモリセ
ルのデータをシリアルに読み出すように構成することも
できる。
【００３３】
【発明の効果】本発明によれば、現サイクルで外部に読
み出すべきデータが外部に読み出されているときには、
既に、次サイクルにおいて外部に読み出すべきデータ
が、現サイクルにおいて外部に読み出すべきデータが読
み出されているデータバスとは異なるデータバスに読み
出され、現サイクルにおいて外部に読み出すべきデータ
の外部への読み出しが終了した後、直ちに、次サイクル
において外部に読み出すべきデータの外部への読み出し
を行うことができるようにされているので、ロウアドレ
スによって選択された同一のワード線に接続されたメモ
リセルのデータを全て一時的に格納するための特殊なレ
ジスタを必要とせず、即ち、チップ面積を増大させるこ
となく、高速化を図ることができる。
み出すべきデータが外部に読み出されているときには、
既に、次サイクルにおいて外部に読み出すべきデータ
が、現サイクルにおいて外部に読み出すべきデータが読
み出されているデータバスとは異なるデータバスに読み
出され、現サイクルにおいて外部に読み出すべきデータ
の外部への読み出しが終了した後、直ちに、次サイクル
において外部に読み出すべきデータの外部への読み出し
を行うことができるようにされているので、ロウアドレ
スによって選択された同一のワード線に接続されたメモ
リセルのデータを全て一時的に格納するための特殊なレ
ジスタを必要とせず、即ち、チップ面積を増大させるこ
となく、高速化を図ることができる。
【図１】本発明の一実施例の要部を示す回路図である。
【図２】本発明の一実施例の動作を示すタイムチャート
である。
である。
【図３】本発明の一実施例の動作を示す回路図である。
【図４】本発明の一実施例の動作を示す回路図である。
【図５】本発明の一実施例の動作を示す回路図である。
【図６】本発明の一実施例の動作を示す回路図である。
１ メモリセルアレイ部 ＢＬ0〜ＢＬ3バー ビット線 ２0〜２3 コラムゲート ＤＢ0、ＤＢ0バー データバス ＤＢ1、ＤＢ1バー データバス ５ インクリメント・カウンタ ６ コラムデコーダ ８ コラム選択回路 １１、１２ データバスアンプ １３ 出力回路 １７ データ出力端子
Claims (1)
- 【請求項１】ロウアドレス及びコラムアドレスによって
選択される複数のメモリセルが配置されてなるメモリセ
ルアレイ部を有し、ロウアドレスによって選択された複
数のメモリセルのデータを、コラムアドレスをシリアル
に変化させることによって、シリアルに読み出すように
構成される半導体記憶装置であって、 現サイクルで外部に読み出すべきデータ及び次サイクル
又は次サイクル以降の複数サイクルにおいて外部に読み
出すべきデータが、それぞれ、異なるデータバスに読み
出されるように、複数のデータバスを設けると共に、現
サイクルでコラムアドレスが指定するコラム及び次サイ
クル又は次サイクル以降の複数サイクルにおいてコラム
アドレスが指定するコラムを現サイクルにおいて選択す
るコラム選択回路と、前記複数のデータバスに読み出さ
れたデータのうち、現サイクルで外部に読み出すべきデ
ータを外部に読み出す出力回路とを設けて構成されてい
ることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3241055A JPH0581870A (ja) | 1991-09-20 | 1991-09-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3241055A JPH0581870A (ja) | 1991-09-20 | 1991-09-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0581870A true JPH0581870A (ja) | 1993-04-02 |
Family
ID=17068641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3241055A Pending JPH0581870A (ja) | 1991-09-20 | 1991-09-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0581870A (ja) |
-
1991
- 1991-09-20 JP JP3241055A patent/JPH0581870A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001114 |