JPH0576771B2 - - Google Patents

Description

【発明の詳細な説明】 〔本発明の分野〕 本発明は、マルチプローブの試験システムに関
するものであつて、更に詳細には、複数個の持上
がつた電極先端部（tip）を含む半導体基板を用
いたマルチプローブ試験システムに関するもので
ある。

〔従来技術の説明〕

電子回路の形成時に、集積回路は、その上に複
数個のマトリクスあるいは小型回路を有する薄い
半導体スライスから作製される。一般的には、各
スライスに同じ型の超小形回路をリピートした複
数個のマトリクスを含むのが実際に行なわれてい
るやり方である。個々のユニツトあるいは、個々
の回路はしばしば集積回路チツプあるいは個別的
バーと呼ばれる。

本発明の装置は、スライスあるいはウエーハ上
の集積回路チツプの各回路を、スライスを分割し
て望みの集積回路部品もしくはそれらの組合せと
してしまう前に、試験するためのものである。

各ウエーハの各々の超小形回路あるいは集積回
路は、通常隣接するユニツト回路に対してあらか
じめ定められた正確な位置関係を有して存在して
いるため、もしプローブを被試験回路に対応する
あらかじめ選ばれた点の各々の上へ正確に位置決
めできるなら、この回路の試験が可能である。さ
らに、例えば、任意の１個の集積回路上のいくつ
かの異なる回路を同時に試験することも可能であ
る。

試験手順の中で、スライスを傷つけることなく
信頼できる試験を行うためには、いくつかの克服
すべき障害がある。更に最近の集積回路では複雑
さが増大しているため、適切な試験を行うために
は、非常に多数のプローブが必要とされる。

この問題に対する１つの解決策は、リー R.
レイド（Lee R.Reid）による米国特許第4195259
号に記載されているマルチプローブ試験システム
である。それは小型回路を試験するためのマルチ
プローブ試験システムであつて、Ｚ軸制御と端検
出のために付加されたデータ検出の複数プローブ
を有するプリント回路板を含んだものである。リ
ー R.レイド（Lee R.Reid）及びチヤールスR.
ラト リフ（Charles R.Ratliff）による米国特
許第4219771号には４・四分円形マルチプローブ
端検出器（エツジ・センサ）システムが発表され
ている。このシステムは、位置検出のための４個
のデータ検出器を含む、複数個のデータプローブ
がとりつけられたプリント回路板を含んでいる。

集積回路がより複雑になると、これらの回路を
試験するために必要とされるプローブの数もより
多数となる。更にその回路はより高速で動作する
ことが要求され、そのことによつて、リード線の
インダクタンスや浮遊容量等の新しいいくつかの
問題がもちこまれる。更に加えて、プローブ針の
先端の位置決めは微妙に敏感な問題となつてく
る。本発明は、非常に多数個のプローブを比較的
小さい集積回路領域へ相互接続する方法について
述べている。小型電気コネクタのマルチプローブ
の作製については、1976年６月付のIBM技術公
報（IBM Technical Disclosure Bulletin）第19
巻第１号に記載の「マルチプローブ小型電気コネ
クタの作製（Fabrication of Multiprobe
Miniature Electrical Conneetor）」に述べられ
ている。この論文は、互に空胴を有する形で接着
された２枚のシリコンウエハの間の電気コネクタ
について述べており、それら空胴は望みの温度に
おいて液体である金属を充填されている。この型
のシステムは、雑誌エレクトロニクス（Electro
−nics）の1980年11月３日号の第40頁に示されて
いるIBMジヨセフソンシステムに用いるように
なつているものである。ジヨセフソンチツプへの
Ｉ／Ｏ接続は可撓性リボンケーブルによつて行な
われ、それは底縁部に小型ピンを有しており、そ
れらがソケツト上の水銀を充填した井戸の中へさ
しこまれるようになつている。しかし、この構造
は、絶対温度4.2度でしか動作しない。

別の方法として、ロバート C.フーパ
（Robert C.Hooper）等による米国特許第
4182781号、「無電解メツキ用のアルミニウム／パ
ラデイウム金属化ベースを用いた集積回路母材上
への持上がつた金属バンプの低価格形成法
（Low Cost Method for Forming Elevated
Metal Bumps on Integrated Circuit Bodies
Employing an Aluminum Palladium
Metallization Bose for Electro less Plating）」
には、半導体材料上に持上がつたバンプを形成す
る方法が述べられている。

本発明は、シリコン基板の方向依存性エツチン
グによつて作られた持上がつた接触先端部を利用
している。同様なエツチング法は、雑誌IEEE
Electron Device Lettersの1981年５月発行の第
EDL−２巻、第５号中のD.Bタツカーマン（D.B.
Tuckerman）及びR.F.ピース（R.F.Pease）著
の論文「VLSI用の高性能ヒートシンク法（High
performance Heat Sinking for VLSI）」にも
述べられている。この論文では110面シリコンウ
エーハに方向依存性エツチを用いて、垂直に50ミ
クロン幅の壁を有する50ミクロン幅のチヤネルを
エツチした高効率ヒートシンクを作製する方法が
述べられている。110面のウエーハの方向性エツ
チはウエーハの表面から垂直に延びる一連の壁を
実現する。

〔本発明の要約〕

本発明に従えば、半導体基板上に選択的に位置
決めされたいくつかの持上がつた導電性接触表面
を含むプローブが提供される。それらの持上がつ
た導電性表面は、基板上の信号インタフエース端
子へ導電的に接続されている。それらの信号イン
タフエース端子は外部試験装置へ試験信号を送
り、またそれから受けとるためのものである。

１つの実施例において、半導体基板上の選択的
に位置決めされた電極パツド上に配置された持上
がつた導電性表面を含むプローブが述べられてい
る。この持上がつた導電性表面はシリコンからエ
ツチされてつくられ、金属被着されるかあるいは
導電性シリコンであるかのどちらかである。それ
らの持上がつた表面は基板上の信号インタフエー
ス端子へ導電的に接続される。この持上がつた導
電性表面は半導体基板そのものからは誘電体で分
離されている。持上がつた導電性表面の実際の物
理的構造は、信号インタフエース端子のような半
導体基板上の任意の領域への導電性接続を付与す
るようなものとなつている。誘電体分離等によつ
て電気的に絶縁された表面上に置かれた持上がつ
た導電性表面の物理的構成は、被試験装置とプロ
ーブが接触する場合の垂直方向の柔軟性も与える
ものとなつている。持上がつた導電性表面と反対
側の半導体基板表面にとりつけられた補助支持体
はプローブの付加的支持を与える。更に、半導体
基板は、被試験装置との間でやりとりされる試験
信号を処理仲介する論理回路及びバツフア回路を
半導体基板上に含んでいてもよい。この基板上回
路（オンボード回路）は、方向依存性エツチング
あるいはその他の方法によつて形成された貫通メ
ツキされた孔を含むことができ、それによつて、
回路をプローブ半導体基板のどちらの側にもとり
つけることができるようになつている。更に、プ
ローブが被試験装置と接触する時に、プローブに
振動を起こさせるための機械的手段が含まれてい
る。このことによつて、被試験装置上に堆積して
いる可能性のある任意の酸化物層を、持上がつた
導電性表面が突き破ることができる。

また、本発明に従えば、マルチプローブ半導体
基板を被試験装置で位置決めすることのできるマ
ルチプローブテスタが提供される。被試験装置
は、もう一つの半導体基板であるのが望ましい。
半導体マルチプローブは、試験される装置上の信
号パツドと接触する持上がつた接触表面をもつ導
電性表面を含む。１つの好適実施例においては、
このテスタに、被試験装置への試験信号を発生
し、送信し、被試験装置からの試験信号結果を受
信し、その被試験装置がその試験を合格したか不
合格かを決定するための信号評価のための回路を
含めることができる。

本発明の更に他の実施例に従えば、第２の基板
の回路に接触している第１の基板の持上がつた部
分によつて相互接続されたいくつかの半導体基板
であつて、その中に少くとも１個の電気回路素子
を含むようないくつかの半導体基板の組を含む半
導体回路装置が提供される。

好適実施例において、いくつかの半導体基板を
含む半導体回路装置が提供される。それら半導体
基板のいくつかは持上がつた部分を含み、そこに
おいてそれら持上がつた部分が、半導体表面上に
含まれる電気回路素子へ導電的に接続されてい
る。それら持上がつた部分は第１の基板上に位置
する半導体基板の導電性パツドへとりつけられて
いる。持上がつた部分と第２の基板上の導電性パ
ツドとの間にははんだづけあるいは合金によつて
接着を形成することができる。

更に本発明に従えば、この半導体回路装置を形
成する方法が提供される。この方法は、方向依存
性エツチを適用した第１の半導体基板上に持上が
つた部分を形成する工程を含んでいる。第２の工
程は持上がつた部分へ導電性被覆を設けることで
ある。第３工程は、第２の半導体基板上に導電性
ボンデイングパツドを、第１の半導体基板上に形
成された持上がつた部分に相対的に選択位置決め
された形で形成することである。第４の工程は、
第１の基板の持上がつた部分と第２の基板の導電
性パツドとの間に導電性接着を形成することによ
り、第１の基板と第２の基板との間に接触を形成
することである。

本発明の他の態様に従えば、半導体基板を含む
半導体回路装置が提供され、その基板には片面上
には電気回路が作くられ、その電気回路は基板を
通り抜けて第１の回路から基板の反対の面上の第
２の回路へ延びている導電性材料へ接続されてい
る。

更に、半導体基板を製作する方法が提供され、
その方法は次のような工程を含んでいる。すなわ
ち、半導体基板の片面上に回路素子を形成し、そ
の回路基板の反対面上に回路素子を形成するこ
と、半導体基板中に孔を形成すること、孔中に導
電性材料をとりつけて、孔中の導電性材料を第１
の回路素子へ導電的に接続し、更に反対面上の回
路を孔中の導電性材料と導電的に接続すること、
こうすることによつて、同じ半導体基板の片面と
反対面との間に導通が確立される。

好適実施例において、半導体基板中の孔は、方
向依存性エツチを適用して、半導体基板中に孔を
抜くことによつて形成される。次に半導体基板上
に電気導体が堆積され、それによつて孔の側面が
被覆され、導電路が形成される。更に、導電路形
成に高濃度ドープされた多結晶シリコンを使うこ
ともできる。両面上に露出された導電層は次に２
つの表面間の電気的連続性を与えるための接続パ
ツドとして用いられる。従つて、片面上の電気回
路は反対面上の電気回路へ、これら半導体基板そ
れ自体間の金属相互接続を利用して、導電的に接
続される。

本発明の特徴と考えられる新規な特長は、特許
請求の範囲に述べられている。しかし、本発明そ
れ自体は、それの他の特徴及び利点と共に以下の
図面を参照した詳細な説明から最も良く理解され
るであろう。

〔本発明の実施例の説明〕

本発明は、集積回路を含む半導体基板の構造に
関するものである。第１図は、本発明に従つて形
成された半導体基板の断面領域を示す。この基板
は100面のシリコン結晶であり、方向依存性エツ
チを施こされており、半導体基板３の部分を選択
的に除去することによつてメサ１状の先端部を形
成してある。これらの先端部すなわちメサ１に
は、先端部１の表面を強固するために、金属状の
炭化シリコンクロームあるいは同等の耐摩耗性材
料の被覆２が設けられている。基板３上の集積回
路から先端部１及び被覆２を通して、被覆２へ物
理的に接触する何らかの他の装置へ電路を与える
ために、この被覆２は導電性であるべきである。
作製の後、基板表面上に集積回路を含んだこの半
導体基板３は、被覆２を備えた先端部１を別の回
路装置の導電性表面あるいはボンデイングパツド
への接続手段として用いることによつて、他の回
路と接触するように位置決めされる。当業者には
明らかなように、この半導体の先端部１及び被覆
２は、他の半導体基板のボンデイングパツドある
いは特定の金属あるいは導電性領域においてプリ
ント回路板へ電気的接触を与えるために用いるこ
とができる。

先端部１及び被覆２は表面と物理的に接触する
ことが要求されるため、先端部１と被覆２の垂直
方向の移動を可能とするために、第２ａ図に示さ
れたような構造が与えられる。第２ａ図は、先端
部１をとりかこむ領域のためのバネ構造の上部平
面図である。上のことから、基板３上には被覆２
のみが示されている。領域４は、基板３がエツチ
されて、６として示したようなブリツジ領域が可
撓状態となりうるようにされた部分を示してい
る。４個のブリツジ領域６は基板３に相対的な先
端部１と被覆２の垂直方向の撓み運動を可能とし
ており、それによつて、他の表面が幾何学的に水
平でなくても他の何らかの表面との接触を可能と
する。第２ｂ図は、第２ａ図のブリツジ構造の断
面AA図である。補助支持体７５として炭化シリ
コン膜を用いることができる。

第３図は、本発明の別の特徴を示しており、方
向依存性エツチングを利用して基板３中に孔をあ
けた後に、その孔のまわりを金属化５している。
このことによつて基板３の１つの表面から、基板
３のもう一つの表面への電気的導通が得られる。
好適実施例においては、集積回路は基板３の片面
上に形成し、基板の反対面上に形成された電極へ
金属化属５を用いて電気的接続を行うようにして
もよい。

第４（ａないしｏ）図は、方向依存性エツチを
利用して、第３図に示したような孔領域及びメサ
１を形成するためのプロセス工程を示している。
第４ａ図はこのプロセスの第１段階であつて、10
〜20Ω／□のp^-にドープされた100面方位の３イ
ンチ径（7.5cm径）のシリコン基板３上に熱酸化
層７をとりつける工程を示している。この熱酸化
層７の厚みは約12000オングストロームである。
また層７のように示された第２の酸化層がプラズ
マ反応性酸化物堆積法によつてとりつけられる。
この第２の酸化物層の厚みは約3000オングストロ
ームで、合計の厚みが15000オングストロームと
なる。この第２の段階は第４ｂ図に示されてお
り、そこでは開口領域８と残存酸化物層１０が示
されており、それらは、メサ１０の最上部を画定
するための酸化物除去のためにKMERのパター
ン化を用いたフオトリングラフイ工程によつて画
定されたものである。領域１０は、基板３中での
メサを実際に画定するものである。この工程に用
いられるエツチヤントの例としては、250c.c.のエ
チレンジアミンと45グラムのピロカテコールと
120c.c.の水の混合物がある。第４ｃ図はメサの成
形を示す。メサ９は基板３中に方向依存性のエツ
チを用いて形成され、その深さはエツチ時間によ
り定まる。上述のエツチヤントに対しては、エツ
チ速度は100℃において、毎分約１ミクロンある
いは１mm当たり25.4分の割合である。従つて、約
３mmのメサ高のためには、基板はこのエツチヤン
トに76分間さらしておく必要がある。メサ１０用
の酸化物マスクは、マスク層１０下の領域を方向
依存性エツチから保護する。この実施例では、先
端部は第１図に示したような鋭い点状の先端部１
ではなくてメサ構造に形成されていることを注意
しておく。第１図に１で示したような鋭い先端と
するためには、メサマスク１０は非常に幅のせま
いものとすべきである。エツチヤントは、エツチ
ヤントがメサマスクの下にアンダーカツトを生
じ、先端部を形成するまで用いられる。しかし、
この実施例においては、酸化物１０で定義された
メサの平坦領域は、今後基板３へ結合すべき基板
と基板３との間に永久的接着を形成するために用
いられる。

第３図に示されたような２つの表面間の金属化
接続形成は、第４ｄ図ないし第４ｎ図に示されて
いる。第４ｄ図において、熱酸化物及びプラズマ
酸化物の層７上へ付加的層１１がとりつけられ
る。この付加的層１１は窒化シリコン、Si₃N₄を
含み、厚み1400オングストロームである。この窒
化物層は基板３をメサ側１２及び平面側１３の両
側からとりかこんでいる。第４ｅ図においては、
基板が上下反転されており、メサ側１２が下方を
向いており、平坦側１３が上方を向いている。第
４ｅ図はまた、基板３の表面１３上に開口部１４
をフオトグラフイエツチングで形成する工程を示
している。これらの領域１４は側面１３上に孔を
画定する。これらの領域１４は、選択的なシリコ
ン窒化物１１と酸化物７層の除去によつて得られ
る。窒化シリコンの除去にはプラズマエツチが用
いられ、酸化物の除去には標準的なエツチが用い
られる。第４ｆ図において、表面１３上に方向依
存性エツチを施すことによつて孔が作られる。こ
のエツチは、図示のように孔１５が基板を完全に
貫通して形成されるまで基板３の除去を行う。第
４ｇ図は、半導体基板３からの窒化シリコン層１
１と酸化物層７の除去と、10000オングストロー
ムの酸化物の再成長を示している。第４ｈ図は、
約400hm／□までリンをドープされた多結晶シリ
コンの堆積を示す。この付加的層１７の厚みは約
6000オングストロームである。第４ｉ図には、酸
化物層１６とドープされた多結晶シリコン層１７
とを備えた基板３へ付加されたフオトレジスト層
１８を示す。第４ｊ図では、ドープされた多結晶
シリコン層１７がエツチヤントによつて、図示の
領域１９から選択的に除去される。これらの段階
は、表面領域１３と表面領域１２上のメサ９との
間の電気的連続のための領域を規定するものであ
る。第４ｋ図において、付加的フオトレジスト層
２１がメサ側１２を保護するために用いられ、領
域２０はエツチされる。フオトレジスト２１がと
りつけられた後、第４ｌ図に示されたように、側
面１３上の多結晶シリコン層１７がエツチヤント
によつて除去される。残存する酸化物層１６はそ
のまま残される。次にフオトレジスト層２１が除
去され、第４ｌ図に示された構造が得られる。次
に両方の側１３と１２に金属が被着され、第４ｍ
図に示したような金属層２２が形成される。この
金属層２２は次に、第４ｉ図ないし第４ｌ図に示
した手順と同様にしてパターン化される。ここで
基板は第４ｍ図に示されたように逆転されて、側
１２が上面に、側１３が下面になつていることを
注意しておく。層２２がパターン化された後、そ
れは第４ｎ図に示したようになる。ここで層２２
は側１２上のメサと側１３との間を孔領域１５を
通して電気的に接続する役目を果す。基板３の平
面図が第４ｏ図に示されており、ここで上面は側
１２である。金属相互接続２２は導電性被覆１で
おおわれたメサ最上部平坦部分２４を孔１５へ相
互接続する。従つて、メサ領域２４は図示されて
いない基板の反対側と電気的に共通であり、基板
の片面上に作られた集積回路は反対側と相互接続
できる。

第５図は、先端部１を利用した本発明の応用例
を示す。第５図は、被試験半導体装置３１上に位
置するプローブ３０を示している。プローブ３０
は、被試験装置３１上のボンデイングパツドと接
触するように位置するいくつかの先端部３２を含
んでいる。このプローブの目的は被試験半導体装
置への電気的試験インタフエースを与えることで
ある。半導体プローブ３０を用いることによつ
て、プローブ針は不要となる。この方法は、回路
がより小さく、より高速動作により、個々の回路
チツプが試験を必要とする付加的ボンデイングパ
ツドを含むようになると、より有利な方法とな
る。先端部３２が第２ａ図及び第２ｂ図に示した
ようにとりつけられているので、プローブ３２は
被試験装置３１上で位置決めでき、装置３１の表
面の幾何学的変動があつた場合でもこの装置３１
上のボンデイングパツドと接触することができ
る。第２ａ図及び第２ｂ図の構造は必ずしも必要
でないことを注意しておく。第４図に示したよう
に、金属メツキされた孔を用いることによつて、
プローブ３０はプローブ３０の反対側（図示され
ていない）上に、プローブ３０による試験信号の
処理のための半導体集積回路を含むことができ
る。更に被試験装置３１に対するあらゆる型の試
験を実施するための試験論理回路をプローブ上に
含めてもよい。

第５図に示されたような、マルチプローブ３０
が半導体装置の試験に用いられた場合には、しば
しば発生する問題は、被試験装置のボンデイング
パツド上の酸化物の存在である。この酸化物は、
ボンデイングパツドとマルチプローブ先端部３２
との間の絶縁物となり、電気的接触を妨げる。こ
の問題を解決するために、圧電バイズレータのよ
うなバイブレータをマルチプローブ３０へ機械的
に結合することができる。このバイブレータはマ
ルチプローブ先端部３２を振動させ、それらの先
端部３２が酸化物層を突き破つて電気的接触をな
すことを可能にする。

このプローブ先端部は、第６図に示されたよう
に、半導体基板から分離することができる。第６
図は実際、半導体基板４１から分離されたトラン
ジスタを示している。基板は基板４１の最上部に
金属化層を含んでいる。この金属化層３６はプロ
ーブを含むことができる。二酸化シリコン３５が
障壁を提供する。この障壁の内側にP^-ベース４
０中に位置するN⁺エミツタ３８とそれに隣接す
るN⁺コレクタ電極３７がある。この組合せはＰ
領域４２上に位置している。二酸化シリコン層３
５は多結晶基板４１からの装置の誘電的分離を与
えている。同様に、第５図中のプローブ先端部３
３あるいは第４図中のメサ９の応用におけるよう
に、誘電体分離を用いてメサあるいは先端部の半
導体基板からの分離を行うことができる。

第５図に示されたようにマルチプローブ３０は
テレダイン社（Teledyne）TAC PR−100型装
置のような実在する自動ウエーハプローバ装置に
用いることができる。このプローバはウエーハ状
の半導体装置（あるいは半導体スライス）を試験
プローブを用いて試験するために所定の位置へ自
動的に設定するために用いられる生産用機械であ
る。ウエーハはプローバのチエツク上に設定さ
れ、チヤツクはＸ及びＹ方向（ウエーハに対して
水平面内で）に正確に動いて、試験すべき半導体
装置をプローブの下へ運ぶ。次にチヤツクは持上
げられて、プローブが装置に接触するようにされ
る。このようにして、ウエーハ上の各半導体装置
が試験される。単体プローブの替りに固体マルチ
プローブ３０を用いることによつて、数多くのボ
ンデイングパツドを含む高密度の複雑な集積回路
を、数多くのボンデイングパツドの各々毎に単体
プローブ先端部を位置決めすることなしに、試験
することができる。更に、必要とされる単体プロ
ーブの数が実際上困難な程に数多くなつた場合
に、マルチプローブ３０はその半導体装置を試験
する唯一の方法となる。

第７図は、本発明の実施例を示し、そこでは、
４個の半導体基板４５，４６，４７，４８が互に
電気的に相互接続されるような関係に配置されて
いる。基板４５はいくつかの接点先端部４９を含
んでおり、それらは基板４６の左側面上のパツド
（図示されていない）と接触するようになる。基
板４６は、基板４７の左側と接触する先端５０を
含んでいる。基板４７もまた、基板４８上の電極
パツドと接触する先端５３を含んでいる。更に、
基板４７は基板４８の先端５２から電気信号を受
けるための電極パツド５１を含んでいる。基板４
８は更に、パツケージのピンへ接続するためのワ
イヤボンデイング用のいくつかの電極パツド５４
を含んでいる。この構成において、電力用装置
は、熱を外へ逃がすために外周上に配置される。
半導体基板の側面をとりかこむようにヒートシン
ク材料を用いることによつて半導体基板からの熱
を除去することができる。方向依存性エツチによ
つて形成された基板先端部を用いることは、それ
が基板間のワイヤボンデイングやピン接触を不要
とすることと、単一の半導体チツプ寸法を増大さ
せることなく、半導体回路同志のより高密度なパ
ツキングを可能とすることのために有利である。

第８図は、第７図中の基板間の接着を示す。第
８図において、基板５９は平坦領域５６を有する
メサの形の成形された先端部５５を含んでおり、
平坦領域にははんだのような導電性接着剤が含ま
れている。基板５９は昇温状態において基板５８
と接触するように設定され、それによつて被覆５
６を有するメサ５５が、基板５８の表面上の金属
ボンデイングパツドであるボンデイングパツド５
７へ接着される。ボンデイングパツド５７は被覆
５６を受けとり、メサ領域５５とボンデイングパ
ツド５７との間に固定された接着が形成される。
上述の方法によつてこのように接着を形成するこ
とによつて、基板５８と５９のどちらの側の集積
回路素子であつても集中的に相互接続されること
ができる。

このように、いくつかの集積回路を組合せる場
合、冷却が問題となる。すなわち、回路密度が大
きくなると基板からの熱を除去することの必要性
が増大する。この問題に対する１つの可能な解決
法は、第９図に示した構造に半導体基板を組合せ
ることである。基板６０には方向依存性エツチを
用いて冷却のためのチヤネル６３が作られる。基
板６０の上面上にカバー板６４が置かれ、６３等
のチヤネルを通して冷媒が循環される。この装置
は発明の背景の項で論議した論文「VLSI用の高
性能ヒートシンク法」の中に述べられている。集
積回路を含む半導体基板６０は更に、別の半導体
基板６１上の付加的集積回路と、基板６０の下面
上のボンデイングパツド（図示されていない）と
先端部６２を接触させることによつて相互接続さ
れている。このように、方向依存性エツチング法
は２つの異なる基板上で２つの異なる方法で用い
られている。即ち、１つの基板上では冷却構造を
つくるために、第２の基板上では相互接続用の先
端部をつくるために、用いられている。

これらの方法の１つの応用が第１０図及び第１
１図に示されている。第１０図には代表的な半導
体メモリ構造が示されている。この図には4K×
１ビツトランダムアクセスメモリチツプのパツケ
ージが８個相互接続されたものが示されている。
アドレスラインＡ０からＡ１１はチツプＵ２０か
らＵ２７までに共通であることを注意しておく。
更に各チツプは第18ピンの５ボルト電源入力と第
９ピンのアースラインとを含んでいる。この電源
とアースの相互接続はチツプＵ２０にのみ示され
ているが、チツプＵ２１からＵ２７までにも共通
である。更に、チツプＵ２０ないしＵ２７は第８
ピンの書込み入力、第11ピンのデータイン入力と
第７ピンのデータアウト入力とを必要とする。チ
ツプ選択信号は第10ピンの入力であり、Ｕ２０か
らＵ２７の８個のすべてのチツプに共通である。
Addと名づけられたこの信号ラインはこの８チツ
プのバンクを選択し、Ｄ−アウトライン上へ８ビ
ツトのパラレル出力を発するか、あるいはＤ−イ
ンライン上へ８ビツトのメモリ書込み信号を供給
する。実際のメモリチツプは第１１図に示された
ように配置されるであろう。それはアドレスライ
ンＡ０からＡ１１までが５ボルト供給及びアース
ラインそれとチツプ選択ラインAddと共にすべて
のメモリ基板あるいはチツプに共通であるからで
ある。しかしデータイン及びデータアウトライン
はチツプの各々に個別的であり、従つて８個の別
別のデータイン及び８個の別々のデータアウトラ
インを設ける必要がある。このことは、これまで
に述べた方法を用いて、基板の上面あるいは基板
の下面へ８本のラインをつなぐことによつて行わ
れる。第１１図においては、データアウトライン
が最上半導体基板の表面の最上部へつながれ、デ
ータインラインが最下半導体基板の裏面へつなが
れている。実際の接続はそれら露出した表面上の
ボンデイングパツド上へワイヤボンデイングによ
つて行なわれる。個々のメモリチツプあるいは基
板への個々のラインの接続は、最上表面下に位置
する基板上の特定の集積回路へ最上表面上のボン
デイングパツドからの電気的連続性を与えるため
の半導体基板貫通金属化法と、メサ対ボンデイン
グパツド法を用いて行われる、このようにして、
4K×８ビツトパラレルメモリとして機能する単
一の半導体構造が得られる。

【図面の簡単な説明】

第１図は、半導体基板表面上に先端部を形成さ
れた半導体基板の断面図である。第２ａ図は、半
導体基板中のブリツジ構造上に形成された半導体
基板先端部の最上部平面図である。第２ｂ図は、
半導体基板先端部用のブリツジ構造を示す第２ａ
図の断面領域AA図である。第３図は、基板中の
導電性孔を示す、半導体基板の断面図である。第
４ａ図は、酸化物層を有する半導体基板の断面図
である。第４ｂ図は、パターン化された酸化物層
を有する半導体基板の断面図である。第４ｃ図
は、メサを形成した半導体基板の断面図である。
第４ｄ図は、半導体基板表面上に層を形成した半
導体基板の断面図である。第４ｅ図は、半導体基
板表面上にパターン化された層を有する半導体基
板の断面図である。第４ｆ図は、半導体基板中に
孔を形成した半導体基板の断面図である。第４ｇ
図は、孔のまわり及び基板表面のまわりに層の堆
積を行つた半導体基板の断面図である。第４ｈ図
は、孔を通し、及び半導体基板の表面上に２層の
堆積を行つた半導体基板の断面を示す。第４ｉ図
は、半導体基板上の２層上に部分的に形成した１
層を示す、半導体基板の断面図である。第４ｊ図
は、半導体基板表面上の層のパターン化を示す、
半導体基板の断面図である。第４ｋ図は、半導体
基板表面上へのフオトレジストの選択的形成を示
す、半導体基板の断面図である。第４ｌ図は、半
導体表面上の層のパターン化を示す、半導体基板
の断面図である。第４ｍ図は、半導体基板表面上
の選択的にパターン化された層上への層形成を示
す、半導体表面の断面図である。第４ｎ図は、半
導体基板上への金属層の形成を示す、半導体基板
の断面図である。第４ｏ図は、半導体基板中への
孔とメサの形成を示す、半導体基板の上部平面図
である。第５図は、第２の半導体基板のボンデイ
ングパツドと接触するように形成されたメサを有
する第１の半導体基板を示す。第６図は、半導体
基板の表面上に含まれる電気回路の誘電体分離を
示す、半導体基板の断面図である。第７図は、４
個の半導体基板の相互接続を示す、非対称図であ
る。第８図は、２個の基板の接着を示す、２個の
半導体基板の断面図である。第９図は、２個の基
板間の接着と、最上半導体基板用の冷却構造を示
す、２個の半導体基板の非対称図である。第１０
図は、いくつかの半導体メモリチツプの相互接続
を示すブロツク図である。第１１図は、三次元的
集積回路メモリ装置の構造的配置を示す、非対称
図である。 （参照番号）、１……メサ、２……被覆、３…
…半導体基板、４……除去領域、５……金属化
層、６……ブリツジ、７……酸化物層、８……開
口部、９……メサ、１０……酸化物マスク、１１
……窒化シリコン層、１２……側面、１３……側
面、１４……開口部、１５……孔、１６……酸化
物層、１７……ドープされた多結晶シリコン層、
１９……除去領域、２０……エツチ領域、２１…
…フオトレジスト層、２２……金属層、２４……
メサ領域、３０……マルチプローブ、３１……被
試験装置、３２……プローブ、３３……先端部、
３５……二酸化シリコン層、３６……金属化層、
３７……コレクタ、３８……エミツタ、４０……
ベース、４１……半導体基板、４２……Ｐ領域、
４５，４６，４７，４８……半導体基板、４９…
…接触端、５０……先端部、５１……電極パツ
ド、５２……先端部、５４……電極パツド、５５
……先端部、５６……平坦部、５７……ボンデイ
ングパツド、５８，５９，６０，６１……基板、
６２……先端部、６３……チヤネル、６４……カ
バー板、７５……補助支持材。

Claims (1)

1. 【特許請求の範囲】 １ 立体メモリアレイであつて： (a) 複数の実質上平らな半導体基板を有し； (b) 上記基板の少くとも１つは、その表面に形成
   されたメモリ回路を有し； (c) 上記基板の少くとも１つは、表面から突出し
   ている一体として隆起する部分を複数有し、か
   つ上記隆起する部分の少くとも１つは、上記基
   板の方位依存エツチングによつて形成されてい
   ることを特徴とし； (d) 上記複数の基板は平行方向に積み重ねられ、
   その積み重ねは、第１の上記基板の隆起する部
   分が第２の上記基板に接触し、その接触は上記
   第１と第２の基板の間でのみの接続である； 立体メモリアレイ。 ２ 立体メモリアレイであつて： (a) 複数の個別半導体基板を有し、この基板の
   各々は第１と第２の主面を有し、上記複数の半
   導体基板の各々はお互いに並置して積み重ねら
   れ、そのため隣接した基板の主面はお互いに対
   向状態にあり； (b) 上記半導体基板の各々の主面上に設けられた
   回路機能作動領域を有し； (c) 上記半導体基板の各々の第１と第２の主面の
   内の１つは、そこから外方へ突出した複数の隆
   起部を有し、その隆起部の各々は電導物質の表
   面領域を少くとも含み； (d) 上記半導体基板の各々の第１と第２の主面の
   内の他の１つは、そこに設けられた電導ボンデ
   イング・パツドを複数有し； (e) 上記回路機能作動領域を、それが上記半導体
   基板の第１主面にあるか第２主面にあるかに応
   じて、上記隆起部の電導物質か、又は上記電導
   ボンデイング・パツドの電気的に接続する手段
   を有し； (f) 上記半導体基板の各々の上に設けられた複数
   の電導ボンデイング・パツドの少くともいくつ
   かは、上記半導体基板の他の１つの上にある上
   記隆起部の電導物質表面領域と接触し、それに
   よつて、少くとも２つの並置された半導体基板
   上の回路機能作動領域を相互に接続し、上記複
   数の半導体基板間の接続を行つている； 立体メモリアレイ。 ３ 電導パツドのアレイを有する実質上平坦な表
   面を有するデバイスの電気的テストを行うための
   テスト用ソケツトであつて： (a) 上記デバイスを一定位置に保持するホルダー
   を有し； (b) 上記デバイスパツドに接触するプローブであ
   つて、そのプローブは実質上平らな半導体基板
   を含み、その基板はそれと一体であつてかつ上
   記パツドのアレイと鏡像関係に対応して配置さ
   れた電導性半導体突出部を有し； (c) 上記プローブ突出部が上記パツドに接触され
   た時、上記デバイスをテストするために、上記
   突出部に接続された回路を有する； テスト用ソケツト。 ４ パツドのアレイに電気的に接触するためのプ
   ローブであつて： (a) 実質上平らな半導体基板を有し； (b) 上記基板と一体でかつ上記基板の表面に配さ
   れ、更に上記パツドのアレイと対応した配列関
   係にある電導半導体突起部を有する； プローブ。