JPH0575134A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0575134A JPH0575134A JP20587291A JP20587291A JPH0575134A JP H0575134 A JPH0575134 A JP H0575134A JP 20587291 A JP20587291 A JP 20587291A JP 20587291 A JP20587291 A JP 20587291A JP H0575134 A JPH0575134 A JP H0575134A
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- JP
- Japan
- Prior art keywords
- floating gate
- low voltage
- tunnel window
- tunnel
- silicon
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- Pending
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Abstract
(57)【要約】
【目的】 フローティング・ゲートを設けたＥＥＰ型Ｒ
ＯＭのトンネル効果の向上を企る。 【構成】 トンネルウィンドウ部と対面する半導体基板
の表面に錐形凸部を有するシリコン板を設けて、その凸
部の先端部をコントロール・ゲートに近接させる。
ＯＭのトンネル効果の向上を企る。 【構成】 トンネルウィンドウ部と対面する半導体基板
の表面に錐形凸部を有するシリコン板を設けて、その凸
部の先端部をコントロール・ゲートに近接させる。
Description
【０００１】
【産業上の利用分野】本発明は、フローティング・ゲー
トを持つＥＥＰ型又はＥＰ型のＲＯＭとして、従来より
書き込みと消去が低電圧で行えるようにした半導体記憶
装置に係る。
トを持つＥＥＰ型又はＥＰ型のＲＯＭとして、従来より
書き込みと消去が低電圧で行えるようにした半導体記憶
装置に係る。
【０００２】
【従来の技術】もっとも基本的なフローティング・ゲー
トタイプのＥＥＰ型ＲＯＭは、データ線側の拡散領域
と、フローティング・ゲートの間にトンネルウィンドウ
を設け電子の出し入れを行うものであり、通常この種の
トンネルウィンドウのトンネル酸化膜は、一様について
いるから、電子は、トンネルウィンドウの面内で均一に
流れることになる。又、フローティング・ゲートへの電
子の出し入れを改良した方法として、従来多結晶Ｓｉ表
面の凹凸を利用し、注入電界を高める方法も提案されて
いるが、この方法では、フローティング・ゲートの表面
に凹凸を形成し、別のＰｏｌｙ−Ｓｉ配線に電荷を引き
抜く方法や、又、フローティング・ゲート下に、凹凸を
もった注入用の配線を形成し、その配線から注入するも
のであり、未だに種々の問題が実用上残っていた。
トタイプのＥＥＰ型ＲＯＭは、データ線側の拡散領域
と、フローティング・ゲートの間にトンネルウィンドウ
を設け電子の出し入れを行うものであり、通常この種の
トンネルウィンドウのトンネル酸化膜は、一様について
いるから、電子は、トンネルウィンドウの面内で均一に
流れることになる。又、フローティング・ゲートへの電
子の出し入れを改良した方法として、従来多結晶Ｓｉ表
面の凹凸を利用し、注入電界を高める方法も提案されて
いるが、この方法では、フローティング・ゲートの表面
に凹凸を形成し、別のＰｏｌｙ−Ｓｉ配線に電荷を引き
抜く方法や、又、フローティング・ゲート下に、凹凸を
もった注入用の配線を形成し、その配線から注入するも
のであり、未だに種々の問題が実用上残っていた。
【０００３】すなわち、従来のもので、通常、フローテ
ィング・ゲートに電子の注入を行うには、制御ゲートに
２０Ｖ以上の高電圧をかける必要があり、その為、素子
構造が複雑で、素子面積を大きくとる必要があり、又、
Ｐｏｌｙ−Ｓｉの凹凸を利用した例も、配線が増える
等、回路の複雑さ、素子面積の増大を伴う欠点があっ
た。
ィング・ゲートに電子の注入を行うには、制御ゲートに
２０Ｖ以上の高電圧をかける必要があり、その為、素子
構造が複雑で、素子面積を大きくとる必要があり、又、
Ｐｏｌｙ−Ｓｉの凹凸を利用した例も、配線が増える
等、回路の複雑さ、素子面積の増大を伴う欠点があっ
た。
【０００４】
【発明が解決しようとする課題】本発明は、前記従来例
の問題を解決すべく、この種ＥＥＰ型ＲＯＭにおいて、
プログラムに高電圧を必要とする為に大きくなっていた
メモリーセルを、低電圧プログラムを達成することで、
メモリーセルの縮小、又、周辺回路の簡素化をはかり、
又、素子の信頼性を低電圧プログラムにより高めるよう
にすることを目的とする。
の問題を解決すべく、この種ＥＥＰ型ＲＯＭにおいて、
プログラムに高電圧を必要とする為に大きくなっていた
メモリーセルを、低電圧プログラムを達成することで、
メモリーセルの縮小、又、周辺回路の簡素化をはかり、
又、素子の信頼性を低電圧プログラムにより高めるよう
にすることを目的とする。
【０００５】
【課題を解決するための手段】前記目的を達成すべく、
本発明は、低電圧プログラミングを達成する為、トンネ
ルウィンドウ領域に対応するＳｉ半導体基板の表面に少
なくとも１個以上の錐形又は台錐形の凸部を突出して凹
凸を設けたポリシリコン板、又はアモルファスシリコン
板を設けて、該凸部をトンネルウィンドウ側に向けて設
け、凸部の先端とトンネルウィンドウ側の距離を互いに
接近させる一方、該凸部によりプログラミングの際のト
ンネル酸化膜中の電界をこの凸部で集中させるようにし
て前記従来の欠点を除去したものである。
本発明は、低電圧プログラミングを達成する為、トンネ
ルウィンドウ領域に対応するＳｉ半導体基板の表面に少
なくとも１個以上の錐形又は台錐形の凸部を突出して凹
凸を設けたポリシリコン板、又はアモルファスシリコン
板を設けて、該凸部をトンネルウィンドウ側に向けて設
け、凸部の先端とトンネルウィンドウ側の距離を互いに
接近させる一方、該凸部によりプログラミングの際のト
ンネル酸化膜中の電界をこの凸部で集中させるようにし
て前記従来の欠点を除去したものである。
【０００６】
【作用】上記の如く、Ｓｉ半導体基板のトンネルウィン
ドウ表面に錐形又は台錐形の凸部を突出したポリシリコ
ン板又はアモルファスシリコン板を設け、当該形成する
と、該凸部での先端部でトンネルすべき酸化膜の巾がよ
り狭くなってその部分における電界が集中的に高めら
れ、その先端部分でトンネルしやすくなる効果が派生し
て来て、フローティング・ゲートへの書き込み・消去の
際に前記凸部により電圧を印加した時に生じるトンネル
酸化膜の電界が、局部的に高められ、通常より低い電圧
でトンネリングが可能となるために従来より低電圧で書
き込み・消去が行える。一方、トンネル酸化膜を厚くし
ても従来と同じ書き込み・消去効率が得られる為に、こ
の種装置で、良好な製造マージンが得られ、かつ信頼性
の高い酸化膜が形成でき、さらにトンネルウィンドウ部
の容量を小さく出来るので、トンネル酸化膜にかかる電
圧を大きくすることができる等の効果が得られるもので
ある。
ドウ表面に錐形又は台錐形の凸部を突出したポリシリコ
ン板又はアモルファスシリコン板を設け、当該形成する
と、該凸部での先端部でトンネルすべき酸化膜の巾がよ
り狭くなってその部分における電界が集中的に高めら
れ、その先端部分でトンネルしやすくなる効果が派生し
て来て、フローティング・ゲートへの書き込み・消去の
際に前記凸部により電圧を印加した時に生じるトンネル
酸化膜の電界が、局部的に高められ、通常より低い電圧
でトンネリングが可能となるために従来より低電圧で書
き込み・消去が行える。一方、トンネル酸化膜を厚くし
ても従来と同じ書き込み・消去効率が得られる為に、こ
の種装置で、良好な製造マージンが得られ、かつ信頼性
の高い酸化膜が形成でき、さらにトンネルウィンドウ部
の容量を小さく出来るので、トンネル酸化膜にかかる電
圧を大きくすることができる等の効果が得られるもので
ある。
【０００７】
【実施例】以下、本発明にかかる半導体記憶装置の一実
施例を図面について詳細に説明する。図１において、１
２はフローティング・ゲートを持つＥＥＰ型のＲＯＭの
Ｓｉ半導体基板にして、１はコントロール・ゲート、２
はフローティング・ゲート、１０はトンネルウィンド
ウ、４はトンネル酸化膜、５はドレイン拡散層、６はソ
ース拡散層にして、３は半導体基板１２の上面のトンネ
ルウィンドウ１０と対面する部分に介在して設けたイン
ジェクターとしてのポリシリコン板又はアモルファスシ
リコン板で、該シリコン板９の上面に少なくとも１つ以
上の錐形又は台錐形の凸部１３を設けて、該凸部１３の
先端部をフローティング・ゲートに対して最近接して位
置する。８はビットコンタクト、９は層間膜、１１は説
明用の電気力線である。上記シリコン板９は、多結晶ポ
リシリコン又はアモルファスポリシリコンで形成する。
この様な材料は、デポ時、又は、その後の熱処理で容易
に凹凸を形成することが出来る。シリコン板９はシリコ
ン半導体基板の表面で、トンネルウィンドウ領域に直接
取りつけ、プログラミングの際のトンネル酸化膜中の電
界を凸部で集中させるものである。
施例を図面について詳細に説明する。図１において、１
２はフローティング・ゲートを持つＥＥＰ型のＲＯＭの
Ｓｉ半導体基板にして、１はコントロール・ゲート、２
はフローティング・ゲート、１０はトンネルウィンド
ウ、４はトンネル酸化膜、５はドレイン拡散層、６はソ
ース拡散層にして、３は半導体基板１２の上面のトンネ
ルウィンドウ１０と対面する部分に介在して設けたイン
ジェクターとしてのポリシリコン板又はアモルファスシ
リコン板で、該シリコン板９の上面に少なくとも１つ以
上の錐形又は台錐形の凸部１３を設けて、該凸部１３の
先端部をフローティング・ゲートに対して最近接して位
置する。８はビットコンタクト、９は層間膜、１１は説
明用の電気力線である。上記シリコン板９は、多結晶ポ
リシリコン又はアモルファスポリシリコンで形成する。
この様な材料は、デポ時、又は、その後の熱処理で容易
に凹凸を形成することが出来る。シリコン板９はシリコ
ン半導体基板の表面で、トンネルウィンドウ領域に直接
取りつけ、プログラミングの際のトンネル酸化膜中の電
界を凸部で集中させるものである。
【０００８】上記の如き構成よりなるＥＥＰ型ＲＯＭを
用いると、データの書き込み側では、ドレイン拡散領域
５を接地し、コントロール・ゲート１に正の高電圧を印
加するとシリコン板３から電子がトンネル酸化膜４を通
してフローティング・ゲート２に注入される。消去側で
は書き込み側とは逆にドレイン拡散領域５を高電圧に、
コントロール・ゲート１を接地すると、フローティング
・ゲート２から電子がひき抜かれる。本発明のシリコン
板３は、ゲート酸化膜７をＷＥＴエッチにて取り除いた
領域、すなわちトンネルウィンドウ１０を覆う様に形成
される。又シリコン板３は表面に凹凸（アスペリティ
ー）を有したポリシリコンで形成される。書き込み又は
消去の際、シリコン板３とコントロール・ゲート１と容
量的に結合したフローティング・ゲート２との間に電位
差が発生する。この時フローティング・ゲートからのび
た電気力線は、シリコン板の凸部に集中し、局部的に電
界が高まり、この為より低い電圧で電子がトンネリング
する様になり、低電圧プログラムが達成される。
用いると、データの書き込み側では、ドレイン拡散領域
５を接地し、コントロール・ゲート１に正の高電圧を印
加するとシリコン板３から電子がトンネル酸化膜４を通
してフローティング・ゲート２に注入される。消去側で
は書き込み側とは逆にドレイン拡散領域５を高電圧に、
コントロール・ゲート１を接地すると、フローティング
・ゲート２から電子がひき抜かれる。本発明のシリコン
板３は、ゲート酸化膜７をＷＥＴエッチにて取り除いた
領域、すなわちトンネルウィンドウ１０を覆う様に形成
される。又シリコン板３は表面に凹凸（アスペリティ
ー）を有したポリシリコンで形成される。書き込み又は
消去の際、シリコン板３とコントロール・ゲート１と容
量的に結合したフローティング・ゲート２との間に電位
差が発生する。この時フローティング・ゲートからのび
た電気力線は、シリコン板の凸部に集中し、局部的に電
界が高まり、この為より低い電圧で電子がトンネリング
する様になり、低電圧プログラムが達成される。
【０００９】すなわち本発明は、低電圧プログラミング
を達成する為、トンネルウィンドウ領域のＳｉ半導体基
板の表面に凹凸部を有するシリコン板を設け、プログラ
ミングの際のトンネル酸化膜中の電界を当該シリコン板
の凸部の先端部に集中させることができて、当該トンネ
ルウィンドウシリコン半導体基板の表面に凹凸を形成す
るとシリコン板の凸部での電界が高められ、その部分で
トンネルしやすくなることになる。
を達成する為、トンネルウィンドウ領域のＳｉ半導体基
板の表面に凹凸部を有するシリコン板を設け、プログラ
ミングの際のトンネル酸化膜中の電界を当該シリコン板
の凸部の先端部に集中させることができて、当該トンネ
ルウィンドウシリコン半導体基板の表面に凹凸を形成す
るとシリコン板の凸部での電界が高められ、その部分で
トンネルしやすくなることになる。
【００１０】したがって、本発明にかかるＥＥＰ型ＲＯ
Ｍは、プログラムに高電圧を必要とする為に大きくなっ
ていたメモリーセルを、低電圧プログラムを達成するこ
とで、メモリーセルの縮少、又、周辺回路の簡素化をは
かると共に、素子の信頼性を低電圧プログラムにより高
めることができる利点を有するものである。本発明は、
上記の如く、トンネルウィンドウに面する半導体基板に
錐形等の尖鋭した先端部を有する凸部を設けたシリコン
板を介在した簡単な構成で所期の目的を達成することが
できるものである。
Ｍは、プログラムに高電圧を必要とする為に大きくなっ
ていたメモリーセルを、低電圧プログラムを達成するこ
とで、メモリーセルの縮少、又、周辺回路の簡素化をは
かると共に、素子の信頼性を低電圧プログラムにより高
めることができる利点を有するものである。本発明は、
上記の如く、トンネルウィンドウに面する半導体基板に
錐形等の尖鋭した先端部を有する凸部を設けたシリコン
板を介在した簡単な構成で所期の目的を達成することが
できるものである。
【図１】 本発明にかかるＥＥＰ型ＲＯＭの一実施例を
示す断面図である。
示す断面図である。
【図２】 図１の上面図である。
【図３】 図１の一部の拡大図である。
１ コントロール・ゲート ２ フローティング・ゲート ３ シリコン板 ４ トンネル酸化膜 ５ ドレイン拡散領域 ６ ソース拡散領域 ７ ゲート酸化膜 ８ ビットコンタクト ９ 層間膜 １０ トンネルウィンドウ １１ 電気力線 １２ 半導体基板 １３ 凸部
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/04
Claims (1)
- 【請求項１】 半導体基板上にフローティング・ゲート
を設けたＥＥＰ型ＲＯＭメモリーセルにおいて、該フロ
ーティング・ゲートのトンネルウィンドウ部と面する前
記半導体基板の表面に、ポリシリコン板又はアモルファ
スシリコン板を設けて、該シリコン板の表面に設けた凹
凸をトンネルウィンドウ側に向けてこれを覆うように配
置したことを特徴とする半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20587291A JPH0575134A (ja) | 1991-08-16 | 1991-08-16 | 半導体記憶装置 |
| US08/201,730 US5502668A (en) | 1991-08-16 | 1994-02-25 | Semiconductor memory device capable of low-voltage programming |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20587291A JPH0575134A (ja) | 1991-08-16 | 1991-08-16 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0575134A true JPH0575134A (ja) | 1993-03-26 |
Family
ID=16514128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20587291A Pending JPH0575134A (ja) | 1991-08-16 | 1991-08-16 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0575134A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56134776A (en) * | 1980-03-01 | 1981-10-21 | Itt | Semiconductor storage cell |
| JPS61225872A (ja) * | 1985-03-29 | 1986-10-07 | Nippon Denso Co Ltd | 半導体不揮発性記憶装置の製造方法 |
| JPS62265767A (ja) * | 1986-05-14 | 1987-11-18 | Toshiba Corp | 不揮発性半導体装置の製造方法 |
| JPS6343378A (ja) * | 1986-08-08 | 1988-02-24 | Nippon Denso Co Ltd | 半導体不揮発性記憶装置の製造方法 |
| JPS6489370A (en) * | 1987-09-29 | 1989-04-03 | Matsushita Electronics Corp | Semiconductor storage device |
-
1991
- 1991-08-16 JP JP20587291A patent/JPH0575134A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56134776A (en) * | 1980-03-01 | 1981-10-21 | Itt | Semiconductor storage cell |
| JPS61225872A (ja) * | 1985-03-29 | 1986-10-07 | Nippon Denso Co Ltd | 半導体不揮発性記憶装置の製造方法 |
| JPS62265767A (ja) * | 1986-05-14 | 1987-11-18 | Toshiba Corp | 不揮発性半導体装置の製造方法 |
| JPS6343378A (ja) * | 1986-08-08 | 1988-02-24 | Nippon Denso Co Ltd | 半導体不揮発性記憶装置の製造方法 |
| JPS6489370A (en) * | 1987-09-29 | 1989-04-03 | Matsushita Electronics Corp | Semiconductor storage device |
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