JPH0574155A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0574155A JPH0574155A JP3261120A JP26112091A JPH0574155A JP H0574155 A JPH0574155 A JP H0574155A JP 3261120 A JP3261120 A JP 3261120A JP 26112091 A JP26112091 A JP 26112091A JP H0574155 A JPH0574155 A JP H0574155A
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- circuit
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Abstract
(57)【要約】
【目的】 ワードラインを選択していないアドレスデコ
ーダに、無駄な消費電流が流れないようにする。 【構成】 メモリセルアレイを選択する信号ASが入力さ
れ、相補動作するＰチャネルトランジスタPT1 及びＮチ
ャネルトランジスタNT7 と、これらの両トランジスタと
直列接続されており、アドレス論理信号が入力される直
列接続された複数のＮチャネルトランジスタNT1 , N
T2 , NT3 とを備える。
ーダに、無駄な消費電流が流れないようにする。 【構成】 メモリセルアレイを選択する信号ASが入力さ
れ、相補動作するＰチャネルトランジスタPT1 及びＮチ
ャネルトランジスタNT7 と、これらの両トランジスタと
直列接続されており、アドレス論理信号が入力される直
列接続された複数のＮチャネルトランジスタNT1 , N
T2 , NT3 とを備える。
Description
【０００１】
【産業上の利用分野】本発明は、消費電流が少ない大容
量の半導体記憶装置に関するものである。
量の半導体記憶装置に関するものである。
【０００２】
【従来の技術】近年、DRAMにおいては大容量化が進み、
そのアーキテクチャーは図１に示すようなアレイ分割方
式が一般的となっている。複数のメモリセルアレイ
Ａ1 ，Ａ2 ，Ａ3 …Ａ8 には、夫々に対応してＸ（ロ
ウ）デコーダＤ1 ，Ｄ2 ，Ｄ3 …Ｄ8 が接続されてお
り、ＸデコーダＤ1 ，Ｄ2 ，Ｄ3 …Ｄ8 はＸアドレスラ
インXLと接続されている。メモリセルはＸアドレス信号
とＹ（カラム）アドレス信号とによる２つのアドレス信
号によりアクセスされるが、ここでは便宜上、Ｘアドレ
ス信号をデコードする場合について説明する。
そのアーキテクチャーは図１に示すようなアレイ分割方
式が一般的となっている。複数のメモリセルアレイ
Ａ1 ，Ａ2 ，Ａ3 …Ａ8 には、夫々に対応してＸ（ロ
ウ）デコーダＤ1 ，Ｄ2 ，Ｄ3 …Ｄ8 が接続されてお
り、ＸデコーダＤ1 ，Ｄ2 ，Ｄ3 …Ｄ8 はＸアドレスラ
インXLと接続されている。メモリセルはＸアドレス信号
とＹ（カラム）アドレス信号とによる２つのアドレス信
号によりアクセスされるが、ここでは便宜上、Ｘアドレ
ス信号をデコードする場合について説明する。
【０００３】16ＭDRAMの場合、Ｘアドレス信号及びＹア
ドレス信号はいずれも12個であり、それによりＸ
（２12）×Ｙ（２12）＝16Ｍのメモリセルにアクセスで
きる。図２は16ＭDRAMの場合の前記デコーダＤ1 ，
Ｄ2 ，Ｄ3…Ｄ8 を構成しているそのデコーダをプリデ
コーダとともに示した概念図である。Ｘアドレス信号RA
0 及びRA1 は各別にAND 回路AN1 の一入力端子及び他側
入力端子に、Ｘアドレス信号RA2 及びRA3 は各別にAND
回路AN2 の一側入力端子及び他側入力端子に、Ｘアドレ
ス信号RA4 及びRA5 は各別にAND 回路AN3 の一側入力端
子及び他側入力端子に、Ｘアドレス信号RA6 及びRA7 は
各別にAND 回路AN4 の一側入力端子及び他側入力端子に
入力される。
ドレス信号はいずれも12個であり、それによりＸ
（２12）×Ｙ（２12）＝16Ｍのメモリセルにアクセスで
きる。図２は16ＭDRAMの場合の前記デコーダＤ1 ，
Ｄ2 ，Ｄ3…Ｄ8 を構成しているそのデコーダをプリデ
コーダとともに示した概念図である。Ｘアドレス信号RA
0 及びRA1 は各別にAND 回路AN1 の一入力端子及び他側
入力端子に、Ｘアドレス信号RA2 及びRA3 は各別にAND
回路AN2 の一側入力端子及び他側入力端子に、Ｘアドレ
ス信号RA4 及びRA5 は各別にAND 回路AN3 の一側入力端
子及び他側入力端子に、Ｘアドレス信号RA6 及びRA7 は
各別にAND 回路AN4 の一側入力端子及び他側入力端子に
入力される。
【０００４】Ｘアドレス信号RA8 , RA9 及びRA10は、各
別に３入力AND 回路AN5 の第１, 第２及び第３の入力端
子に入力される。Ｘアドレス信号RA11はＹアドレス線の
選択に用いられる。AND 回路AN1 からのアドレス論理信
号RA0,1 は３入力AND 回路AN6 の第２入力端子に入力さ
れ、その第１入力端子には、前記３入力AND 回路AN5 か
らのアドレス論理信号たるアレイ選択信号ASが入力され
る。また第３入力端子にはタイミング信号φX が入力さ
れる。
別に３入力AND 回路AN5 の第１, 第２及び第３の入力端
子に入力される。Ｘアドレス信号RA11はＹアドレス線の
選択に用いられる。AND 回路AN1 からのアドレス論理信
号RA0,1 は３入力AND 回路AN6 の第２入力端子に入力さ
れ、その第１入力端子には、前記３入力AND 回路AN5 か
らのアドレス論理信号たるアレイ選択信号ASが入力され
る。また第３入力端子にはタイミング信号φX が入力さ
れる。
【０００５】３入力AND 回路AN6 からのアドレス論理信
号はAND 回路AN8 の一側入力端子に入力される。AND 回
路AN2 , AN3 及びAN4 からのアドレス論理信号RA2,3 ,
RA4,5 及びRA6,7 は各別に３入力AND 回路AN7 の第１,
第２及び第３入力端子に入力され、その３入力AND 回路
AN7 からのアドレス論理信号はAND 回路AN8 の他側入力
端子に入力される。AND 回路AN8 からのアドレス論理信
号はワードラインWLに与えられる。AND 回路AN1 , A
N2 , AN3 , AN4 , AN5 によりＸプリデコーダPDを構成
しており、３入力AND 回路AN6 , AN7 及びAND 回路AN8
によりＸデコーダＤを構成している。
号はAND 回路AN8 の一側入力端子に入力される。AND 回
路AN2 , AN3 及びAN4 からのアドレス論理信号RA2,3 ,
RA4,5 及びRA6,7 は各別に３入力AND 回路AN7 の第１,
第２及び第３入力端子に入力され、その３入力AND 回路
AN7 からのアドレス論理信号はAND 回路AN8 の他側入力
端子に入力される。AND 回路AN8 からのアドレス論理信
号はワードラインWLに与えられる。AND 回路AN1 , A
N2 , AN3 , AN4 , AN5 によりＸプリデコーダPDを構成
しており、３入力AND 回路AN6 , AN7 及びAND 回路AN8
によりＸデコーダＤを構成している。
【０００６】図３はＸデコーダＤの構成を示すブロック
図である。電源ＶCは、ＰチャネルトランジスタPT
1 と、ＮチャネルトランジスタNT1 , NT2 , NT3 との直
列回路を介して接地される。ＰチャネルトランジスタPT
1 は、プリチャージ用トランジスタとしてそのゲートに
はロウデコーダプリチャージ信号RDP が入力される。Ｎ
チャネルトランジスタNT1 のゲートにはプリＸデコーダ
PDからのアドレス論理信号RA6,7 が入力され、Ｎチャネ
ルトランジスタNT2 のゲートは、同様のアドレス論理信
号RA4,5 が入力される。ＮチャネルトランジスタNT3 の
ゲートには、同様のアドレス論理信号RA2,3 が入力され
る。トランジスタPT1 とNT1 との共通接続部たるノード
N1はインバータIVの入力側及びＮチャネルトランジスタ
NT6 のゲートと接続され、またプリチャージ用トランジ
スタたるＰチャネルトランジスタPT2 を介して電源Ｖc
と接続される。
図である。電源ＶCは、ＰチャネルトランジスタPT
1 と、ＮチャネルトランジスタNT1 , NT2 , NT3 との直
列回路を介して接地される。ＰチャネルトランジスタPT
1 は、プリチャージ用トランジスタとしてそのゲートに
はロウデコーダプリチャージ信号RDP が入力される。Ｎ
チャネルトランジスタNT1 のゲートにはプリＸデコーダ
PDからのアドレス論理信号RA6,7 が入力され、Ｎチャネ
ルトランジスタNT2 のゲートは、同様のアドレス論理信
号RA4,5 が入力される。ＮチャネルトランジスタNT3 の
ゲートには、同様のアドレス論理信号RA2,3 が入力され
る。トランジスタPT1 とNT1 との共通接続部たるノード
N1はインバータIVの入力側及びＮチャネルトランジスタ
NT6 のゲートと接続され、またプリチャージ用トランジ
スタたるＰチャネルトランジスタPT2 を介して電源Ｖc
と接続される。
【０００７】インバータIVの出力側は、トランジスタPT
2 のゲートと接続され、またＮチャネルトランジスタNT
4 を介してＮチャネルトランジスタNT5 のゲートと接続
される。トランジスタNT4 のゲートは電源Ｖc と接続さ
れる。ワードラインソース生成回路WLS を構成している
NOR 回路NRの第１入力端子には反転アレイ選択信号＊AS
が入力され、第２入力端子には反転アドレス論理信号＊
RA0,1 が入力され、第３入力端子は反転タイミング信号
＊φX が入力される。NOR 回路NRの出力端子はトランジ
スタNT5 を介してワードラインWLと接続される。ワード
ラインWLはトランジスタNT6 を介して接地される。
2 のゲートと接続され、またＮチャネルトランジスタNT
4 を介してＮチャネルトランジスタNT5 のゲートと接続
される。トランジスタNT4 のゲートは電源Ｖc と接続さ
れる。ワードラインソース生成回路WLS を構成している
NOR 回路NRの第１入力端子には反転アレイ選択信号＊AS
が入力され、第２入力端子には反転アドレス論理信号＊
RA0,1 が入力され、第３入力端子は反転タイミング信号
＊φX が入力される。NOR 回路NRの出力端子はトランジ
スタNT5 を介してワードラインWLと接続される。ワード
ラインWLはトランジスタNT6 を介して接地される。
【０００８】次にこのデコーダの動作を説明する。先
ず、図１に示すようにデコーダＤ1 ，Ｄ2 ，Ｄ3 …Ｄ8
に、ＸアドレスラインXLを介して、Ｘアドレス信号R
A0 , RA1 , RA2 …RA10が与えられると、図２に示すよ
うにＸアドレス信号RA0 , RA1 …RA10はプリデコーダPD
に入力されてデコードされる。そしてAND 回路AN1 , AN
2 ,AN3 , AN4 からのアドレス論理信号RA0,1 、R
A2,3 、RA4,5 、RA6,7 のうちアドレス論理信号RA0,1
がデコーダＤの３入力AND 回路AN6 に、アドレス論理信
号RA2,3 、RA4,5 、RA6,7 がAND 回路AN7 に入力され、
それら夫々のアドレス論理信号がAND 回路AN8 の一、他
入力端子に入力されて、AND 回路AN8 からのアドレス論
理信号によりワードラインWLを選択する。
ず、図１に示すようにデコーダＤ1 ，Ｄ2 ，Ｄ3 …Ｄ8
に、ＸアドレスラインXLを介して、Ｘアドレス信号R
A0 , RA1 , RA2 …RA10が与えられると、図２に示すよ
うにＸアドレス信号RA0 , RA1 …RA10はプリデコーダPD
に入力されてデコードされる。そしてAND 回路AN1 , AN
2 ,AN3 , AN4 からのアドレス論理信号RA0,1 、R
A2,3 、RA4,5 、RA6,7 のうちアドレス論理信号RA0,1
がデコーダＤの３入力AND 回路AN6 に、アドレス論理信
号RA2,3 、RA4,5 、RA6,7 がAND 回路AN7 に入力され、
それら夫々のアドレス論理信号がAND 回路AN8 の一、他
入力端子に入力されて、AND 回路AN8 からのアドレス論
理信号によりワードラインWLを選択する。
【０００９】ところでデコーダは図３に示すように構成
されているから、メモリセルをアクセスする場合、それ
に先立ち「Ｌ」レベルの反転ロウデコーダプリチャージ
信号＊RDP がトランジスタPT1 のゲートに与えられると
トランジスタPT1 がオンし、ノードN1は電源Ｖc により
「Ｈ」レベルにプリチャージされる。それによりインバ
ータIVの出力側は「Ｌ」レベルになりトランジスタPT2
がオンして反転ロウデコーダプリチャージ信号＊RDP が
「Ｈ」レベルになってもノードN1は「Ｈ」レベルに保持
される。トランジスタNT4 は電源Ｖc の電圧によりオン
するが、インバータIVの出力側が「Ｌ」レベルのためト
ランジスタNT5 はオフする。一方、ノードN1が「Ｈ」レ
ベルのためトランジスタNT6 がオンしてワードラインWL
は「Ｌ」レベルに保持される。
されているから、メモリセルをアクセスする場合、それ
に先立ち「Ｌ」レベルの反転ロウデコーダプリチャージ
信号＊RDP がトランジスタPT1 のゲートに与えられると
トランジスタPT1 がオンし、ノードN1は電源Ｖc により
「Ｈ」レベルにプリチャージされる。それによりインバ
ータIVの出力側は「Ｌ」レベルになりトランジスタPT2
がオンして反転ロウデコーダプリチャージ信号＊RDP が
「Ｈ」レベルになってもノードN1は「Ｈ」レベルに保持
される。トランジスタNT4 は電源Ｖc の電圧によりオン
するが、インバータIVの出力側が「Ｌ」レベルのためト
ランジスタNT5 はオフする。一方、ノードN1が「Ｈ」レ
ベルのためトランジスタNT6 がオンしてワードラインWL
は「Ｌ」レベルに保持される。
【００１０】ここで、アドレス論理信号RA6,7 、R
A4,5 、RA2,3 が「Ｈ」レベルになるとトランジスタNT
1 , NT2 , NT3 がともにオンしてノードN が「Ｌ」レベ
ルになり、インバータIVの出力側は「Ｈ」レベルに反転
してトランジスタPT2 はオフしてプリチャージ電圧が消
滅する。またノードN1が「Ｌ」レベルになったことによ
りトランジスタNT6 がオフする。またインバータIVの出
力側が「Ｈ」レベルになったためトランジスタNT5 がオ
ンする。ここでワードラインソース生成回路WLS のNOR
回路NRに、入力される反転アレイ選択信号＊AS、反転ア
ドレス論理信号＊RA0,1 及び反転タイミング信号＊φX
がともに「Ｌ」レベルになると、NOR 回路NRの論理出力
が「Ｈ」レベルになる。
A4,5 、RA2,3 が「Ｈ」レベルになるとトランジスタNT
1 , NT2 , NT3 がともにオンしてノードN が「Ｌ」レベ
ルになり、インバータIVの出力側は「Ｈ」レベルに反転
してトランジスタPT2 はオフしてプリチャージ電圧が消
滅する。またノードN1が「Ｌ」レベルになったことによ
りトランジスタNT6 がオフする。またインバータIVの出
力側が「Ｈ」レベルになったためトランジスタNT5 がオ
ンする。ここでワードラインソース生成回路WLS のNOR
回路NRに、入力される反転アレイ選択信号＊AS、反転ア
ドレス論理信号＊RA0,1 及び反転タイミング信号＊φX
がともに「Ｌ」レベルになると、NOR 回路NRの論理出力
が「Ｈ」レベルになる。
【００１１】この論理出力がトランジスタNT5 を介して
ワードラインWLに与えられ、ワードラインWLが選択され
る。一方、アドレス論理信号RA6,7 、RA4,5 、RA2,3 が
ともに「Ｈ」レベルにならない場合はトランジスタN
T1 , NT2 , NT3 がともにオンせず、ノードN1は「Ｈ」
レベルにプリチャージされた状態を保持し、それによっ
てトランジスタNT5 がオフし、トランジスタNT6 がオン
してワードラインWLは「Ｌ」レベルになり、ワードライ
ンWLが選択されない。
ワードラインWLに与えられ、ワードラインWLが選択され
る。一方、アドレス論理信号RA6,7 、RA4,5 、RA2,3 が
ともに「Ｈ」レベルにならない場合はトランジスタN
T1 , NT2 , NT3 がともにオンせず、ノードN1は「Ｈ」
レベルにプリチャージされた状態を保持し、それによっ
てトランジスタNT5 がオフし、トランジスタNT6 がオン
してワードラインWLは「Ｌ」レベルになり、ワードライ
ンWLが選択されない。
【００１２】
【発明が解決しようとする課題】ところで、最近のDRAM
は低消費電力型のものに需要が多い。そのため、DRAMを
設計する場合は、無駄な貫通電流を生じないようにする
ことが要求されている。しかし乍ら、前述した従来のDR
AMでは、選択されていないメモリセルアレイに接続され
ているＸデコーダも作動して無駄な消費電流が流れる。
そして、このように作動するＸデコーダはメモリセルア
レイ１個について、１個であるが、16ＭDRAM程度になる
と、選択されていないメモリアレイの数が多くなり、例
えば８個のメモリセルアレイが選択され、56個のメモリ
セルアレイが非選択になる。
は低消費電力型のものに需要が多い。そのため、DRAMを
設計する場合は、無駄な貫通電流を生じないようにする
ことが要求されている。しかし乍ら、前述した従来のDR
AMでは、選択されていないメモリセルアレイに接続され
ているＸデコーダも作動して無駄な消費電流が流れる。
そして、このように作動するＸデコーダはメモリセルア
レイ１個について、１個であるが、16ＭDRAM程度になる
と、選択されていないメモリアレイの数が多くなり、例
えば８個のメモリセルアレイが選択され、56個のメモリ
セルアレイが非選択になる。
【００１３】そのため選択されていないメモリセルアレ
イに接続されているＸデコーダが作動することによって
流れる無駄な消費電流は記憶容量が大きい半導体記憶装
置ほど無視できない大きな値になり、記憶容量に応じて
半導体記憶装置の消費電力が増大するという問題があ
る。本発明は斯かる問題に鑑み、ワードラインを選択し
ていないアドレスデコーダには、無駄な消費電流が流れ
ることがない半導体記憶装置を提供することを目的とす
る。
イに接続されているＸデコーダが作動することによって
流れる無駄な消費電流は記憶容量が大きい半導体記憶装
置ほど無視できない大きな値になり、記憶容量に応じて
半導体記憶装置の消費電力が増大するという問題があ
る。本発明は斯かる問題に鑑み、ワードラインを選択し
ていないアドレスデコーダには、無駄な消費電流が流れ
ることがない半導体記憶装置を提供することを目的とす
る。
【００１４】
【課題を解決するための手段】第１発明に係る半導体記
憶装置は、複数のメモリセルアレイの夫々に対応して設
けているアドレスデコーダによりワードラインを選択
し、選択したワードラインと接続されているメモリセル
がアクセスされる半導体記憶装置において、前記アドレ
スデコーダは、前記メモリセルアレイを選択すべき信号
が入力され、相補動作する直列接続の第１トランジスタ
及び第２トランジスタと、夫々にアドレス論理信号が入
力される直列接続の複数の第３トランジスタとを備え、
第１トランジスタ及び第２トランジスタに、第３トラン
ジスタを直列接続した回路を備えていることを特徴とす
る。
憶装置は、複数のメモリセルアレイの夫々に対応して設
けているアドレスデコーダによりワードラインを選択
し、選択したワードラインと接続されているメモリセル
がアクセスされる半導体記憶装置において、前記アドレ
スデコーダは、前記メモリセルアレイを選択すべき信号
が入力され、相補動作する直列接続の第１トランジスタ
及び第２トランジスタと、夫々にアドレス論理信号が入
力される直列接続の複数の第３トランジスタとを備え、
第１トランジスタ及び第２トランジスタに、第３トラン
ジスタを直列接続した回路を備えていることを特徴とす
る。
【００１５】第２発明に係る半導体記憶装置は、請求項
１に記載の半導体記憶装置において、所定ノードをプリ
チャージすべき指令をするプリチャージ信号及びメモリ
セルアレイを選択すべき信号が入力される第１論理回路
と、所定のアドレス論理信号及びメモリセルアレイを選
択すべき信号が入力される第２論理回路とを備え、第１
論理回路の出力信号を第１トランジスタに、第２論理回
路の出力信号を第３トランジスタに入力すべく構成して
あることを特徴とする。
１に記載の半導体記憶装置において、所定ノードをプリ
チャージすべき指令をするプリチャージ信号及びメモリ
セルアレイを選択すべき信号が入力される第１論理回路
と、所定のアドレス論理信号及びメモリセルアレイを選
択すべき信号が入力される第２論理回路とを備え、第１
論理回路の出力信号を第１トランジスタに、第２論理回
路の出力信号を第３トランジスタに入力すべく構成して
あることを特徴とする。
【００１６】
【作用】第１発明では、メモリセルアレイを選択すべき
信号が入力されると、第１トランジスタがオンし、第２
トランジスタがオフして、第１トランジスタと第２トラ
ンジスタとの共通接続部がプリチャージされる。第２ト
ランジスタがオフすると、共通接続部と第３トランジス
タとを接続する回路が遮断される。共通接続部をプリチ
ャージしているときはワードラインを選択しない。これ
により、ワードラインが選択されていない場合は第３ト
ランジスタを通って無駄な消費電流が流れない。
信号が入力されると、第１トランジスタがオンし、第２
トランジスタがオフして、第１トランジスタと第２トラ
ンジスタとの共通接続部がプリチャージされる。第２ト
ランジスタがオフすると、共通接続部と第３トランジス
タとを接続する回路が遮断される。共通接続部をプリチ
ャージしているときはワードラインを選択しない。これ
により、ワードラインが選択されていない場合は第３ト
ランジスタを通って無駄な消費電流が流れない。
【００１７】第２発明では、所定ノードをプリチャージ
すべき指令をするプリチャージ信号及びメモリセルアレ
イを選択すべき信号を第１論理回路に入力すると、第１
トランジスタがオンする。所定の論理信号及びメモリセ
ルアレイを選択すべき信号を第２の論理回路に入力する
と、第３トランジスタがオフする。第１トランジスタが
オンし、第３トランジスタがオフすると、第１トランジ
スタと第３トランジスタとの共通接続部がプリチャージ
される。第３トランジスタがオフすると、共通接続部と
他の第３トランジスタとを接続する回路が遮断される。
これにより、ワードラインが選択されていない場合は第
３トランジスタを通って無駄な消費電流が流れない。
すべき指令をするプリチャージ信号及びメモリセルアレ
イを選択すべき信号を第１論理回路に入力すると、第１
トランジスタがオンする。所定の論理信号及びメモリセ
ルアレイを選択すべき信号を第２の論理回路に入力する
と、第３トランジスタがオフする。第１トランジスタが
オンし、第３トランジスタがオフすると、第１トランジ
スタと第３トランジスタとの共通接続部がプリチャージ
される。第３トランジスタがオフすると、共通接続部と
他の第３トランジスタとを接続する回路が遮断される。
これにより、ワードラインが選択されていない場合は第
３トランジスタを通って無駄な消費電流が流れない。
【００１８】
【実施例】以下本発明をその実施例を示す図面により詳
述する。図４は本発明に係る半導体記憶装置の構成を示
すブロック図である。電源Ｖc はＰチャネルトランジス
タPT1 と、このトランジスタPT1 と相補動作するＮチャ
ネルトランジスタNT7 と、３個のＮチャネルトランジス
タNT1 , NT2 , NT3 との直列回路を介して接地される。
トランジスタPT1 及びNT7 のゲートにはアレイ選択信号
ASが入力される。トランジスタNT1 のゲートにはプリＸ
デコーダからのアドレス論理信号RA6,7 が、トランジス
タNT2 のゲートは同様のアドレス論理信号RA4,5 が、ト
ランジスタNT3 のゲートには同様のアドレス論理信号RA
2,3 が入力される。トランジスタPT1 とNT7 との共通接
続部たるノードN1は、インバータIV及びＮチャネルトラ
ンジスタNT4 を介してＮチャネルトランジスタNT5 のゲ
ートと接続され、またＮチャネルトランジスタNT6 のゲ
ートと接続される。
述する。図４は本発明に係る半導体記憶装置の構成を示
すブロック図である。電源Ｖc はＰチャネルトランジス
タPT1 と、このトランジスタPT1 と相補動作するＮチャ
ネルトランジスタNT7 と、３個のＮチャネルトランジス
タNT1 , NT2 , NT3 との直列回路を介して接地される。
トランジスタPT1 及びNT7 のゲートにはアレイ選択信号
ASが入力される。トランジスタNT1 のゲートにはプリＸ
デコーダからのアドレス論理信号RA6,7 が、トランジス
タNT2 のゲートは同様のアドレス論理信号RA4,5 が、ト
ランジスタNT3 のゲートには同様のアドレス論理信号RA
2,3 が入力される。トランジスタPT1 とNT7 との共通接
続部たるノードN1は、インバータIV及びＮチャネルトラ
ンジスタNT4 を介してＮチャネルトランジスタNT5 のゲ
ートと接続され、またＮチャネルトランジスタNT6 のゲ
ートと接続される。
【００１９】ノードN1はＰチャネルトランジスタPT2 を
介して電源Ｖc と接続される。インバータIVの出力側は
トランジスタPT2 のゲートと接続される。トランジスタ
NT4 のゲートは電源Ｖc と接続される。ワードラインソ
ース生成回路WLS は図３に示したワードラインソース生
成回路WLS と同様に構成されており、トランジスタNT5
を介してワードラインWLと接続される。ワードラインWL
はＮチャネルトランジスタNT6 を介して接地される。
介して電源Ｖc と接続される。インバータIVの出力側は
トランジスタPT2 のゲートと接続される。トランジスタ
NT4 のゲートは電源Ｖc と接続される。ワードラインソ
ース生成回路WLS は図３に示したワードラインソース生
成回路WLS と同様に構成されており、トランジスタNT5
を介してワードラインWLと接続される。ワードラインWL
はＮチャネルトランジスタNT6 を介して接地される。
【００２０】次にこのように構成した半導体記憶装置の
動作を説明する。いま、「Ｌ」レベルのアレイ選択信号
ASがトランジスタPT1 , NT7 のゲートに入力されると、
トランジスタPT1 がオンし、トランジスタNT7 がオフし
てノードN1は電源Ｖc によりプリチャージされ、インバ
ータIVの出力側は「Ｌ」レベルになってトランジスタPT
2 がオンする。
動作を説明する。いま、「Ｌ」レベルのアレイ選択信号
ASがトランジスタPT1 , NT7 のゲートに入力されると、
トランジスタPT1 がオンし、トランジスタNT7 がオフし
てノードN1は電源Ｖc によりプリチャージされ、インバ
ータIVの出力側は「Ｌ」レベルになってトランジスタPT
2 がオンする。
【００２１】トランジスタPT2 のオンにより、ノードN1
がプリチャージ状態にされる。トランジスタNT4 のゲー
トには電源Ｖc の電圧が与えられていてトランジスタNT
4 はオンしており、インバータIVの出力側が「Ｌ」レベ
ルであることによりトランジスタNT5 がオフする。一
方、インバータIVの入力側が「Ｈ」レベルであることに
よりトランジスタNT6 がオンする。そのためワードライ
ンソース生成回路WLS が「Ｈ」レベルになっていてもワ
ードラインWLは「Ｌ」レベルに保持され、ワードライン
WLが選択されない。
がプリチャージ状態にされる。トランジスタNT4 のゲー
トには電源Ｖc の電圧が与えられていてトランジスタNT
4 はオンしており、インバータIVの出力側が「Ｌ」レベ
ルであることによりトランジスタNT5 がオフする。一
方、インバータIVの入力側が「Ｈ」レベルであることに
よりトランジスタNT6 がオンする。そのためワードライ
ンソース生成回路WLS が「Ｈ」レベルになっていてもワ
ードラインWLは「Ｌ」レベルに保持され、ワードライン
WLが選択されない。
【００２２】そして、このようにワードラインWLが選択
されていない場合には、トランジスタNT7 によりノード
N1とトランジスタNT1 とを接続する回路が遮断され、ノ
ードN1からトランジスタNT1 , NT2 , NT3 を通って消費
電流が流れることがない。つまりトランジスタNT1 , NT
2 , NT3 を通る無駄な消費電流を抑制できる。また、プ
リチャージ電圧が低下することがなく、ワードラインWL
が選択されない状態に保持できる。
されていない場合には、トランジスタNT7 によりノード
N1とトランジスタNT1 とを接続する回路が遮断され、ノ
ードN1からトランジスタNT1 , NT2 , NT3 を通って消費
電流が流れることがない。つまりトランジスタNT1 , NT
2 , NT3 を通る無駄な消費電流を抑制できる。また、プ
リチャージ電圧が低下することがなく、ワードラインWL
が選択されない状態に保持できる。
【００２３】ところで、メモリセルアレイを選択するア
レイ信号ASが「Ｈ」レベルになるとトランジスタPT1 が
オフしNT7 がオンする。そしてアドレス論理信号P
A6,7 、RA4,5 、RA2,3 がともに「Ｈ」レベルになると
トランジスタNT1, NT2 , NT3 がともにオンし、ノードN
1は「Ｌ」レベルになり、インバータIVの出力側が
「Ｈ」レベルになってトランジスタPT2 がオフし、トラ
ンジスタNT5 がオンする。またトランジスタNT6 がオフ
して、ワードラインWLは「Ｈ」レベルであるワードライ
ンソース生成回路WLS によりワードラインWLは「Ｈ」レ
ベルになり、ワードラインWLが選択されて、所定のメモ
リセルアレイが選択される。
レイ信号ASが「Ｈ」レベルになるとトランジスタPT1 が
オフしNT7 がオンする。そしてアドレス論理信号P
A6,7 、RA4,5 、RA2,3 がともに「Ｈ」レベルになると
トランジスタNT1, NT2 , NT3 がともにオンし、ノードN
1は「Ｌ」レベルになり、インバータIVの出力側が
「Ｈ」レベルになってトランジスタPT2 がオフし、トラ
ンジスタNT5 がオンする。またトランジスタNT6 がオフ
して、ワードラインWLは「Ｈ」レベルであるワードライ
ンソース生成回路WLS によりワードラインWLは「Ｈ」レ
ベルになり、ワードラインWLが選択されて、所定のメモ
リセルアレイが選択される。
【００２４】即ち、半導体記憶装置が例えば2Kリフレッ
シュの16ＭDRAMの場合には、メモリセルアレイは1/8 分
割動作をする。そのためｎ個のメモリセルアレイのうち
の1/8 ・ｎ個のメモリセルアレイが動作する。このよう
な動作をする場合、従来の16ＭDRAMではワードラインが
選択されていない残りの7/8 ・ｎ個のメモリセルアレイ
と接続されているＸデコーダも動作する。しかし本発明
によれば、1/8 ・ｎ個のメモリセルアレイに接続された
Ｘデコーダのみを動作させることになり、ワードライン
が選択されていない残りの7/8 ・ｎ個のＸデコーダに流
れる無駄な消費電流を抑制できる。したがってメモリセ
ルアレイの数が多い程、無駄な消費電流をより低減でき
ることになる。
シュの16ＭDRAMの場合には、メモリセルアレイは1/8 分
割動作をする。そのためｎ個のメモリセルアレイのうち
の1/8 ・ｎ個のメモリセルアレイが動作する。このよう
な動作をする場合、従来の16ＭDRAMではワードラインが
選択されていない残りの7/8 ・ｎ個のメモリセルアレイ
と接続されているＸデコーダも動作する。しかし本発明
によれば、1/8 ・ｎ個のメモリセルアレイに接続された
Ｘデコーダのみを動作させることになり、ワードライン
が選択されていない残りの7/8 ・ｎ個のＸデコーダに流
れる無駄な消費電流を抑制できる。したがってメモリセ
ルアレイの数が多い程、無駄な消費電流をより低減でき
ることになる。
【００２５】図５は冗長Ｘデコーダを備えている半導体
記憶装置の構成を示すブロック図である。電源Ｖc はＰ
チャネルトランジスタPT1 と、これと相補動作するＮチ
ャネルトランジスタNT7 との直列回路を介してＮチャネ
ルトランジスタNT1 と接続される。トランジスタPT1 ,
NT7 のゲートには冗長選択信号RSが入力される。ワード
ラインソース生成回路WLS と同様に構成される冗長ワー
ドラインソース生成回路RWLSはＮチャネルトランジスタ
NT5 を介して冗長ワードラインRWL と接続される。それ
以外の回路の構成は図４に示したＸデコーダと同様に構
成されており、同一構成部分には同一符号を付してい
る。
記憶装置の構成を示すブロック図である。電源Ｖc はＰ
チャネルトランジスタPT1 と、これと相補動作するＮチ
ャネルトランジスタNT7 との直列回路を介してＮチャネ
ルトランジスタNT1 と接続される。トランジスタPT1 ,
NT7 のゲートには冗長選択信号RSが入力される。ワード
ラインソース生成回路WLS と同様に構成される冗長ワー
ドラインソース生成回路RWLSはＮチャネルトランジスタ
NT5 を介して冗長ワードラインRWL と接続される。それ
以外の回路の構成は図４に示したＸデコーダと同様に構
成されており、同一構成部分には同一符号を付してい
る。
【００２６】このＸデコーダも図４に示したＸデコーダ
と同様の動作をする。つまり冗長アドレス選択信号RSが
「Ｌ」レベルになるとトランジスタPT1 がオンし、トラ
ンジスタNT7 がオフして、ノードN1が電源Ｖc によりプ
リチャージされ、インバータIVの出力側が「Ｌ」レベル
になってトランジスタPT2 がオンし、またトランジスタ
NT5 がオフする。トランジスタPT2 のオンによって、ノ
ードN1がプリチャージ状態に保持される。インバータIV
の入力側が「Ｌ」レベルのためトランジスタNT6 がオン
する。そのため冗長ワードラインソース生成回路RWLSが
「Ｈ」レベルになっていても冗長ワードラインRWL は
「Ｌ」レベルに保持され冗長ワードラインRWL が選択さ
れない。このように冗長ワードラインRWL が選択されて
いない場合には、トランジスタNT7 によりノードN1とト
ランジスタNT1 とを接続する回路が遮断されていて、ノ
ードN1からトランジスタNT1 , NT2 , NT3 を通って無駄
な消費電流が流れない。
と同様の動作をする。つまり冗長アドレス選択信号RSが
「Ｌ」レベルになるとトランジスタPT1 がオンし、トラ
ンジスタNT7 がオフして、ノードN1が電源Ｖc によりプ
リチャージされ、インバータIVの出力側が「Ｌ」レベル
になってトランジスタPT2 がオンし、またトランジスタ
NT5 がオフする。トランジスタPT2 のオンによって、ノ
ードN1がプリチャージ状態に保持される。インバータIV
の入力側が「Ｌ」レベルのためトランジスタNT6 がオン
する。そのため冗長ワードラインソース生成回路RWLSが
「Ｈ」レベルになっていても冗長ワードラインRWL は
「Ｌ」レベルに保持され冗長ワードラインRWL が選択さ
れない。このように冗長ワードラインRWL が選択されて
いない場合には、トランジスタNT7 によりノードN1とト
ランジスタNT1 とを接続する回路が遮断されていて、ノ
ードN1からトランジスタNT1 , NT2 , NT3 を通って無駄
な消費電流が流れない。
【００２７】またプリチャージ電圧が低下せず、冗長ワ
ードラインRWLが選択されない状態に保持できる。とこ
ろで冗長メモリセルアレイを選択する冗長アレイ選択信
号RSが「Ｈ」レベルになるとトランジスタPT1 がオフ
し、NT7 がオンする。そしてプリＸデコーダからのアド
レス論理信号RA6,7 、RA4,5 、RA2,3 がともに「Ｈ」レ
ベルになるとトランジスタNT1 , NT2 , NT3 がともにオ
ンし、ノードN1は「Ｌ」レベルになり、インバータIVの
出力側が「Ｈ」レベルになってトランジスタPT2 がオフ
し、トランジスタNT5 がオンする。
ードラインRWLが選択されない状態に保持できる。とこ
ろで冗長メモリセルアレイを選択する冗長アレイ選択信
号RSが「Ｈ」レベルになるとトランジスタPT1 がオフ
し、NT7 がオンする。そしてプリＸデコーダからのアド
レス論理信号RA6,7 、RA4,5 、RA2,3 がともに「Ｈ」レ
ベルになるとトランジスタNT1 , NT2 , NT3 がともにオ
ンし、ノードN1は「Ｌ」レベルになり、インバータIVの
出力側が「Ｈ」レベルになってトランジスタPT2 がオフ
し、トランジスタNT5 がオンする。
【００２８】またトランジスタNT6 がオフして、冗長ワ
ードラインRWL は冗長ワードラインソース生成回路RWLS
が「Ｈ」レベルであると、「Ｈ」レベルになって、冗長
ワードラインRWL が選択され、所定の冗長メモリセルア
レイを選択することになる。このように、冗長ワードラ
インRWL が選択されない限り、それと対応する冗長Ｘデ
コーダは作動せず、冗長Ｘデコーダの場合も、冗長ワー
ドラインが選択されていない場合は無用の消費電流を抑
制できる。
ードラインRWL は冗長ワードラインソース生成回路RWLS
が「Ｈ」レベルであると、「Ｈ」レベルになって、冗長
ワードラインRWL が選択され、所定の冗長メモリセルア
レイを選択することになる。このように、冗長ワードラ
インRWL が選択されない限り、それと対応する冗長Ｘデ
コーダは作動せず、冗長Ｘデコーダの場合も、冗長ワー
ドラインが選択されていない場合は無用の消費電流を抑
制できる。
【００２９】図６は反転ロウデコーダプリチャージ信号
＊RDP 及びアレイ選択信号ASを用いる他のＸデコーダの
構成を示すブロック図である。電源Ｖc はＰチャネルト
ランジスタPT1 とＮチャネルトランジスタNT1 , NT2 ,
NT3 との直列回路を介して接地される。反転ロウデコー
ダプリチャージ信号＊RDP はAND 回路AN1 の一入力端子
に入力され、その他入力端子はアレイ選択信号ASが入力
される。AND 回路AN1 からの論理信号はトランジスタPT
1 のゲートへ入力される。プリＸデコーダからのアドレ
ス論理信号AR6,7 はAND 回路AN2 の一入力端子へ入力さ
れ、その他入力端子はアレイ選択信号ASが入力される。
＊RDP 及びアレイ選択信号ASを用いる他のＸデコーダの
構成を示すブロック図である。電源Ｖc はＰチャネルト
ランジスタPT1 とＮチャネルトランジスタNT1 , NT2 ,
NT3 との直列回路を介して接地される。反転ロウデコー
ダプリチャージ信号＊RDP はAND 回路AN1 の一入力端子
に入力され、その他入力端子はアレイ選択信号ASが入力
される。AND 回路AN1 からの論理信号はトランジスタPT
1 のゲートへ入力される。プリＸデコーダからのアドレ
ス論理信号AR6,7 はAND 回路AN2 の一入力端子へ入力さ
れ、その他入力端子はアレイ選択信号ASが入力される。
【００３０】AND 回路AN2 からの論理信号はトランジス
タNT1 に入力される。それ以外の回路の構成は図４に示
したＸデコーダと同様に構成される。そして、同一構成
部分には同一符号を付している。このＸデコーダは
「Ｌ」レベルの反転ロウデコーダプリチャージ信号＊RD
P 及び「Ｈ」レベルのアレイ選択信号ASがAND 回路AN1
に入力されるとトランジスタPT1 がオンし、アドレス論
理信号RA6,7 が「Ｈ」レベルにならない限りAND 回路AN
2のアドレス論理信号が「Ｌ」レベルになり、トランジ
スタNT1 はオフする。
タNT1 に入力される。それ以外の回路の構成は図４に示
したＸデコーダと同様に構成される。そして、同一構成
部分には同一符号を付している。このＸデコーダは
「Ｌ」レベルの反転ロウデコーダプリチャージ信号＊RD
P 及び「Ｈ」レベルのアレイ選択信号ASがAND 回路AN1
に入力されるとトランジスタPT1 がオンし、アドレス論
理信号RA6,7 が「Ｈ」レベルにならない限りAND 回路AN
2のアドレス論理信号が「Ｌ」レベルになり、トランジ
スタNT1 はオフする。
【００３１】そしてノードN1が「Ｈ」レベルにプリチャ
ージされる。それによりトランジスタNT5 はオフし、ト
ランジスタNT6 はオンしてワードラインWLは「Ｌ」レベ
ルになり、ワードラインソース生成回路WLS が「Ｈ」レ
ベルになっていてもワードラインWLは「Ｈ」レベルにな
らず、ワードラインWLが選択されない。そして、その状
態では、トランジスタNT2 , NT3 がオンした場合でもノ
ードN1からトランジスタNT2 , NT3 を通る電流がトラン
ジスタNT1 により遮断され、無駄な消費電流を抑制す
る。
ージされる。それによりトランジスタNT5 はオフし、ト
ランジスタNT6 はオンしてワードラインWLは「Ｌ」レベ
ルになり、ワードラインソース生成回路WLS が「Ｈ」レ
ベルになっていてもワードラインWLは「Ｈ」レベルにな
らず、ワードラインWLが選択されない。そして、その状
態では、トランジスタNT2 , NT3 がオンした場合でもノ
ードN1からトランジスタNT2 , NT3 を通る電流がトラン
ジスタNT1 により遮断され、無駄な消費電流を抑制す
る。
【００３２】ところで、アドレス論理信号RA6,7 が
「Ｈ」レベルになるとAND 回路AN2 からの論理信号が
「Ｈ」レベルになってトランジスタNT1 がオンする。そ
してアドレス論理信号RA4,5 、RA2,3 がいずれも「Ｈ」
レベルになるとトランジスタNT2 ,NT3 がともにオンし
てノードN1は「Ｌ」レベルになり、それによってトラン
ジスタNT5 がオンし、トランジスタNT6 がオフして、ワ
ードラインソース生成回路WLS が「Ｈ」レベルであると
ワードラインWLが「Ｈ」レベルになり、ワードラインWL
が選択される。このように、このＸデコーダは図４に示
したＸデコーダと同様の動作をする。そして、１個のメ
モリセルアレイに対してAND 回路AN1 及びAN2 を夫々１
個設ければよいので、Ｘデコーダの回路を簡素化でき、
Ｘデコーダの小型化を図り得る。
「Ｈ」レベルになるとAND 回路AN2 からの論理信号が
「Ｈ」レベルになってトランジスタNT1 がオンする。そ
してアドレス論理信号RA4,5 、RA2,3 がいずれも「Ｈ」
レベルになるとトランジスタNT2 ,NT3 がともにオンし
てノードN1は「Ｌ」レベルになり、それによってトラン
ジスタNT5 がオンし、トランジスタNT6 がオフして、ワ
ードラインソース生成回路WLS が「Ｈ」レベルであると
ワードラインWLが「Ｈ」レベルになり、ワードラインWL
が選択される。このように、このＸデコーダは図４に示
したＸデコーダと同様の動作をする。そして、１個のメ
モリセルアレイに対してAND 回路AN1 及びAN2 を夫々１
個設ければよいので、Ｘデコーダの回路を簡素化でき、
Ｘデコーダの小型化を図り得る。
【００３３】
【発明の効果】以上詳述したように本発明によれば、ワ
ードラインを選択していないＸデコーダに流れる無駄な
消費電流を抑制できる。そして、多数のメモリセルアレ
イを備えている半導体記憶装置の消費電流を大幅に低減
できる。したがって、本発明は記憶容量が大きくても消
費電力が極めて少ない半導体記憶装置を提供できる優れ
た効果を奏する。
ードラインを選択していないＸデコーダに流れる無駄な
消費電流を抑制できる。そして、多数のメモリセルアレ
イを備えている半導体記憶装置の消費電流を大幅に低減
できる。したがって、本発明は記憶容量が大きくても消
費電力が極めて少ない半導体記憶装置を提供できる優れ
た効果を奏する。
【図１】多数のメモリセルアレイを備える半導体記憶装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
【図２】従来の半導体記憶装置におけるＸデコーダの概
念図である。
念図である。
【図３】図2 に示すＸデコーダの構成を示すブロック図
である。
である。
【図４】本発明に係るＸデコーダの構成を示すブロック
図である。
図である。
【図５】本発明に係るＸデコーダの他の構成を示すブロ
ック図である。
ック図である。
【図６】本発明に係るＸデコーダの更に他の構成を示す
ブロック図である。
ブロック図である。
【符号の説明】 Ａ1 ，Ａ2 …Ａ8 メモリセルアレイ Ｄ1 ，Ｄ2 …Ｄ8 Ｘデコーダ PT1 ，PT2 Ｐチャネルトランジスタ NT1 , NT2 …NT7 Ｎチャネルトランジスタ IV インバータ XL Ｘアドレスライン WL ワードライン RWL 冗長ワードライン Ｖc 電源
Claims (2)
- 【請求項１】 複数のメモリセルアレイの夫々に対応し
て設けているアドレスデコーダによりワードラインを選
択し、選択したワードラインと接続されているメモリセ
ルがアクセスされる半導体記憶装置において、前記アド
レスデコーダは、前記メモリセルアレイを選択すべき信
号が入力され、相補動作する直列接続の第１トランジス
タ及び第２トランジスタと、夫々にアドレス論理信号が
入力される直列接続の複数の第３トランジスタとを備
え、第１トランジスタ及び第２トランジスタに、第３ト
ランジスタを直列接続した回路を備えていることを特徴
とする半導体記憶装置。 - 【請求項２】 請求項１に記載の半導体記憶装置におい
て、所定ノードをプリチャージすべき指令をするプリチ
ャージ信号及びメモリセルアレイを選択すべき信号が入
力される第１論理回路と、所定のアドレス論理信号及び
メモリセルアレイを選択すべき信号が入力される第２論
理回路とを備え、第１論理回路の出力信号を第１トラン
ジスタに、第２論理回路の出力信号を第３トランジスタ
に入力すべく構成してあることを特徴とする半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3261120A JPH0574155A (ja) | 1991-09-11 | 1991-09-11 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3261120A JPH0574155A (ja) | 1991-09-11 | 1991-09-11 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0574155A true JPH0574155A (ja) | 1993-03-26 |
Family
ID=17357378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3261120A Pending JPH0574155A (ja) | 1991-09-11 | 1991-09-11 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0574155A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016197863A (ja) * | 2011-05-19 | 2016-11-24 | 株式会社半導体エネルギー研究所 | 集積回路 |
-
1991
- 1991-09-11 JP JP3261120A patent/JPH0574155A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016197863A (ja) * | 2011-05-19 | 2016-11-24 | 株式会社半導体エネルギー研究所 | 集積回路 |
| JP2018107815A (ja) * | 2011-05-19 | 2018-07-05 | 株式会社半導体エネルギー研究所 | 集積回路 |
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