JPH057000A - ａ−Ｓｉを用いた薄膜トランジスタ - Google Patents
ａ−Ｓｉを用いた薄膜トランジスタInfo
- Publication number
- JPH057000A JPH057000A JP15725091A JP15725091A JPH057000A JP H057000 A JPH057000 A JP H057000A JP 15725091 A JP15725091 A JP 15725091A JP 15725091 A JP15725091 A JP 15725091A JP H057000 A JPH057000 A JP H057000A
- Authority
- JP
- Japan
- Prior art keywords
- film
- active
- doped
- thickness
- film transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】 ゲート電圧印加時と印加しないときのソース
とドレイン間の電流比の大なる薄膜トランジスタを得
る。 【構成】 ａ−Ｓｉを用いた薄膜トランジスタの活性膜
にノンドープのａ−Ｓｉ膜とホウ素をドープしたａ−Ｓ
ｉ膜との積層膜を用いる。
とドレイン間の電流比の大なる薄膜トランジスタを得
る。 【構成】 ａ−Ｓｉを用いた薄膜トランジスタの活性膜
にノンドープのａ−Ｓｉ膜とホウ素をドープしたａ−Ｓ
ｉ膜との積層膜を用いる。
Description
【０００１】
【産業上の利用分野】本発明は活性層にａ−Ｓｉ（アモ
ルファスシリコン）を用いた薄膜トランジスタの改良に
関し、アクティブ型液晶ディスプレイの画素のスイッチ
ング素子として好適なａ−Ｓｉ薄膜トランジスタに関す
る。
ルファスシリコン）を用いた薄膜トランジスタの改良に
関し、アクティブ型液晶ディスプレイの画素のスイッチ
ング素子として好適なａ−Ｓｉ薄膜トランジスタに関す
る。
【０００２】
【従来の技術】従来のａ−Ｓｉ薄膜トランジスタは図３
に示す如く、逆スタガ構造となっていて、絶縁基板３１
上に設けたゲート電極３２と、該ゲート電極３２上に設
けたゲート絶縁膜３３と、該ゲート絶縁膜３３上に設け
たａ−Ｓｉの活性膜３４と、該活性膜３４上のゲート電
極３２に対向する位置に設けた活性膜保護膜３８と、該
活性膜保護膜３８と該活性膜３４とに渡り、且つ該活性
膜保護膜３８上で分割された一対のＮ型ａ−Ｓｉ膜３６
と、該一対のＮ型ａ−Ｓｉの膜３６上に夫々設けられた
一対のソース・ドレイン電極（３７，３７′）とからな
る。
に示す如く、逆スタガ構造となっていて、絶縁基板３１
上に設けたゲート電極３２と、該ゲート電極３２上に設
けたゲート絶縁膜３３と、該ゲート絶縁膜３３上に設け
たａ−Ｓｉの活性膜３４と、該活性膜３４上のゲート電
極３２に対向する位置に設けた活性膜保護膜３８と、該
活性膜保護膜３８と該活性膜３４とに渡り、且つ該活性
膜保護膜３８上で分割された一対のＮ型ａ−Ｓｉ膜３６
と、該一対のＮ型ａ−Ｓｉの膜３６上に夫々設けられた
一対のソース・ドレイン電極（３７，３７′）とからな
る。
【０００３】この薄膜トランジスタはゲート電極３２に
電圧を印加することにより、ゲート絶縁膜３３とａ−Ｓ
ｉの活性膜３４との界面近傍の活性膜３４内にキャリア
が誘起され、電流がソースとドレイン電極（３７，３
７′）間を流れるＯＮ状態になる。このＯＮ状態の電流
はキャリア密度とキャリアの移動度によって決定され
る。一方、ゲート電極に電圧が印加されないＯＦＦ状態
のソースとドレイン電極（３７，３７′）間を流れる電
流は主にａ−Ｓｉの活性膜３４の抵抗値により決まる。
電圧を印加することにより、ゲート絶縁膜３３とａ−Ｓ
ｉの活性膜３４との界面近傍の活性膜３４内にキャリア
が誘起され、電流がソースとドレイン電極（３７，３
７′）間を流れるＯＮ状態になる。このＯＮ状態の電流
はキャリア密度とキャリアの移動度によって決定され
る。一方、ゲート電極に電圧が印加されないＯＦＦ状態
のソースとドレイン電極（３７，３７′）間を流れる電
流は主にａ−Ｓｉの活性膜３４の抵抗値により決まる。
【０００４】
【発明が解決しようとする課題】薄板トランジスタの特
性は前記ＯＮ状態時の電流と、ＯＦＦ状態時の電流との
比が大きいことが要求される。ＯＮ状態の電流の増大は
ゲート絶縁膜として通常用いられるａ−ＳｉＮｘや活性
膜のａ−Ｓｉ膜の膜質改善によってなされてきた。他
方、ＯＦＦ状態の電流を低減させるためには、活性膜の
ａ−Ｓｉ膜の膜厚を薄くして抵抗をできるだけ大きくし
ていた。
性は前記ＯＮ状態時の電流と、ＯＦＦ状態時の電流との
比が大きいことが要求される。ＯＮ状態の電流の増大は
ゲート絶縁膜として通常用いられるａ−ＳｉＮｘや活性
膜のａ−Ｓｉ膜の膜質改善によってなされてきた。他
方、ＯＦＦ状態の電流を低減させるためには、活性膜の
ａ−Ｓｉ膜の膜厚を薄くして抵抗をできるだけ大きくし
ていた。
【０００５】しかしながら、活性膜保護膜は通常ａ−Ｓ
ｉＮｘが用いられ、エッチングにより形成されるため、
活性膜のａ−Ｓｉ膜と該ａ−ＳｉＮｘとのエッチングの
選択比があまり大きくとれないことや、ａ−Ｓｉ膜の成
膜時に膜厚のバラツキがあること等で、膜厚を１００ｎ
ｍ未満にすることが困難であり、その抵抗を高くするこ
とができず、ＯＦＦ状態の電流を低減することに限界が
あった。
ｉＮｘが用いられ、エッチングにより形成されるため、
活性膜のａ−Ｓｉ膜と該ａ−ＳｉＮｘとのエッチングの
選択比があまり大きくとれないことや、ａ−Ｓｉ膜の成
膜時に膜厚のバラツキがあること等で、膜厚を１００ｎ
ｍ未満にすることが困難であり、その抵抗を高くするこ
とができず、ＯＦＦ状態の電流を低減することに限界が
あった。
【０００６】
【課題を解決するための手段】本発明は薄膜トランジス
タのゲート電極に電圧が印加されたＯＮ状態時のソース
とドレイン電極間に流れる電流を低減することなく、Ｏ
ＦＦ状態時の電流を低減させることを目的としたもので
あって、絶縁基板上に設けたゲート電極と、該ゲート電
極上に設けたゲート絶縁膜と、該ゲート絶縁膜上に設け
た活性膜と、該活性膜上のゲート電極に対向する位置に
設けた活性膜保護膜と、該活性膜保護膜と該活性膜とに
渡り、且つ該活性膜保護膜上で分割された一対のＮ型ａ
−Ｓｉの膜と、該一対のＮ型ａ−Ｓｉの膜上に夫々設け
られた一対のソース・ドレイン電極とを有するａ−Ｓｉ
を用いた薄膜トランジスタにおいて、該活性膜がノンド
ープのａ−Ｓｉ膜とホウ素をドープしたａ−Ｓｉ膜とか
らなり、該ゲート絶縁膜上にその順序で設けた薄膜トラ
ンジスタである。
タのゲート電極に電圧が印加されたＯＮ状態時のソース
とドレイン電極間に流れる電流を低減することなく、Ｏ
ＦＦ状態時の電流を低減させることを目的としたもので
あって、絶縁基板上に設けたゲート電極と、該ゲート電
極上に設けたゲート絶縁膜と、該ゲート絶縁膜上に設け
た活性膜と、該活性膜上のゲート電極に対向する位置に
設けた活性膜保護膜と、該活性膜保護膜と該活性膜とに
渡り、且つ該活性膜保護膜上で分割された一対のＮ型ａ
−Ｓｉの膜と、該一対のＮ型ａ−Ｓｉの膜上に夫々設け
られた一対のソース・ドレイン電極とを有するａ−Ｓｉ
を用いた薄膜トランジスタにおいて、該活性膜がノンド
ープのａ−Ｓｉ膜とホウ素をドープしたａ−Ｓｉ膜とか
らなり、該ゲート絶縁膜上にその順序で設けた薄膜トラ
ンジスタである。
【０００７】Ｓｉ中にアクセプターレベルを形成するホ
ウ素を微量ドープ（１ＰＰＭから５０ＰＰＭ）すると、
フェルミレベルを下げａ−Ｓｉ膜の抵抗値を下げる。し
かしながら、ホウ素をドープしたａ−Ｓｉ膜のキャリア
移動度も低下するので、これを薄膜トランジスタの活性
層に用いると、ゲート電極に電圧を印加したＯＮ状態時
のソースとドレイン電極間の電流も小さくなる。しか
し、ゲート電極に電圧が印加されたＯＮ状態の薄膜トラ
ンジスタの電流特性は反転層において決定され、この反
転層の厚さは最大で１０ｎｍ程である。そこで、本発明
に係る薄膜トランジスタはゲート絶縁膜上に、反転層の
厚さ程度のノンドープのａ−Ｓｉ膜を形成し、且つその
上に薄膜トランジスタ製作上必要なａ−Ｓｉ層の膜厚を
確保するために、抵抗値の高いホウ素を微量ドープした
ａ−Ｓｉ層を積層した活性層を用いる。
ウ素を微量ドープ（１ＰＰＭから５０ＰＰＭ）すると、
フェルミレベルを下げａ−Ｓｉ膜の抵抗値を下げる。し
かしながら、ホウ素をドープしたａ−Ｓｉ膜のキャリア
移動度も低下するので、これを薄膜トランジスタの活性
層に用いると、ゲート電極に電圧を印加したＯＮ状態時
のソースとドレイン電極間の電流も小さくなる。しか
し、ゲート電極に電圧が印加されたＯＮ状態の薄膜トラ
ンジスタの電流特性は反転層において決定され、この反
転層の厚さは最大で１０ｎｍ程である。そこで、本発明
に係る薄膜トランジスタはゲート絶縁膜上に、反転層の
厚さ程度のノンドープのａ−Ｓｉ膜を形成し、且つその
上に薄膜トランジスタ製作上必要なａ−Ｓｉ層の膜厚を
確保するために、抵抗値の高いホウ素を微量ドープした
ａ−Ｓｉ層を積層した活性層を用いる。
【０００８】本発明において、ノンドープのａ−Ｓｉ膜
の膜厚は５ｎｍから５０ｎｍが好ましく、特に１０ｎｍ
前後が最も好ましい。また、ホウ素をドープしたａ−Ｓ
ｉ膜の膜厚は薄膜トランジスタの製作プロセスの精度に
よって決定されるが、通常５０ｎｍから１００ｎｍが好
ましく、特に活性層全体の膜厚が１００ｎｍ前後が特に
好ましい。
の膜厚は５ｎｍから５０ｎｍが好ましく、特に１０ｎｍ
前後が最も好ましい。また、ホウ素をドープしたａ−Ｓ
ｉ膜の膜厚は薄膜トランジスタの製作プロセスの精度に
よって決定されるが、通常５０ｎｍから１００ｎｍが好
ましく、特に活性層全体の膜厚が１００ｎｍ前後が特に
好ましい。
【０００９】
【作用】本発明に係る薄膜トランジスタはゲート絶縁膜
上に順次ノンドープのａ−Ｓｉ膜と、ホウ素をドープし
たａ−Ｓｉ膜とを積層した活性層を用いるものであるか
ら、ゲート電極に電圧を印加したＯＮ時の電流特性を低
下させることなく、電圧を印加しないＯＦＦ時の電流を
低減することができる。
上に順次ノンドープのａ−Ｓｉ膜と、ホウ素をドープし
たａ−Ｓｉ膜とを積層した活性層を用いるものであるか
ら、ゲート電極に電圧を印加したＯＮ時の電流特性を低
下させることなく、電圧を印加しないＯＦＦ時の電流を
低減することができる。
【００１０】
【実施例】本発明の実施例を図１について説明する。
【００１１】ガラス基板１１上に厚さ１００ｎｍのクロ
ムをスパッタリングにより成膜し、パターニングしてゲ
ート電極１２を形成し、その上に厚さ３００ｎｍのａ−
ＳｉＮｘ膜のゲート絶縁層１３、厚さ１０ｎｍのノンド
ープのａ−Ｓｉ膜及び厚さ９０ｎｍのホウ素を１０ｐｐ
ｍドープしたａ−Ｓｉ膜、並びに厚さ１５０ｎｍのａ−
ＳｉＮｘをプラズマＣＶＤ法で連続成膜した。その後ノ
ンドープのａ−Ｓｉ膜及びホウ素をドープしたａ−Ｓｉ
膜を所望のサイズにパターニングして活性膜１４，１５
を成形し、その後ａ−ＳｉＮｘをパターニングして活性
膜保護膜１８を成形した。
ムをスパッタリングにより成膜し、パターニングしてゲ
ート電極１２を形成し、その上に厚さ３００ｎｍのａ−
ＳｉＮｘ膜のゲート絶縁層１３、厚さ１０ｎｍのノンド
ープのａ−Ｓｉ膜及び厚さ９０ｎｍのホウ素を１０ｐｐ
ｍドープしたａ−Ｓｉ膜、並びに厚さ１５０ｎｍのａ−
ＳｉＮｘをプラズマＣＶＤ法で連続成膜した。その後ノ
ンドープのａ−Ｓｉ膜及びホウ素をドープしたａ−Ｓｉ
膜を所望のサイズにパターニングして活性膜１４，１５
を成形し、その後ａ−ＳｉＮｘをパターニングして活性
膜保護膜１８を成形した。
【００１２】次に、Ｎ型のａ−Ｓｉを活性膜保護膜１８
と露出している活性膜１５上にプラズマＣＶＤ法で成膜
し、更にその上にアルミニュームをスパッタリングで成
膜した。最後にアルミニューム膜をパターニングし、且
つＮ型ａ−Ｓｉ膜をエッチングしてソース・ドレイン電
極１７，１７′とＮ型ａ−Ｓｉ膜１６とを形成した。
と露出している活性膜１５上にプラズマＣＶＤ法で成膜
し、更にその上にアルミニュームをスパッタリングで成
膜した。最後にアルミニューム膜をパターニングし、且
つＮ型ａ−Ｓｉ膜をエッチングしてソース・ドレイン電
極１７，１７′とＮ型ａ−Ｓｉ膜１６とを形成した。
【００１３】このように作成した薄膜トランジスタのゲ
ート電圧に対するソース・ドレイン電極間の電流変化を
図２に実線で示した。比較のために従来の薄膜トランジ
スタの特性を点線で示した。図２からわかるように本発
明における薄膜トランジスタのＯＮ時の特性は従来と同
じであるが、ＯＦＦ時の電流は非常に小さくなっている
ことがわかる。
ート電圧に対するソース・ドレイン電極間の電流変化を
図２に実線で示した。比較のために従来の薄膜トランジ
スタの特性を点線で示した。図２からわかるように本発
明における薄膜トランジスタのＯＮ時の特性は従来と同
じであるが、ＯＦＦ時の電流は非常に小さくなっている
ことがわかる。
【００１４】
【発明の効果】本発明によればａ−Ｓｉの活性層の厚み
を薄くすることなく、薄膜トランジスタのＯＦＦ状態時
の電流を下げることができる。
を薄くすることなく、薄膜トランジスタのＯＦＦ状態時
の電流を下げることができる。
【００１５】従って、ＯＮ状態の電流とＯＦＦ状態の電
流との比の大なる薄膜トランジスタを容易に製作でき
る。
流との比の大なる薄膜トランジスタを容易に製作でき
る。
【図１】本発明の一実施例を示す薄膜トランジスタの断
面図。
面図。
【図２】本発明の薄膜トランジスタのゲート電圧に対す
るソース・ドレイン電流の変化を示す図。
るソース・ドレイン電流の変化を示す図。
【図３】従来の薄膜トランジスタの断面図。
１１，３１ 基板
１２，１３ ゲート電極
１３，３３ ゲート絶縁膜
１４，３４ ノンドープのａ−Ｓｉ活性膜
１５ ホウ素をドープしたａ−Ｓｉ活性膜
１６，３６ Ｎ型ａ−Ｓｉ膜
１７，１７′，３７，３７′ ソース・ドレイン電極
１８，３８ 活性膜保護膜
Claims (3)
- 【請求項１】 絶縁基板上に設けたゲート電極と、該ゲ
ート電極上に設けたゲート絶縁膜と、該ゲート絶縁膜上
に設けた活性膜と、該活性膜上の該ゲート電極に対向す
る位置に設けた活性膜保護膜と、該活性膜保護膜と該活
性膜とに渡り、且つ該活性膜保護膜上で分割された一対
のＮ型ａ−Ｓｉの膜と、該一対のＮ型ａ−Ｓｉの膜上に
夫々設けられた一対のソース・ドレイン電極とを有する
ａ−Ｓｉを用いた薄膜トランジスタにおいて、該活性膜
がノンドープのａ−Ｓｉ膜と、ホウ素をドープしたａ−
Ｓｉ膜とからなり、該ゲート絶縁膜上にその順序で設け
られたことを特徴とする薄膜トランジスタ。 - 【請求項２】 前記ノンドープのａ−Ｓｉ膜の膜厚が５
ｎｍから５０ｎｍである請求項１に記載の薄膜トランジ
スタ。 - 【請求項３】 前記ホウ素をドープしたａ−Ｓｉ膜の膜
厚が５０ｎｍから１００ｎｍである請求項２に記載の薄
膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15725091A JPH057000A (ja) | 1991-06-28 | 1991-06-28 | ａ−Ｓｉを用いた薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15725091A JPH057000A (ja) | 1991-06-28 | 1991-06-28 | ａ−Ｓｉを用いた薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH057000A true JPH057000A (ja) | 1993-01-14 |
Family
ID=15645537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15725091A Pending JPH057000A (ja) | 1991-06-28 | 1991-06-28 | ａ−Ｓｉを用いた薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH057000A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5756750A (en) * | 1996-02-09 | 1998-05-26 | Reilly Industries, Inc. | Continuous processes for the hydrolysis of cyanopyridines under substantially adiabatic conditions |
| US6218543B1 (en) | 1998-07-21 | 2001-04-17 | Martin Grendze | Processes for producing highly pure nicotinamide |
-
1991
- 1991-06-28 JP JP15725091A patent/JPH057000A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5756750A (en) * | 1996-02-09 | 1998-05-26 | Reilly Industries, Inc. | Continuous processes for the hydrolysis of cyanopyridines under substantially adiabatic conditions |
| US6218543B1 (en) | 1998-07-21 | 2001-04-17 | Martin Grendze | Processes for producing highly pure nicotinamide |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4720736A (en) | Amorphous silicon thin film transistor | |
| US5488005A (en) | Process for manufacturing an offset gate structure thin film transistor | |
| JPS62219665A (ja) | 超格子薄膜トランジスタ | |
| KR100272266B1 (ko) | 박막 트랜지스터 및 그의 제조방법 | |
| JP3401036B2 (ja) | 半導体素子の構造 | |
| JP2592044B2 (ja) | 垂直形薄膜トランジスターの製造方法 | |
| US6396106B2 (en) | Thin film transistor and fabricating method thereof | |
| JPH0546106B2 (ja) | ||
| JPH057000A (ja) | ａ−Ｓｉを用いた薄膜トランジスタ | |
| JP2823178B2 (ja) | 金属配線基板及びその製造方法 | |
| JPH0587029B2 (ja) | ||
| JPH08172195A (ja) | 薄膜トランジスタ | |
| JPH06169086A (ja) | 多結晶シリコン薄膜トランジスタ | |
| JP2656555B2 (ja) | 薄膜トランジスタならびにそれを用いたアクティブマトリクス回路基板と画像表示装置 | |
| JPH07131019A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP3175390B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP3419073B2 (ja) | 薄膜トランジスタ及びその製造方法、及びアクティブマトリクス液晶表示素子 | |
| JPH07193249A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP3141456B2 (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPS62124530A (ja) | 液晶表示素子 | |
| JPH0323429A (ja) | 薄膜トランジスタ | |
| JPH0990406A (ja) | 液晶表示装置 | |
| JPH0677485A (ja) | 逆スタッガ型薄膜トランジスタおよびその製造方法 | |
| JPH0677486A (ja) | 薄膜トランジスタ素子 | |
| KR20020076934A (ko) | 박막트랜지스터 액정표시장치 및 그 제조방법 |