JPH0568705B2 - - Google Patents
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- JPH0568705B2 JPH0568705B2 JP59213609A JP21360984A JPH0568705B2 JP H0568705 B2 JPH0568705 B2 JP H0568705B2 JP 59213609 A JP59213609 A JP 59213609A JP 21360984 A JP21360984 A JP 21360984A JP H0568705 B2 JPH0568705 B2 JP H0568705B2
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Landscapes
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- Liquid Crystal (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、シリコン薄膜トランジスタマトリツ
クス及びその製造方法に関する。特に、液晶、エ
レクトロルミネツセンス、エレクトロクロミツク
体等を表示要素としてアクテイブマトリツクス駆
動方式をもつて駆動されるパネルデイスプレイ装
置の各画素の駆動に使用されるシリコン薄膜トラ
ンジスタマトリツクス及びその製造方法の改良に
関する。
クス及びその製造方法に関する。特に、液晶、エ
レクトロルミネツセンス、エレクトロクロミツク
体等を表示要素としてアクテイブマトリツクス駆
動方式をもつて駆動されるパネルデイスプレイ装
置の各画素の駆動に使用されるシリコン薄膜トラ
ンジスタマトリツクス及びその製造方法の改良に
関する。
液晶、エレクトロルミネツセンス、エレクトロ
クロミツク体等を表示要素とするアクテイブマト
リツクス駆動型のシリコン薄膜トランジスタマト
リツクスの各画素は、その概略平面図とそのＡ−
Ａ断面図とを第２図ａ，ｂに示す如くである。図
において、２はクローム、モリブデン、チタン、
モリブデンシリサイド、チタンシリサイド等の一
層、または、チタン層と金属との二重層、クロー
ム層と金属との二重層等によりなるゲートバス線
でありガラス基板１上に形成されている。３はド
レインバス線であり層間絶縁膜４を介してゲート
バス線２と交叉するようにガラス基板１上に形成
されている。６はゲートバス線２の末端部をもつ
て構成されるゲート電極２ａを覆つて形成される
ゲート絶縁膜５上に形成されたシリコン動作層で
あり、７と８とはそれぞれドレイン電極とソース
電極とであり、これらをもつてシリコン薄膜トラ
ンジスタが構成される。ドレイン電極７は、ドレ
イン接続電極７ｂとスルーホール７ａとを介して
ドレインバス線３と接続され、ソース電極８はソ
ース接続電極８ｂをもつて駆動電極９と接続され
る。
クロミツク体等を表示要素とするアクテイブマト
リツクス駆動型のシリコン薄膜トランジスタマト
リツクスの各画素は、その概略平面図とそのＡ−
Ａ断面図とを第２図ａ，ｂに示す如くである。図
において、２はクローム、モリブデン、チタン、
モリブデンシリサイド、チタンシリサイド等の一
層、または、チタン層と金属との二重層、クロー
ム層と金属との二重層等によりなるゲートバス線
でありガラス基板１上に形成されている。３はド
レインバス線であり層間絶縁膜４を介してゲート
バス線２と交叉するようにガラス基板１上に形成
されている。６はゲートバス線２の末端部をもつ
て構成されるゲート電極２ａを覆つて形成される
ゲート絶縁膜５上に形成されたシリコン動作層で
あり、７と８とはそれぞれドレイン電極とソース
電極とであり、これらをもつてシリコン薄膜トラ
ンジスタが構成される。ドレイン電極７は、ドレ
イン接続電極７ｂとスルーホール７ａとを介して
ドレインバス線３と接続され、ソース電極８はソ
ース接続電極８ｂをもつて駆動電極９と接続され
る。
かゝるシリコン薄膜トランジスタマトリツクス
を製造するには、従来、下記のようにしてなされ
ていた。この製造工程を説明する参照図におい
て、図ａは平面図であり、図ｂはそのＡ−Ａ断面
図である。
を製造するには、従来、下記のようにしてなされ
ていた。この製造工程を説明する参照図におい
て、図ａは平面図であり、図ｂはそのＡ−Ａ断面
図である。
第３図ａ，ｂ参照
ガラス基板１上に厚さ1000Å程度にクローム、
モリブデン、チタン、モリブデンシリサイド、チ
タンシリサイド等よりなる膜を形成してこれを幅
30μｍ程度にパターニングしてゲートバス線２と
ゲート電極２ａとを形成する。このとき、ゲート
バス線２上にフオトレジスト残渣その他の塵等不
測の物体が残置される可能性が以外に大きい。
モリブデン、チタン、モリブデンシリサイド、チ
タンシリサイド等よりなる膜を形成してこれを幅
30μｍ程度にパターニングしてゲートバス線２と
ゲート電極２ａとを形成する。このとき、ゲート
バス線２上にフオトレジスト残渣その他の塵等不
測の物体が残置される可能性が以外に大きい。
第４図ａ，ｂ参照
全面に、厚さ3000Å程度の窒化シリコン膜１０
と、厚さ3000Å程度のシリコン膜１１とを形成す
る。この窒化シリコン膜１０の形成は、シラン
（SiH4）とアンモニア（NH3）と窒素（N2）と
の混合雰囲気中でなすプラズマCVD法を使用し
て可能であり、シリコン膜１１を形成は、シラン
（SiH4）と水素（H2）またはアルゴン（Ar）と
の混合雰囲気中でなすプラズマCVD法を使用し
て可能である。
と、厚さ3000Å程度のシリコン膜１１とを形成す
る。この窒化シリコン膜１０の形成は、シラン
（SiH4）とアンモニア（NH3）と窒素（N2）と
の混合雰囲気中でなすプラズマCVD法を使用し
て可能であり、シリコン膜１１を形成は、シラン
（SiH4）と水素（H2）またはアルゴン（Ar）と
の混合雰囲気中でなすプラズマCVD法を使用し
て可能である。
だゞ上記せる塵等不測の物体の存在により、こ
の窒化シリコン膜１０とシリコン膜１１との積層
体にピンホールが発生したり、さらには、断線す
る確率が高く、しかも、ゲートバス線２上におい
て上記の積層体１０，１１に、不良堆積・断線箇
所１２が発生する確率が高い。
の窒化シリコン膜１０とシリコン膜１１との積層
体にピンホールが発生したり、さらには、断線す
る確率が高く、しかも、ゲートバス線２上におい
て上記の積層体１０，１１に、不良堆積・断線箇
所１２が発生する確率が高い。
第５図ａ，ｂ参照
ゲート領域を挟んでソース・ドレイン電極を形
成するため、ゲート電極２ａに対応する領域にフ
オトレジスト膜１３を形成し、シリコン膜１１上
に自然発生した自然発生酸化膜（図示せず）を除
去する。この工程はフツ酸とフツ化アンモニウム
との混合水溶液である緩衝フツ酸溶液を使用して
可能であるが、ゲートバス線２上の領域におい
て、窒化シリコン膜１０とシリコン膜１１との積
層体に不良堆積が存在すると、この領域におい
て、ゲートバス線２が溶解切断され、やはり、断
線箇所１２ａが発生する。
成するため、ゲート電極２ａに対応する領域にフ
オトレジスト膜１３を形成し、シリコン膜１１上
に自然発生した自然発生酸化膜（図示せず）を除
去する。この工程はフツ酸とフツ化アンモニウム
との混合水溶液である緩衝フツ酸溶液を使用して
可能であるが、ゲートバス線２上の領域におい
て、窒化シリコン膜１０とシリコン膜１１との積
層体に不良堆積が存在すると、この領域におい
て、ゲートバス線２が溶解切断され、やはり、断
線箇所１２ａが発生する。
第６図ａ，ｂ参照
全面に、シリコン膜１１が含有する不純物の導
電型と同一の導電型の不純物を数百ppm〜１％含
み厚さが300〜500Åのシリコン膜１４と、厚さ
2000Å程度のアルミニウム膜１５を形成する。
電型と同一の導電型の不純物を数百ppm〜１％含
み厚さが300〜500Åのシリコン膜１４と、厚さ
2000Å程度のアルミニウム膜１５を形成する。
その後フオトレジスト膜１３を溶解して、フオ
トレジスト膜１３上のシリコン膜１４とアルミニ
ウム膜１５とをリフトオフして開口１３ａを形成
する。
トレジスト膜１３上のシリコン膜１４とアルミニ
ウム膜１５とをリフトオフして開口１３ａを形成
する。
第７図ａ，ｂ参照
シリコン薄膜トランジスタ領域上にフオトレジ
ストマスク１６を形成した後、四フツ化炭素
（CF4）を反応性ガスとするドライエツチング法
を使用して、フオトレジストマスク１６によつて
覆われていない領域から、ゲートバス線２とゲー
ト電極２ａ以外のすべての膜を除去してケート絶
縁膜５と動作層６とドレイン電極７とソース電極
８とを残置形成する（シリコン膜１４の一部はコ
ンタクト層として残置される）。
ストマスク１６を形成した後、四フツ化炭素
（CF4）を反応性ガスとするドライエツチング法
を使用して、フオトレジストマスク１６によつて
覆われていない領域から、ゲートバス線２とゲー
ト電極２ａ以外のすべての膜を除去してケート絶
縁膜５と動作層６とドレイン電極７とソース電極
８とを残置形成する（シリコン膜１４の一部はコ
ンタクト層として残置される）。
第２図ａ，ｂ参照
レジストマスク１６を除去した後、ドレイン電
極７と接続してドレイン接続電極７ｂを形成し、
つゞいて、ゲートバス線２とドレインバス線との
交叉領域に層間絶縁膜４を形成した後、スルーホ
ール７ａを介してドレイン接続電極７ｂと接続す
るようにドレインバス線３を形成し、駆動電極９
を形成し、ソース接続電極８ｂを形成して駆動電
極９とソース電極８とを接続して完成する。
極７と接続してドレイン接続電極７ｂを形成し、
つゞいて、ゲートバス線２とドレインバス線との
交叉領域に層間絶縁膜４を形成した後、スルーホ
ール７ａを介してドレイン接続電極７ｂと接続す
るようにドレインバス線３を形成し、駆動電極９
を形成し、ソース接続電極８ｂを形成して駆動電
極９とソース電極８とを接続して完成する。
以上に述べた、従来技術に係るシリコン薄膜ト
ランジスタマトリツクスの製造方法においては、
ゲートバス線がその被着・パターニング工程にお
いて断線する可能性が大きい。すなわち、ゲート
バス線の堆積中に塵等の侵入により断線が発生す
るおそれがあり、また、ゲート絶縁膜を形成する
ための窒化シリコン膜とトランジスタの動作層を
形成するためのシリコン膜とに不良堆積が発生し
やすく、これらの不良箇所が存在すると、そのパ
ターニング工程においてゲートバス線が溶解され
て断線し、製造歩留りが満足すべきものではない
という欠点がある。
ランジスタマトリツクスの製造方法においては、
ゲートバス線がその被着・パターニング工程にお
いて断線する可能性が大きい。すなわち、ゲート
バス線の堆積中に塵等の侵入により断線が発生す
るおそれがあり、また、ゲート絶縁膜を形成する
ための窒化シリコン膜とトランジスタの動作層を
形成するためのシリコン膜とに不良堆積が発生し
やすく、これらの不良箇所が存在すると、そのパ
ターニング工程においてゲートバス線が溶解され
て断線し、製造歩留りが満足すべきものではない
という欠点がある。
さらに、かゝる欠点をいくらかでも減縮するた
めにはゲートバス線の厚さを厚くすることが有効
であるが、ゲートバス線上には層間絶縁層を介し
てドレインバス線が設けられるから、ゲートバス
線の厚さの増大はドレインバス線の断線の可能性
の増大をともなうことになり、しかも、ゲートバ
ス線の末端はゲート電極を構成しているので、ゲ
ートバス線の厚さの増大はゲート電極の厚さの増
大をともなうことにもなり、ゲートバス線の厚さ
の増大にも自づと限界がある。
めにはゲートバス線の厚さを厚くすることが有効
であるが、ゲートバス線上には層間絶縁層を介し
てドレインバス線が設けられるから、ゲートバス
線の厚さの増大はドレインバス線の断線の可能性
の増大をともなうことになり、しかも、ゲートバ
ス線の末端はゲート電極を構成しているので、ゲ
ートバス線の厚さの増大はゲート電極の厚さの増
大をともなうことにもなり、ゲートバス線の厚さ
の増大にも自づと限界がある。
本発明は、この欠点を解消して、ゲートバス線
が断線することがなく、すぐれた製造歩留りを実
現することができ、しかも、ゲートバス線の厚さ
を減少することができてその上に形成されるドレ
インバス線の断線のおそれが少なく、さらに、ゲ
ート電極の厚さを減少しうるシリコン薄膜トラン
ジスタマトリツクス及びその製造方法を提供する
ものであり、その手段は、複数本ゲートバス線
と、該ゲートバス線と直交する複数本のドレイン
バス線と、該ドレインバス線と前記ゲートバス線
との交点に設けられ前記ゲートバス線と前記ドレ
インバス線とそれぞれ接続されるゲートとドレイ
ンとを有するシリコン薄膜トランジスタと、該シ
リコン薄膜トランジスタのソースと接続される駆
動電極とよりなるシリコン薄膜トランジスタマト
リツクスにおいて、前記ゲートバス線は、第１の
金属の薄膜と該第１の金属とは選択的エツチング
特性を有する第２の金属の薄膜との積層体より、
前記ゲート電極は第１の金属の薄膜よりなること
を特徴とするシリコン薄膜トランジスタマトリツ
クスとガラス基板上に複数本のゲートバス線を形
成し、該ゲートバス線の末端部をゲート電極とし
てシリコン薄膜トランジスタを形成し、該シリコ
ン薄膜トランジスタのドレインと接続し前記ゲー
トバス線と直交するドレインバス線を複数本形成
し、前記シリコン薄膜トランジスタのソースと接
続して駆動電極を形成してなすシリコン薄膜トラ
ンジスタマトリツクスの製造方法において、前記
複数のゲート電極は第１の金属の薄膜を形成、パ
ターニングして形成し、前記複数のゲートバス線
は、前記第１の金属の薄膜を溶解するエツチヤン
トによつては溶解せず。また、これを溶解するエ
ツチヤントのよつては前記第１の金属は溶解しな
い第２の金属の薄膜を、前記第１の金属の薄膜上
に時間を異にして形成、パターニングして形成す
ることを特徴とするシリコン薄膜トランジスタマ
トリツクスの製造方法とにある。
が断線することがなく、すぐれた製造歩留りを実
現することができ、しかも、ゲートバス線の厚さ
を減少することができてその上に形成されるドレ
インバス線の断線のおそれが少なく、さらに、ゲ
ート電極の厚さを減少しうるシリコン薄膜トラン
ジスタマトリツクス及びその製造方法を提供する
ものであり、その手段は、複数本ゲートバス線
と、該ゲートバス線と直交する複数本のドレイン
バス線と、該ドレインバス線と前記ゲートバス線
との交点に設けられ前記ゲートバス線と前記ドレ
インバス線とそれぞれ接続されるゲートとドレイ
ンとを有するシリコン薄膜トランジスタと、該シ
リコン薄膜トランジスタのソースと接続される駆
動電極とよりなるシリコン薄膜トランジスタマト
リツクスにおいて、前記ゲートバス線は、第１の
金属の薄膜と該第１の金属とは選択的エツチング
特性を有する第２の金属の薄膜との積層体より、
前記ゲート電極は第１の金属の薄膜よりなること
を特徴とするシリコン薄膜トランジスタマトリツ
クスとガラス基板上に複数本のゲートバス線を形
成し、該ゲートバス線の末端部をゲート電極とし
てシリコン薄膜トランジスタを形成し、該シリコ
ン薄膜トランジスタのドレインと接続し前記ゲー
トバス線と直交するドレインバス線を複数本形成
し、前記シリコン薄膜トランジスタのソースと接
続して駆動電極を形成してなすシリコン薄膜トラ
ンジスタマトリツクスの製造方法において、前記
複数のゲート電極は第１の金属の薄膜を形成、パ
ターニングして形成し、前記複数のゲートバス線
は、前記第１の金属の薄膜を溶解するエツチヤン
トによつては溶解せず。また、これを溶解するエ
ツチヤントのよつては前記第１の金属は溶解しな
い第２の金属の薄膜を、前記第１の金属の薄膜上
に時間を異にして形成、パターニングして形成す
ることを特徴とするシリコン薄膜トランジスタマ
トリツクスの製造方法とにある。
本発明は、時間を異にして実行させる２回の被
着・パターニング工程において、全く同一の場所
に２回とも塵等不測の物体が付着する確率は極め
て小さいという事実を利用してなされたものであ
り、まず、クローム等の第１の金属の薄膜を、比
較的薄く、例えば500Å程度の厚さに形成し、こ
れをパターニングしてゲートバス線の下層とゲー
ト電極とを形成し、次に、第２の金属を溶解除去
するエツチヤント（リン酸）が上記の第１の金属
を溶解しない性質の第２の金属例えばアルミニウ
ム等の薄膜を、比較的薄く、例えば500Å程度の
厚さに形成し、これをパターニングしてゲートバ
ス線の上層とを形成することとしたものである。
このとき、第１の金属（クローム）のエツチヤン
トは硝酸第二セリウムアンモニウムが好適であ
り、第２の金属（アルミニウム）のエツチヤント
は上記せるとおりリン酸が好適である。なお、第
１、第２の金属を溶解しないエツチヤントを使用
して第２の金属の薄膜をパターニングしてゲート
バス線の上層を形成し、つゞいてレジストマスク
を交換の上第２の金属の薄膜をパターニングして
ゲートバス線の下層とゲート電極とを形成しても
よい。
着・パターニング工程において、全く同一の場所
に２回とも塵等不測の物体が付着する確率は極め
て小さいという事実を利用してなされたものであ
り、まず、クローム等の第１の金属の薄膜を、比
較的薄く、例えば500Å程度の厚さに形成し、こ
れをパターニングしてゲートバス線の下層とゲー
ト電極とを形成し、次に、第２の金属を溶解除去
するエツチヤント（リン酸）が上記の第１の金属
を溶解しない性質の第２の金属例えばアルミニウ
ム等の薄膜を、比較的薄く、例えば500Å程度の
厚さに形成し、これをパターニングしてゲートバ
ス線の上層とを形成することとしたものである。
このとき、第１の金属（クローム）のエツチヤン
トは硝酸第二セリウムアンモニウムが好適であ
り、第２の金属（アルミニウム）のエツチヤント
は上記せるとおりリン酸が好適である。なお、第
１、第２の金属を溶解しないエツチヤントを使用
して第２の金属の薄膜をパターニングしてゲート
バス線の上層を形成し、つゞいてレジストマスク
を交換の上第２の金属の薄膜をパターニングして
ゲートバス線の下層とゲート電極とを形成しても
よい。
以下、図面を参照しつゝ、本発明の一実施例に
係るシリコン薄膜トランジスタマトリツクス及び
その製造方法についてさらに説明する。以下の工
程の説明に参照する図において、図ａ図は平面図
であり、図ｂはそのＡ−Ａ断面図である。
係るシリコン薄膜トランジスタマトリツクス及び
その製造方法についてさらに説明する。以下の工
程の説明に参照する図において、図ａ図は平面図
であり、図ｂはそのＡ−Ａ断面図である。
第８図ａ，ｂ参照
ガラス基板１上に、厚さ500Å程度にクローム
薄膜を形成し、これをパターニングして、ゲート
バス線の下層２４とゲート電極２４ａを形成す
る。このエツチングには硝酸第二セリウムアンモ
ニウムの水溶液を使用する。
薄膜を形成し、これをパターニングして、ゲート
バス線の下層２４とゲート電極２４ａを形成す
る。このエツチングには硝酸第二セリウムアンモ
ニウムの水溶液を使用する。
第９図参照
つゞいて厚さ500Å程度にアルミニウム薄膜を
形成し、これをパターニングしてゲートバス線の
上層２４ｂを形成する。このエツチングにはリン
酸を使用する。リン酸はクロームを溶解しないか
らゲート電極２４ａには何らの損傷も与えない。
形成し、これをパターニングしてゲートバス線の
上層２４ｂを形成する。このエツチングにはリン
酸を使用する。リン酸はクロームを溶解しないか
らゲート電極２４ａには何らの損傷も与えない。
以上の二工程において、塵等不測の物体がゲー
トバス線２４，２４ｂに偶発的に存在する確率は
従来技術の場合と全く同一であるが、上記の二工
程につゞけて存在する確率は極めて少ないので、
ゲートバス線２４，２４ｂに不良堆積が発生した
り、断線したりすることはない。
トバス線２４，２４ｂに偶発的に存在する確率は
従来技術の場合と全く同一であるが、上記の二工
程につゞけて存在する確率は極めて少ないので、
ゲートバス線２４，２４ｂに不良堆積が発生した
り、断線したりすることはない。
第１０図ａ，ｂ参照
全面に、厚さ3000Å程度の窒化シリコン膜１０
と、厚さ3000Å程度のシリコン膜１１とを形成す
る。この窒化シリコン膜１０の形成は、シラン
（SiH4）とアンモニア（NH3）と窒素（N2）と
の混合雰囲気中でなすプラズマCVD法を使用し
て可能であり、シリコン膜１１の形成は、シラン
（SiH4）と水素（H2）またはアルゴン（Ar）と
の混合雰囲気中でなすプラズマCVD法を使用し
て可能である。
と、厚さ3000Å程度のシリコン膜１１とを形成す
る。この窒化シリコン膜１０の形成は、シラン
（SiH4）とアンモニア（NH3）と窒素（N2）と
の混合雰囲気中でなすプラズマCVD法を使用し
て可能であり、シリコン膜１１の形成は、シラン
（SiH4）と水素（H2）またはアルゴン（Ar）と
の混合雰囲気中でなすプラズマCVD法を使用し
て可能である。
第１１図ａ，ｂ参照
ゲート領域を挟んでソース・ドレイン電極を形
成するため、ゲート電極２４ａに対応する領域に
フオトレジスト膜１３を形成し、シリコン膜１１
上に自然発生した自然発生酸化膜（図示せず）を
除去する。この工程はフツ酸とフツ化アンモニウ
ムとの混合水溶液である緩衝フツ酸溶液を使用し
て可能である。
成するため、ゲート電極２４ａに対応する領域に
フオトレジスト膜１３を形成し、シリコン膜１１
上に自然発生した自然発生酸化膜（図示せず）を
除去する。この工程はフツ酸とフツ化アンモニウ
ムとの混合水溶液である緩衝フツ酸溶液を使用し
て可能である。
第１２図ａ，ｂ参照
全面に、シリコン膜１１が含有する不純物の導
電型と同一の導電型の不純物を数百ppm〜１％含
み厚さが300〜500Åのシリコン膜１４と、厚さ
2000Å程度のアルミニウム膜１５を形成する。
電型と同一の導電型の不純物を数百ppm〜１％含
み厚さが300〜500Åのシリコン膜１４と、厚さ
2000Å程度のアルミニウム膜１５を形成する。
その後フオトレジスト膜１３を溶解して、フオ
トレジスト膜１３上のシリコン膜１４とアルミニ
ウム膜１５とをリフトオフして開口１３ａを形成
する。
トレジスト膜１３上のシリコン膜１４とアルミニ
ウム膜１５とをリフトオフして開口１３ａを形成
する。
第１３図ａ，ｂ参照
シリコン薄膜トランジスタ領域上にフオトレジ
ストマスク１６を形成した後、四フツ化炭素
（CF4）を反応性ガスとするドライエツチング法
を使用して、フオトレジストマスク１６によつて
覆われていない領域から、ゲートバス線２４，２
４ｂとゲート電極２４ａ以外のすべての膜を除去
してゲート絶縁膜５と動作層６とドレイン電極７
とソース電極８と残置形成する（シリコン膜１４
の一部はコンタクト層として残置される）。
ストマスク１６を形成した後、四フツ化炭素
（CF4）を反応性ガスとするドライエツチング法
を使用して、フオトレジストマスク１６によつて
覆われていない領域から、ゲートバス線２４，２
４ｂとゲート電極２４ａ以外のすべての膜を除去
してゲート絶縁膜５と動作層６とドレイン電極７
とソース電極８と残置形成する（シリコン膜１４
の一部はコンタクト層として残置される）。
第１図ａ，ｂ参照
レジストマスク１６を除去した後、ドレイン電
極７と接続してドレイン接続電極７ｂを形成し、
つゞいて、ゲートバス線２４，２４ｂとドレイン
バス線との交叉領域に層間絶縁膜４を形成した
後、スルーホール７ａを介してドレイン接続電極
７ｂと接続するようにドレインバス線３を形成
し、駆動電極９を形成し、ソース接続電極８ｂを
形成して駆動電極９とソース電極８とを接続し
て、シリコン薄膜トランジスタマトリツクスを完
成する。
極７と接続してドレイン接続電極７ｂを形成し、
つゞいて、ゲートバス線２４，２４ｂとドレイン
バス線との交叉領域に層間絶縁膜４を形成した
後、スルーホール７ａを介してドレイン接続電極
７ｂと接続するようにドレインバス線３を形成
し、駆動電極９を形成し、ソース接続電極８ｂを
形成して駆動電極９とソース電極８とを接続し
て、シリコン薄膜トランジスタマトリツクスを完
成する。
以上説明せる工程をもつて製造したシリコン薄
膜トランジスタマトリツクスは、工程中にそのゲ
ートバス線が断線することはないので製造歩留り
が向上する。試作の結果のよれば、従来30％程度
であつた歩留りが、本発明においては、85％に向
上した。しかも、ゲートバス線、特にゲート電極
の厚さを従来より減少することができ、ドレイン
バス線等の断線の危険が減少して、信頼性が向上
した。
膜トランジスタマトリツクスは、工程中にそのゲ
ートバス線が断線することはないので製造歩留り
が向上する。試作の結果のよれば、従来30％程度
であつた歩留りが、本発明においては、85％に向
上した。しかも、ゲートバス線、特にゲート電極
の厚さを従来より減少することができ、ドレイン
バス線等の断線の危険が減少して、信頼性が向上
した。
〔発明の効果〕
以上説明せるとおり、本発明によれば、ゲート
バス線が断線することがなく、すぐれた製造歩留
りを実現することができ、しかも、ゲート電極の
厚さを減少することができてその上に形成される
ドレインバス線の断線をおそれが少なく、さら
に、ゲート電極の厚さを減少しうるシリコン薄膜
トランジスタマトリツクス及びその製造方法を提
供することができる。
バス線が断線することがなく、すぐれた製造歩留
りを実現することができ、しかも、ゲート電極の
厚さを減少することができてその上に形成される
ドレインバス線の断線をおそれが少なく、さら
に、ゲート電極の厚さを減少しうるシリコン薄膜
トランジスタマトリツクス及びその製造方法を提
供することができる。
第１図ａ，ｂは、本発明の一実施例に係るシリ
コン薄膜トランジスタマトリツクスの平面図とそ
のＡ−Ａ断面図である。第２図ａ，ｂは従来技術
に係るシリコン薄膜トランジスタマトリツクスの
平面図とそのＡ−Ａ断面図である。第３図ａ，ｂ
〜第７図ａ，ｂは、従来技術に係るシリコン薄膜
トランジスタマトリツクスの主要製造工程完了後
の基板の平面図とそのＡ−Ａ断面図である。第８
図ａ，ｂ〜第１３図ａ，ｂは、本発明の一実施例
に係るシリコン薄膜トランジスタマトリツクスの
主要製造工程完了後の基板の平面図とそのＡ−Ａ
断面図である。 １……ガラス基板、２……ゲートバス線、２ａ
……ゲート電極、３……ドレインバス線、４……
層間絶縁膜、５……ゲート絶縁膜、６……シリコ
ン動作層、７……ドレイン電極、７ａ……スルー
ホール、７ｂ……ドレイン接続電極、８……ソー
ス電極、８ｂ……ソース接続電極、９……駆動電
極、１０……窒化シリコン膜、１１……シリコン
膜、１２……断線箇所、１３……フオトレジスト
膜、１３ａ……開口、１４……高不純物濃度シリ
コン膜、１５……アルミニウム膜、１６……フオ
トレジスト膜、２４……ゲートバス線の下層、２
４ａ……ゲート電極、２４ｂ……ゲートバス線の
上層。
コン薄膜トランジスタマトリツクスの平面図とそ
のＡ−Ａ断面図である。第２図ａ，ｂは従来技術
に係るシリコン薄膜トランジスタマトリツクスの
平面図とそのＡ−Ａ断面図である。第３図ａ，ｂ
〜第７図ａ，ｂは、従来技術に係るシリコン薄膜
トランジスタマトリツクスの主要製造工程完了後
の基板の平面図とそのＡ−Ａ断面図である。第８
図ａ，ｂ〜第１３図ａ，ｂは、本発明の一実施例
に係るシリコン薄膜トランジスタマトリツクスの
主要製造工程完了後の基板の平面図とそのＡ−Ａ
断面図である。 １……ガラス基板、２……ゲートバス線、２ａ
……ゲート電極、３……ドレインバス線、４……
層間絶縁膜、５……ゲート絶縁膜、６……シリコ
ン動作層、７……ドレイン電極、７ａ……スルー
ホール、７ｂ……ドレイン接続電極、８……ソー
ス電極、８ｂ……ソース接続電極、９……駆動電
極、１０……窒化シリコン膜、１１……シリコン
膜、１２……断線箇所、１３……フオトレジスト
膜、１３ａ……開口、１４……高不純物濃度シリ
コン膜、１５……アルミニウム膜、１６……フオ
トレジスト膜、２４……ゲートバス線の下層、２
４ａ……ゲート電極、２４ｂ……ゲートバス線の
上層。
Claims (1)
- 【特許請求の範囲】 １ 複数本のゲートバス線と、該ゲートバス線と
直交する複数本のドレインバス線と、該ドレイン
バス線と前記ゲートバス線との交点に設けられ前
記ゲートバス線と前記ドレインバス線とそれぞれ
接続されるゲートとドレインとを有するシリコン
薄膜トランジスタと、該シリコン薄膜トランジス
タのソースと接続される駆動電極とよりなるシリ
コン薄膜トランジスタマトリツクスにおいて、前
記ゲートバス線は、第１の金属の薄膜と該第１の
金属とは選択的エツチング特性を有する第２の金
属の薄膜との積層体よりなり、前記ゲート電極は
第１の金属の薄膜よりなることを特徴とするシリ
コン薄膜トランジスタマトリツクス。 ２ ガラス基板上に複数本のゲートバス線を形成
し、該ゲートバス線の末端部をゲート電極として
シリコン薄膜トランジスタを形成し、該シリコン
薄膜トランジスタのドレインと接続し前記ゲート
バス線と直交するドレインバス線を複数本形成
し、前記シリコン薄膜トランジスタのソースと接
続して駆動電極を形成してなすシリコン薄膜トラ
ンジスタマトリツクスの製造方法において、前記
複数のゲート電極は第１の金属の薄膜を形成・パ
ターニングして形成し、前記複数のゲートバス線
は、前記第１の金属の薄膜を溶解するエツチヤン
トによつては溶解せず、また、これを溶解するエ
ツチヤントのよつては前記第１の金属は溶解しな
い第２の金属の薄膜を、前記第１の金属の薄膜上
に時間を異にして形成・パターニングして形成す
ることを特徴とするシリコン薄膜トランジスタマ
トリツクスの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59213609A JPS6193488A (ja) | 1984-10-12 | 1984-10-12 | シリコン薄膜トランジスタマトリツクス及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59213609A JPS6193488A (ja) | 1984-10-12 | 1984-10-12 | シリコン薄膜トランジスタマトリツクス及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6193488A JPS6193488A (ja) | 1986-05-12 |
| JPH0568705B2 true JPH0568705B2 (ja) | 1993-09-29 |
Family
ID=16642013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59213609A Granted JPS6193488A (ja) | 1984-10-12 | 1984-10-12 | シリコン薄膜トランジスタマトリツクス及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6193488A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS639157A (ja) * | 1986-06-30 | 1988-01-14 | Canon Inc | 薄膜トランジスタの製造方法 |
| US5648663A (en) * | 1985-08-05 | 1997-07-15 | Canon Kabushiki Kaisha | Semiconductor structure having transistor and other elements on a common substrate and process for producing the same |
| JPH0830821B2 (ja) * | 1986-05-23 | 1996-03-27 | 株式会社日立製作所 | 液晶表示装置 |
| JPS62288881A (ja) * | 1986-06-09 | 1987-12-15 | 株式会社日立製作所 | 配線パタ−ンの形成方法 |
| JP2620241B2 (ja) * | 1987-06-10 | 1997-06-11 | 株式会社日立製作所 | 液晶表示装置 |
| JP2620240B2 (ja) | 1987-06-10 | 1997-06-11 | 株式会社日立製作所 | 液晶表示装置 |
| JPH0814668B2 (ja) * | 1988-02-16 | 1996-02-14 | シャープ株式会社 | マトリックス型液晶表示パネル |
| JPH1010583A (ja) * | 1996-04-22 | 1998-01-16 | Sharp Corp | アクティブマトリクス基板の製造方法、およびそのアクティブマトリクス基板 |
-
1984
- 1984-10-12 JP JP59213609A patent/JPS6193488A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6193488A (ja) | 1986-05-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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