JPH0567054B2 - - Google Patents
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- JPH0567054B2 JPH0567054B2 JP6951787A JP6951787A JPH0567054B2 JP H0567054 B2 JPH0567054 B2 JP H0567054B2 JP 6951787 A JP6951787 A JP 6951787A JP 6951787 A JP6951787 A JP 6951787A JP H0567054 B2 JPH0567054 B2 JP H0567054B2
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Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、半導体装置に関するもので、特に
高耐圧ICに使用されるものである。[Detailed Description of the Invention] [Object of the Invention] (Industrial Application Field) The present invention relates to a semiconductor device, and is particularly used for a high voltage IC.
（従来の技術）
従来、この種の半導体装置においては、各拡散
層間の降伏電圧を向上させるためにPN接合上に
おける空乏層（もしくは反転層と空乏層）が伸び
る側の半導体領域上に沿つて、絶縁層を介してポ
リシリコン層等の導電層から成るフイールドプレ
ートを設け、半導体基板表面における電界の集中
を緩和している。しかし、集積回路においては内
部電極の配線が必ず外部電極の不純物層上を横切
り、低不純物濃度領域には上記内部電極の配線下
に反転のチヤネルが形成される。このようなチヤ
ネルを阻止して降伏電圧を向上させるために、低
不純物濃度領域と高不純物濃度領域との境界に低
不純物濃度領域と同一導電型の高濃度の不純物層
を設けている。(Prior Art) Conventionally, in this type of semiconductor device, in order to improve the breakdown voltage between each diffusion layer, a depletion layer (or an inversion layer and a depletion layer) on a PN junction is formed along the semiconductor region on the side where the depletion layer (or inversion layer and depletion layer) extends. A field plate made of a conductive layer such as a polysilicon layer is provided with an insulating layer interposed therebetween to alleviate the concentration of electric field on the surface of the semiconductor substrate. However, in an integrated circuit, the internal electrode wiring always crosses over the impurity layer of the external electrode, and an inverted channel is formed under the internal electrode wiring in a low impurity concentration region. In order to prevent such channels and improve the breakdown voltage, a high concentration impurity layer of the same conductivity type as the low impurity concentration region is provided at the boundary between the low impurity concentration region and the high impurity concentration region.
第３図は、このようなフイールドプレートおよ
び反転チヤネルを阻止するための高濃度不純物層
を設けた半導体装置の一部を抽出した構成例を示
すもので、埋込みエピタキシヤル基板を利用して
形成したNPNトランジスタのコレクタ、基板間、
及びベース、コレクタ間の耐圧を向上させたもの
である。第３図において、１１はP-型のシリコ
ン基板、１２はN+型のコレクタ埋込み層、１３
はN-型のエピタキシヤル層（コレクタ）、１４は
ベース拡散層、１５はフイールド酸化膜（SiO2
膜）、１６はCVD層間絶縁膜（SiO2膜）、１７は
ベース電極引出し用のアルミ配線、１８はコレク
タフイールドプレート（ポリシリコン層）、１９
はベースフイールドプレート（ポリシリコン層）、
２０はコレクタ空乏層、２１はベース空乏層で、
上記コレクタフイールドプレート１８には高電位
が、ベースフイールドプレート１９には低電位が
それぞれ印加される。そして、上記コレクタ空乏
層２０及びベース空乏層２１によるシリコン基板
１１及びエピタキシヤル層１３の表面の電界集中
を緩和するとともに、コレクタ埋込み層１２によ
つて反転チヤネルを阻止して高耐圧化を図つてい
る。 Figure 3 shows an example of the structure of a part of a semiconductor device provided with such a field plate and a high concentration impurity layer for blocking an inversion channel, and is formed using a buried epitaxial substrate. Between the collector and substrate of the NPN transistor,
Also, the withstand voltage between the base and collector is improved. In FIG. 3, 11 is a P - type silicon substrate, 12 is an N + type collector buried layer, and 13 is a P - type silicon substrate.
is an N - type epitaxial layer (collector), 14 is a base diffusion layer, and 15 is a field oxide film (SiO 2
16 is a CVD interlayer insulating film (SiO 2 film), 17 is an aluminum wiring for extracting the base electrode, 18 is a collector field plate (polysilicon layer), 19 is
is the base field plate (polysilicon layer),
20 is a collector depletion layer, 21 is a base depletion layer,
A high potential is applied to the collector field plate 18, and a low potential is applied to the base field plate 19. The collector depletion layer 20 and the base depletion layer 21 alleviate electric field concentration on the surfaces of the silicon substrate 11 and the epitaxial layer 13, and the collector buried layer 12 prevents an inversion channel, thereby increasing the breakdown voltage. There is.
しかし、上記第３図に示したようなコレクタ埋
込み層（高濃度不純物層）１２を設けると、反転
チヤネルの上記高濃度不純物層１２へのリーチス
ルーによりトランジスタの耐圧が決定されてしま
う。そこで、更に耐圧を高めるためには各PN接
合間の距離を大きく設定する必要があり、パター
ン面積が増大がする欠点がある。 However, when the collector buried layer (high concentration impurity layer) 12 as shown in FIG. 3 is provided, the breakdown voltage of the transistor is determined by the reach-through of the inversion channel to the high concentration impurity layer 12. Therefore, in order to further increase the withstand voltage, it is necessary to set a large distance between each PN junction, which has the disadvantage of increasing the pattern area.
（発明が解決しようとする問題点）
上述したように従来の半導体装置は、素子の高
耐圧化を量ろうとするとパターン面積が増大する
欠点がある。(Problems to be Solved by the Invention) As described above, conventional semiconductor devices have the drawback that the pattern area increases when attempting to increase the breakdown voltage of the element.
この発明は上記のような事情に鑑みてなされた
もので、その目的とするところは、パターン面積
の増大を招くことなく２つのPN接合間の耐圧を
向上できる半導体装置を提供することである。 The present invention has been made in view of the above circumstances, and its purpose is to provide a semiconductor device that can improve the breakdown voltage between two PN junctions without increasing the pattern area.
［発明の構成］
（問題点を解決するための手段と作用）
すなわち、この発明においては、上記の目的を
達成するために、半導体基板表面に少なくとも２
つのPN接合を有し、これらのPN接合上に絶縁
層を介して配線層が形成される半導体装置におい
て、第１のPN接合上と上記配線層との間に上記
配線層と同じ電位が印加されることによりこの
PN接合に生成される空乏層もしくは反転層と空
乏層によつて発生する電界の集中を緩和する第１
のフイールドプレートを設けるとともに、第２の
PN接合上及び第１、第２のPN接合間の半導体
領域上と上記配線層との間に上記配線層と異なる
電位が印加されることによりこの第２のPN接合
に生成される空乏層もしくは反転層と空乏層によ
つて発生する電界の集中を緩和するし、且つ上記
第１のPN接合から第２のPN接合への空乏層も
しくは空乏層と反転層の到達を阻止する第２のフ
イールドプレートを設けている。[Structure of the Invention] (Means and Effects for Solving the Problems) That is, in this invention, in order to achieve the above object, at least two layers are formed on the surface of the semiconductor substrate.
In a semiconductor device having two PN junctions and a wiring layer formed on these PN junctions via an insulating layer, the same potential as the wiring layer is applied between the first PN junction and the wiring layer. This is done by
The first method alleviates the concentration of electric field caused by the depletion layer or inversion layer and depletion layer generated in the PN junction.
A field plate is provided, and a second field plate is provided.
A depletion layer or a second field that alleviates concentration of electric field generated by the inversion layer and the depletion layer and prevents the depletion layer from reaching the first PN junction to the second PN junction or the depletion layer and the inversion layer; A plate is provided.
このように構成することにより、上記第２のフ
イールドプレートに電界集中の緩和と第１、第２
のPN接合間の配線層下の半導体領域に生ずる空
乏層や反転層によるパンチスルーまたはリーチス
ルーによる降伏を防止するという２つの作用を持
たせることができるのでパターン面積を増大させ
ることなく耐圧を向上できる。 With this configuration, it is possible to alleviate the electric field concentration on the second field plate and to reduce the concentration of the electric field on the second field plate.
It has the dual effect of preventing breakdown due to punch-through or reach-through due to the depletion layer or inversion layer that occurs in the semiconductor region under the wiring layer between the PN junctions, improving the breakdown voltage without increasing the pattern area. can.
（実施例）
以下、この発明の一実施例について図面を参照
して説明する。第１図ａ，ｂは、埋込みエピタキ
シヤル基板を利用して形成したNPNトランジス
タのコレクタ、基板間、及びベース、コレクタ間
の耐圧を向上させたもので、ａ図はパターン平面
図、ｂ図はａ図のＸ−X′線に沿つた断面構成図
である。図において前記第３図と同一部分には同
じ符号を付している。P-型のシリコン基板１１
には、N+型のコレクタ埋込み層１２が形成され
る。このコレクタ埋込み層１２内にはコレクタと
なるN-型のエピタキシヤル層１３が埋込み形成
され、このエピタキシヤル層１３の表面領域にＰ
型のベース領域１４が形成される。このベース領
域１４内の表面領域には、N+型のエミツタ領域
２２が形成される。上記シリコン基板１１上には
フイールド酸化膜１５が形成され、このフイール
ド酸化膜１５上の上記ベース拡散層１４とエピタ
キシヤル層１３との接合部におけるエピタキシヤ
ル層１３上にはベースフイールドプレート１９
が、上記エピタキシヤル層１３、コレクタ埋込み
層１２及びシリコン基板１１上には、これらの領
域にまたがつてコレクタフイールドプレート２３
がそれぞれ設けられる。また、上記フイールド酸
化膜１５上及び上記フイールドプレート１９，２
３上の全面には、CVD層間絶縁膜１６が形成さ
れ、この層間絶縁膜１６及び上記フイールド酸化
膜１５の上記コレクタ埋込み層１２上、ベース拡
散層１４上、及びエミツタ拡散層２２上にはそれ
ぞれコンタクトホール２４〜２６が形成される。
そして、上記コンタクトホール２４を介してコレ
クタ電極２７と上記埋込み層１２が接続され、上
記コンタクトホール２５を介してベース電極配線
１７とベース領域１４が接続され、上記コンタク
トホール２６を介して上記エミツタ領域２２とエ
ミツタ電極２８がそれぞれ接続された構成となつ
ている。なお、ベースフイールドプレート１９は
コンタクトホール２９を介してエミツタ電極２８
に接続されることにより低電位が印加される。一
方、コレクタフイールドプレート２３にはコンタ
クトホール３０を介してコレクタ電極２７が接続
されることにより高電位が印加されており、ベー
ス電極１７には低電位が印加される。(Example) Hereinafter, an example of the present invention will be described with reference to the drawings. Figures 1a and 1b show an NPN transistor formed using a buried epitaxial substrate with improved breakdown voltage between the collector and the substrate, and between the base and collector. Figure a is a pattern plan view, and Figure b is a pattern plan view. FIG. 3 is a cross-sectional configuration diagram taken along the line X-X' in FIG. In the figure, the same parts as in FIG. 3 are given the same reference numerals. P - type silicon substrate 11
An N + type collector buried layer 12 is formed therein. An N - type epitaxial layer 13 serving as a collector is buried in this collector buried layer 12 , and a P layer is formed in the surface region of this epitaxial layer 13 .
A mold base region 14 is formed. An N + type emitter region 22 is formed in the surface region within this base region 14 . A field oxide film 15 is formed on the silicon substrate 11, and a base field plate 19 is formed on the epitaxial layer 13 at the junction between the base diffusion layer 14 and the epitaxial layer 13 on the field oxide film 15.
However, a collector field plate 23 is formed on the epitaxial layer 13, the collector buried layer 12, and the silicon substrate 11, spanning these regions.
are provided respectively. Also, on the field oxide film 15 and on the field plates 19, 2.
A CVD interlayer insulating film 16 is formed on the entire surface of 3, and a CVD interlayer insulating film 16 is formed on this interlayer insulating film 16, the collector buried layer 12 of the field oxide film 15, the base diffusion layer 14, and the emitter diffusion layer 22, respectively. Contact holes 24-26 are formed.
The collector electrode 27 and the buried layer 12 are connected through the contact hole 24, the base electrode wiring 17 and the base region 14 are connected through the contact hole 25, and the emitter region is connected through the contact hole 26. 22 and emitter electrode 28 are connected to each other. Note that the base field plate 19 is connected to the emitter electrode 28 through the contact hole 29.
A low potential is applied by connecting it to . On the other hand, a high potential is applied to the collector field plate 23 by connecting the collector electrode 27 through a contact hole 30, and a low potential is applied to the base electrode 17.
上記のような構成において、ベースフイールド
プレート１９はベース拡散層１４に印加される低
電位によつてエピタキシヤル層１３側に発生する
ベース空乏層２１によるエピタキシヤル層１３表
面の電界集中を緩和する働きをしている。また、
上記コレクタフイールドプレート２３は、シリコ
ン基板１１上の領域がコレクタ空乏層２０による
基板１１表面の電界を緩和する作用を有し、上記
エピタキシヤル層１３上の領域は上記ベース空乏
層（もしくは空乏層と反転層）２１がコレクタ埋
込み層１２に達するのを阻止する働きを有してい
る。これはフイールドプレート２３にベース電極
配線１７とは逆の電位（高電位）が印加されてい
ることによるものである。これによつて、コレク
タ、ベース間及びベース、コレクタ間の接合耐圧
を向上できるとともに、ベース、コレクタ間の距
離を大きく設定することなく空乏層２１のコレク
タ埋込み層１２への到達を阻止してベース、コレ
クタ間の耐圧を向上できる。具体的には、前記第
３図に示した構成ではたとえベース拡散層１４と
コレクタ埋込み層１２の距離を充分大きく設定し
たとしても降伏電圧は200〜220V程度にしかなら
ないが、第１図に示したような構成のフイールド
プレート２３を設けることにより降伏電圧を
280V程度にまで向上できる（フイールド酸化膜
１５の厚さが約1μｍの場合、他の膜厚でもほぼ
同様）。 In the above structure, the base field plate 19 serves to alleviate electric field concentration on the surface of the epitaxial layer 13 due to the base depletion layer 21 generated on the epitaxial layer 13 side due to the low potential applied to the base diffusion layer 14. doing. Also,
In the collector field plate 23, a region on the silicon substrate 11 has a function of relaxing the electric field on the surface of the substrate 11 due to the collector depletion layer 20, and a region on the epitaxial layer 13 has the function of relaxing the electric field on the surface of the substrate 11 due to the collector depletion layer 20, and the region on the epitaxial layer 13 has the function of relaxing the electric field on the surface of the substrate 11 due to the collector depletion layer 20. It has the function of preventing the inversion layer (inversion layer) 21 from reaching the collector buried layer 12. This is because a potential (high potential) opposite to that of the base electrode wiring 17 is applied to the field plate 23. As a result, the junction breakdown voltage between the collector and the base and between the base and the collector can be improved, and the depletion layer 21 is prevented from reaching the collector buried layer 12 without setting a large distance between the base and the collector. , the withstand voltage between the collectors can be improved. Specifically, in the structure shown in FIG. 3, even if the distance between the base diffusion layer 14 and the collector buried layer 12 is set sufficiently large, the breakdown voltage will only be about 200 to 220V; By providing the field plate 23 with such a configuration, the breakdown voltage can be reduced.
It can be increased to about 280V (if the thickness of the field oxide film 15 is about 1 μm, the same is true for other film thicknesses).
第２図ａ，ｂはこの発明の他の実施例を示すも
ので、二重拡散型MOS FETにこの発明を適用
したものである。ａ図はパターン平面図、ｂ図は
ａ図のＹ−Y′線に沿つた断面図で、第２図ａ，
ｂにおいて前記第１図ａ，ｂに対応する部分には
同じ符号を付している。N-型のエピタキシヤル
層１３の表面領域には、チヤネルベース領域とし
ての低濃度Ｐ型不純物層３１1，３１2、及びソー
ス領域としての高濃度Ｎ型不純物層３２1，３２2
域が形成されており、これらソース領域３２1，
３２2間のエピタキシヤル層１３上には、絶縁膜
を介してゲート電極３３が形成される。このゲー
ト電極３３にはゲート電極配線３４が、上記チヤ
ネル部ベース領域３１1，３１2及びソース領域３
２1，３２2上にはソース電極３５がそれぞれ接続
される。また、上記コレクタ埋込み層１２にはド
レイン電極３６が接続される。なお、３７〜４０
はコンタクトホールで、上記コンタクトホール３
９を介してフイールドプレート１９とソース電極
３５とが接続され、このフイールドプレート１９
に低電位が印加される。また、上記コンタクトホ
ール４０を介して上記フイールドプレート２３と
ドレイン電極３６が接続され、このフイールドプ
レート２３に高電位が印加される。 FIGS. 2a and 2b show another embodiment of the invention, in which the invention is applied to a double-diffused MOS FET. Figure a is a pattern plan view, figure b is a sectional view taken along the Y-Y' line in figure a, and Figure 2 a,
In b, parts corresponding to those in FIGS. 1a and b are given the same reference numerals. In the surface region of the N - type epitaxial layer 13, there are low concentration P type impurity layers 31 1 , 31 2 as channel base regions and high concentration N type impurity layers 32 1 , 32 2 as source regions.
These source regions 32 1 ,
A gate electrode 33 is formed on the epitaxial layer 13 between the gate electrodes 32 and 32 with an insulating film interposed therebetween. This gate electrode 33 has a gate electrode wiring 34 connected to the channel base regions 31 1 , 31 2 and the source region 3 .
A source electrode 35 is connected on each of 2 1 and 32 2 . Further, a drain electrode 36 is connected to the collector buried layer 12. In addition, 37-40
is a contact hole, and the above contact hole 3
The field plate 19 and the source electrode 35 are connected through the
A low potential is applied to the Further, the field plate 23 and the drain electrode 36 are connected through the contact hole 40, and a high potential is applied to the field plate 23.
このような構成においても、チヤネル部ベース
領域３１1，３１2とエピタキシヤル層１３間、及
びエピタキシヤル層１３とシリコン基板１１間に
形成される２つのPN接合は前記第１図の場合と
同様であり、チヤネル部ベース領域３１1，３１2
側から発生する空乏層２１が高濃度不純物領域１
２に到達するのをフイールドプレート２３で阻止
して耐圧を向上できる。 Even in this configuration, the two PN junctions formed between the channel base regions 31 1 and 31 2 and the epitaxial layer 13 and between the epitaxial layer 13 and the silicon substrate 11 are the same as in the case of FIG. , and the channel part base regions 31 1 , 31 2
A depletion layer 21 generated from the side forms a high concentration impurity region 1
2 can be prevented by the field plate 23, thereby improving the withstand pressure.
［発明の効果］
以上説明したようにこの発明によれば、パター
ン面積の増大を招くことなく２つのPN接合間の
耐圧を向上できる半導体装置が得られる。[Effects of the Invention] As described above, according to the present invention, a semiconductor device can be obtained in which the breakdown voltage between two PN junctions can be improved without increasing the pattern area.
第１図はこの発明の一実施例に係わる半導体装
置について説明するための図、第２図はこの発明
の他の実施例について説明するための図、第３図
は従来の半導体装置について説明するための図で
ある。
１１……P-型シリコン基板、１２……N+型コ
レクタ埋込み層、１３……N-型エピタキシヤル
層、１４……Ｐ型ベース領域、１５……フイール
ド酸化膜、１６……CVD層間絶縁膜、１７……
ベース電極配線、１９……ベースフイールドプレ
ート、２０……コレクタ空乏層、２１……ベース
空乏層、２２……N+型エミツタ領域、２３……
コレクタフイールドプレート、２４〜２６，２
９，３０……コンタクトホール、２７……コレク
タ電極、２８……エミツタ電極。
FIG. 1 is a diagram for explaining a semiconductor device according to one embodiment of the invention, FIG. 2 is a diagram for explaining another embodiment of the invention, and FIG. 3 is a diagram for explaining a conventional semiconductor device. This is a diagram for 11... P - type silicon substrate, 12... N + type collector buried layer, 13... N - type epitaxial layer, 14... P type base region, 15... field oxide film, 16... CVD interlayer insulation Membrane, 17...
Base electrode wiring, 19...Base field plate, 20...Collector depletion layer, 21...Base depletion layer, 22...N + type emitter region, 23...
Collector field plate, 24-26,2
9, 30... Contact hole, 27... Collector electrode, 28... Emitter electrode.
Claims (1)
を有し、これらのPN接合上に絶縁層を介して配
線層が形成される半導体装置において、第１の
PN接合上と上記配線層との間にそれぞれ絶縁層
を介して形成され、上記配線層と同じ電位が印加
されることによりこのPN接合に生成される空乏
層もしくは反転層と空乏層によつて発生する電界
の集中を緩和する第１のフイールドプレートと、
第２のPN接合上及び第１、第２のPN接合間の
半導体領域上と上記配線層との間にそれぞれ絶縁
層を介して形成され、上記配線層と異なる電位が
印加されることによりこの第２のPN接合に生成
される空乏層もしくは反転層と空乏層によつて発
生する電界の集中を緩和するとともに、上記第１
のPN接合から第２のPN接合への空乏層もしく
は空乏層と反転層の到達を阻止する第２のフイー
ルドプレートとを具備することを特徴とする半導
体装置。 ２ 前記第１、第２のPN接合はそれぞれ、埋込
みエピタキシヤル基板に形成されたNPNトラン
ジスタのベースとコレクタ間、及びコレクタと半
導体基板間に形成されたものであることを特徴と
する特許請求の範囲第１項記載の半導体装置。 ３ 前記第１、第２のPN接合はそれぞれ、埋込
みエピタキシヤル基板に形成された二重拡散型
MOS FETのチヤネル部ベース領域と埋込みエ
ピタキシヤル層間、及び埋込みエピタキシヤル層
と半導体基板間に形成されたものであることを特
徴とする特許請求の範囲第１項記載の半導体装
置。[Claims] 1. In a semiconductor device having at least two PN junctions on the surface of a semiconductor substrate, and in which a wiring layer is formed on these PN junctions via an insulating layer, a first
A depletion layer or an inversion layer and a depletion layer are formed on the PN junction and the wiring layer through insulating layers, respectively, and are generated at the PN junction by applying the same potential as the wiring layer. a first field plate that relieves concentration of the generated electric field;
A second PN junction is formed between the semiconductor region between the first and second PN junctions and the wiring layer through an insulating layer, and a potential different from that of the wiring layer is applied. It alleviates the concentration of the electric field generated by the depletion layer or inversion layer and depletion layer generated in the second PN junction, and
A semiconductor device comprising: a depletion layer extending from a PN junction to a second PN junction; or a second field plate for blocking the depletion layer and the inversion layer from reaching the second PN junction. 2. The first and second PN junctions are formed between the base and collector of an NPN transistor formed in a buried epitaxial substrate, and between the collector and a semiconductor substrate, respectively. A semiconductor device according to scope 1. 3 The first and second PN junctions each have a double diffusion type formed in a buried epitaxial substrate.
2. The semiconductor device according to claim 1, wherein the semiconductor device is formed between a channel base region of a MOS FET and a buried epitaxial layer, and between a buried epitaxial layer and a semiconductor substrate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6951787A JPS63234561A (en) | 1987-03-24 | 1987-03-24 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6951787A JPS63234561A (en) | 1987-03-24 | 1987-03-24 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63234561A JPS63234561A (en) | 1988-09-29 |
| JPH0567054B2 true JPH0567054B2 (en) | 1993-09-24 |
Family
ID=13404998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6951787A Granted JPS63234561A (en) | 1987-03-24 | 1987-03-24 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63234561A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2545987B2 (en) * | 1989-07-21 | 1996-10-23 | 日本電気株式会社 | High voltage MOS semiconductor device |
-
1987
- 1987-03-24 JP JP6951787A patent/JPS63234561A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63234561A (en) | 1988-09-29 |
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