JP2893793B2 - Vertical MOS field-effect transistor - Google Patents
Vertical MOS field-effect transistorInfo
- Publication number
- JP2893793B2 JP2893793B2 JP3538190A JP3538190A JP2893793B2 JP 2893793 B2 JP2893793 B2 JP 2893793B2 JP 3538190 A JP3538190 A JP 3538190A JP 3538190 A JP3538190 A JP 3538190A JP 2893793 B2 JP2893793 B2 JP 2893793B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- effect transistor
- mos field
- gate
- vertical mos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、縦型MOS電界効果トランジスタ（以後縦型M
OSFETと記す）に関し、特に保護ダイオードの特性向上
を目的とする。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a vertical MOS field-effect transistor (hereinafter referred to as a vertical MOS transistor).
OSFET) is specifically aimed at improving the characteristics of the protection diode.
従来、縦型MOSFETは、表面にゲート，ソース電極を形
成し、裏面にドレイン電極を形成しているが、静電耐圧
向上のためゲート・ソース間に保護ダイオードを第３図
（ａ）のように入れたり、また昭和７年度電子通信学会
総合全国大会予稿集237,238に示されているように保護
ダイオードを酸化膜に付着した多結晶シリコンで形成す
ることが提案されている。Conventionally, a vertical MOSFET has a gate and a source electrode formed on the front surface and a drain electrode on the back surface. However, a protection diode is provided between the gate and the source as shown in FIG. In addition, as shown in Proceedings 237,238 of the IEICE General Conference, 1982, it has been proposed to form a protection diode from polycrystalline silicon adhered to an oxide film.
上述した従来の縦型MOSFETは、静電耐圧を向上させる
ためにSi中に保護ダイオードを第３図（ａ）のように入
れると、素子部ソース電極と保護ダイオード部電極間に
3:Pベース領域（素子部）−2:N-半導体基板−3:Pベース
領域（保護ダイオード部）−5:N+領域の寄生PN-PN+サイ
リスタが形成されてしまう。In the above-mentioned conventional vertical MOSFET, when a protection diode is inserted in Si as shown in FIG. 3 (a) in order to improve the electrostatic withstand voltage, between the element part source electrode and the protection diode part electrode.
3: P base region (element portion) -2: N - semiconductor substrate-3: P base region (protection diode portion) -5: Parasitic PN - PN + thyristor in N + region is formed.
また酸化膜上の多結晶シリコンで保護ダイオードを形
成するとゲートリークが大きくなるという欠点がある。Further, when a protection diode is formed from polycrystalline silicon on an oxide film, there is a disadvantage that gate leakage increases.
本発明の目的は、ゲート保護ダイオードをSi中に形成
しても寄生トランジスタもしくはサイリスタが形成され
ることがなく、かつ、セル集積度を向上させるとともに
オン抵抗が改善できる縦型MOS電界効果トランジスタを
提供することにある。It is an object of the present invention to provide a vertical MOS field-effect transistor in which a parasitic transistor or a thyristor is not formed even when a gate protection diode is formed in Si, and a cell integration degree and an on-resistance can be improved. To provide.
本発明の縦型MOS電界効果トランジスタは、一導電型
の半導体基板に形成された基板と反対導電型の第１領域
と、その第１領域内に形成された半導体基板と同一導電
型の第２領域と、前記第１及び第２の領域を横切って表
面に形成された溝と、その溝部に形成されたゲート酸化
膜と、そのゲート酸化膜の表面に形成されたゲート電極
と、第２領域より取り出されたドレイン電極と、第１領
域と基板表面より取り出された表面のソース電極と、裏
面より取り出されたソース電極とを含んで構成される。A vertical MOS field-effect transistor according to the present invention includes a first region of a conductivity type opposite to a substrate formed on a semiconductor substrate of one conductivity type, and a second region of the same conductivity type as a semiconductor substrate formed in the first region. A region, a groove formed on the surface across the first and second regions, a gate oxide film formed on the groove, a gate electrode formed on the surface of the gate oxide film, and a second region. A drain electrode taken out from the first region, a source electrode on the front surface taken out of the first region and the substrate surface, and a source electrode taken out from the back surface.
すなわち、本発明は縦型MOSFETのゲート保護ダイオー
ドをSi中に入れるためには、横型MOSFETと同様にサブを
ソースにしなければ寄生トランジスタが形成されてしま
う。そこで、裏面をソース電極に、表面にゲート電極、
ドレイン電極を持ってくることにより、寄生トランジス
タが発生しなくなる。That is, according to the present invention, in order to put the gate protection diode of the vertical MOSFET in Si, a parasitic transistor is formed unless the sub is used as the source similarly to the horizontal MOSFET. Therefore, the back surface is a source electrode, the front surface is a gate electrode,
By bringing the drain electrode, a parasitic transistor does not occur.
さらに溝をほり、集積度を高めることにより、低オン
抵抗になるという特徴を有している。Further, the feature is that the on-resistance is reduced by excavating the groove and increasing the degree of integration.
次に、本発明について図面を参照して説明する。第１
図（ａ）〜（ｄ）は本発明の一実施例およびその製造方
法を説明するために工程順に示した断面図である。本実
施例ではＮチャンネルについて説明する。まず、第１図
（ａ）に示すように、N-型半導体基板２に酸化膜４を成
長させ、フォトリソグラフィ技術を用いてＰベース領域
３を２〜４μｍ形成する。次に第１図（ｂ）に示すよう
に、Ｐベース領域３内にN+領域５を0.5〜２μｍ形成す
る。次いで、第１図（ｃ）に示すように表面よりN+領域
およびＰベース領域を横切ってトレンチ溝６を形成し、
ゲート酸化膜７を300〜1000Å形成する。さらに第１図
（ｄ）に示すようにN+領域にドレイン電極９、基板１と
ベース領域３をショートして表面のソース電極とする。
また裏面はソース電極11とする。Next, the present invention will be described with reference to the drawings. First
FIGS. 3A to 3D are cross-sectional views sequentially illustrating steps for explaining an embodiment of the present invention and a method for manufacturing the same. In this embodiment, the N channel will be described. First, as shown in FIG. 1A, an oxide film 4 is grown on an N − type semiconductor substrate 2, and a P base region 3 is formed to a thickness of 2 to 4 μm by using a photolithography technique. Next, as shown in FIG. 1 (b), an N + region 5 is formed in the P base region 3 to a thickness of 0.5 to 2 μm. Next, as shown in FIG. 1 (c), a trench 6 is formed across the N + region and the P base region from the surface.
Gate oxide film 7 is formed at a thickness of 300 to 1000. Further, as shown in FIG. 1D, the drain electrode 9 is short-circuited to the N + region, and the substrate 1 and the base region 3 are short-circuited to form a source electrode on the surface.
The back surface is the source electrode 11.
以上で本実施例のＮチャンネル縦型MOS電界効果トラ
ンジスタが完成する。なお、Ｐチャンネルについても同
様に実施できることは説明するまもない。Thus, the N-channel vertical MOS field-effect transistor of this embodiment is completed. It should be noted that the same can be implemented for the P channel.
第２図は、本発明の他の実施例の縦断面図である。第
１図（ｄ）に示した第１の実施例に対しベースコンタク
トを良くするためにP+領域13を形成し、ゲート電極８を
多結晶シリコンにしたものである。FIG. 2 is a longitudinal sectional view of another embodiment of the present invention. In this embodiment, a P + region 13 is formed to improve the base contact with respect to the first embodiment shown in FIG. 1D, and the gate electrode 8 is made of polycrystalline silicon.
以上説明したように本発明は、表面にドレイン電極、
ゲート電極裏面にソース電極を形成することにより、ゲ
ート保護ダイオードをSi中に形成しても寄生Tr（もしく
はサイリスタ）を形成することがないという効果があ
る。As described above, the present invention provides a drain electrode on the surface,
By forming the source electrode on the back surface of the gate electrode, there is an effect that a parasitic Tr (or thyristor) is not formed even if a gate protection diode is formed in Si.
さらに溝を形成しているため、オン抵抗を低減できる
という効果がある。Further, since the grooves are formed, there is an effect that the on-resistance can be reduced.
第１図（ａ）〜（ｄ）は本発明の一実施例およびその製
造方法を説明するために工程順に示した縦断面図、第２
図は本発明の他の実施例の縦断面図、第３図（ａ），
（ｂ）は従来例の縦断面図およびその回路図である。 １……N+型半導体基板、11……ソース電極（裏面）、２
……N-型半導体基板、12……層間絶縁膜、３……Ｐベー
ス領域、13……P+領域、４……酸化膜、14……保護ダイ
オード、５……N+領域、６……トレンチ溝、（Ｉ）素子
部、７……ゲート酸化膜、（II）保護ダイオード部、８
……ゲート電極、９……ドレイン電極、10……ソース電
極（表面）。1 (a) to 1 (d) are longitudinal sectional views showing an embodiment of the present invention and a method of manufacturing the same in order of steps, and FIG.
The figure is a longitudinal sectional view of another embodiment of the present invention, and FIG.
FIG. 2B is a longitudinal sectional view of a conventional example and a circuit diagram thereof. 1 ... N + type semiconductor substrate, 11 ... Source electrode (back surface), 2
... N - type semiconductor substrate, 12 interlayer insulating film, 3 P base region, 13 P + region, 4 oxide film, 14 protection diode, 5 N + region, 6 ... trench groove, (I) element part, 7 ... gate oxide film, (II) protection diode part, 8
... gate electrode, 9 ... drain electrode, 10 ... source electrode (surface).
Claims (1)
反対導電型の第１領域と、該第１領域内に形成された半
導体基板と同一導電型の第２領域と、前記第１及び第２
の領域を横切って表面に形成された溝と、該溝部に形成
されたゲート酸化膜と、該ゲート酸化膜の表面に形成さ
れたゲート電極と、第２領域より取り出されたドレイン
電極と、第１領域と基板表面より取り出された表面のソ
ース電極と、裏面より取り出されたソース電極とを含む
ことを特徴とする縦型MOS電界効果トランジスタ。A first region of a conductivity type opposite to a substrate formed on a semiconductor substrate of one conductivity type; a second region of the same conductivity type as the semiconductor substrate formed in the first region; And the second
A groove formed in the surface across the region, a gate oxide film formed in the groove, a gate electrode formed on the surface of the gate oxide film, a drain electrode taken out from the second region, A vertical MOS field-effect transistor comprising: one region; a source electrode on the front surface taken out from the surface of the substrate; and a source electrode taken out from the back surface.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3538190A JP2893793B2 (en) | 1990-02-15 | 1990-02-15 | Vertical MOS field-effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3538190A JP2893793B2 (en) | 1990-02-15 | 1990-02-15 | Vertical MOS field-effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03238870A JPH03238870A (en) | 1991-10-24 |
| JP2893793B2 true JP2893793B2 (en) | 1999-05-24 |
Family
ID=12440321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3538190A Expired - Fee Related JP2893793B2 (en) | 1990-02-15 | 1990-02-15 | Vertical MOS field-effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2893793B2 (en) |
-
1990
- 1990-02-15 JP JP3538190A patent/JP2893793B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03238870A (en) | 1991-10-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3291957B2 (en) | Vertical trench MISFET and method of manufacturing the same | |
| JP3393148B2 (en) | High voltage power transistor | |
| KR100854078B1 (en) | MOS gated power semiconductor device and method for fabricating the same | |
| JPS6237545B2 (en) | ||
| JPH02309678A (en) | Insulated-gate field-effect transistor and manufacture thereof | |
| JPS60182171A (en) | Manufacture of semiconductor device | |
| JPH03157974A (en) | Vertical type field effect transistor | |
| JP3275569B2 (en) | Lateral high withstand voltage field effect transistor and method of manufacturing the same | |
| JPH0621468A (en) | Insulated gate semiconductor device | |
| JPS63266882A (en) | Vertical-type insulated-gate field-effect transistor | |
| JPS6252469B2 (en) | ||
| JPS6097661A (en) | Semiconductor integrated circuit device | |
| JP2893793B2 (en) | Vertical MOS field-effect transistor | |
| JP3204752B2 (en) | Semiconductor device | |
| JP3120440B2 (en) | Semiconductor bidirectional switch | |
| JP3217488B2 (en) | High voltage semiconductor device | |
| JP3503094B2 (en) | Insulated gate type static induction transistor | |
| JPH0722182B2 (en) | Complementary semiconductor device | |
| JPH02230774A (en) | Insulated gate type semiconductor device | |
| JPH1012876A (en) | Semiconductor device | |
| JPS61177776A (en) | Semiconductor device | |
| JP3048261B2 (en) | Method for manufacturing semiconductor device | |
| JPS6153773A (en) | Semiconductor device and production thereof | |
| JPH0669507A (en) | Power mosfet | |
| JPH01185976A (en) | Power mos-fet |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |