JPH0564173A - 映像デイジタルデータ伝送装置 - Google Patents
映像デイジタルデータ伝送装置Info
- Publication number
- JPH0564173A JPH0564173A JP22265291A JP22265291A JPH0564173A JP H0564173 A JPH0564173 A JP H0564173A JP 22265291 A JP22265291 A JP 22265291A JP 22265291 A JP22265291 A JP 22265291A JP H0564173 A JPH0564173 A JP H0564173A
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- JP
- Japan
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- data
- video
- circuit
- video digital
- digital data
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- Detection And Prevention Of Errors In Transmission (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】
【目的】 本発明は映像ディジタルデ−タ伝送におい
て、誤り検出・訂正の手段と、映像ディジタルデ−タを
STMフレ−ムに多重する手段を有する映像ディジタル
伝送装置を提供する。 【構成】 送信側では、映像ディジタルデ−タ送信装置
101で映像ディジタルデ−タにビデオパリティビット
を付加た映像ディジタルデ−タ符号化デ−タを出力し、
さらにSTMフレ−マ部106で映像ディジタルデ−タ
符号化デ−タをSTMフレ−ムに多重する。受信側で
は、STMデフレ−マ部108でSTMフレ−ムから映
像ディジタルデ−タ符号化デ−タ多重分離し、映像ディ
ジタルデ−タ受信装置109で、誤り検出・訂正を行
う。 【効果】 映像ディジタル伝送の品質が確保でき、さら
に映像ディジタルデ−タを広帯域ISDN網で伝送する
ことができる。
て、誤り検出・訂正の手段と、映像ディジタルデ−タを
STMフレ−ムに多重する手段を有する映像ディジタル
伝送装置を提供する。 【構成】 送信側では、映像ディジタルデ−タ送信装置
101で映像ディジタルデ−タにビデオパリティビット
を付加た映像ディジタルデ−タ符号化デ−タを出力し、
さらにSTMフレ−マ部106で映像ディジタルデ−タ
符号化デ−タをSTMフレ−ムに多重する。受信側で
は、STMデフレ−マ部108でSTMフレ−ムから映
像ディジタルデ−タ符号化デ−タ多重分離し、映像ディ
ジタルデ−タ受信装置109で、誤り検出・訂正を行
う。 【効果】 映像ディジタル伝送の品質が確保でき、さら
に映像ディジタルデ−タを広帯域ISDN網で伝送する
ことができる。
Description
【0001】
【産業上の利用分野】本発明は映像信号のディジタル伝
送に関するものである。
送に関するものである。
【0002】
【従来の技術】近年映像信号機器においては、映像信号
を量子化してディジタル信号として取り扱う機会が多く
なってきている。ディジタル信号はアナログ信号に比べ
て、ノイズの影響を受けにくい。従って、映像信号の伝
送をディジタル信号の形で行うとノイズの影響を受けに
くくなり、高品質の信号の伝送が可能となる。
を量子化してディジタル信号として取り扱う機会が多く
なってきている。ディジタル信号はアナログ信号に比べ
て、ノイズの影響を受けにくい。従って、映像信号の伝
送をディジタル信号の形で行うとノイズの影響を受けに
くくなり、高品質の信号の伝送が可能となる。
【0003】(図6)従来の伝送装置のブロック図を示
す。 高精細度テレビジョン機器間の伝送において、送
信側ではアナログ映像信号を74.25Mbpsでサン
プリングを行い、A/D変換を行う。その後601の映
像ディジタルデータ伝送装置でY信号を74.25Mb
psで10ビット並列、または8ビット並列、602の
映像ディジタルデータ伝送装置でPb/Pr信号を7
4.25Mbpsで10ビット並列、または8ビット並
列の信号として、クロック信号と合わせて608の21
ペア復号の、または、31ペア複合の導線対によって受
信側に伝送される。その後D/A変換を行い映像アナロ
グ信号を再生する。(例えば、放送技術開発協議会規格
BTA−S002参照)
す。 高精細度テレビジョン機器間の伝送において、送
信側ではアナログ映像信号を74.25Mbpsでサン
プリングを行い、A/D変換を行う。その後601の映
像ディジタルデータ伝送装置でY信号を74.25Mb
psで10ビット並列、または8ビット並列、602の
映像ディジタルデータ伝送装置でPb/Pr信号を7
4.25Mbpsで10ビット並列、または8ビット並
列の信号として、クロック信号と合わせて608の21
ペア復号の、または、31ペア複合の導線対によって受
信側に伝送される。その後D/A変換を行い映像アナロ
グ信号を再生する。(例えば、放送技術開発協議会規格
BTA−S002参照)
【0004】
【発明が解決しようとする課題】しかしながら上記の方
法では、伝送中に誤りが発生した場合、誤りを検出する
手段をもたない。また、伝送路に導線対を用いるため、
長距離の伝送に適しない。
法では、伝送中に誤りが発生した場合、誤りを検出する
手段をもたない。また、伝送路に導線対を用いるため、
長距離の伝送に適しない。
【0005】本発明は、上記従来の問題点を解決するも
ので、送信装置側でデータのパリティーを計算し、その
パリティーをデータと共に送信し、受信装置側で伝送中
に発生した誤りを検出し、誤ったデ−タに対して訂正を
行い、伝送品質の確保を行う。また、STMフレ−ムに
多重化させることにより広帯域ISDN網を通じて、よ
り長距離伝送を可能とする。さらに、高精細度テレビジ
ョンの伝送品質の確保を行う、映像デジタルデ−タ伝送
装置を提供することを目的とする。
ので、送信装置側でデータのパリティーを計算し、その
パリティーをデータと共に送信し、受信装置側で伝送中
に発生した誤りを検出し、誤ったデ−タに対して訂正を
行い、伝送品質の確保を行う。また、STMフレ−ムに
多重化させることにより広帯域ISDN網を通じて、よ
り長距離伝送を可能とする。さらに、高精細度テレビジ
ョンの伝送品質の確保を行う、映像デジタルデ−タ伝送
装置を提供することを目的とする。
【0006】
【課題を解決しようとする手段】この目的を達成するた
めに本発明の映像ディジタル伝送装置は、映像ディジタ
ルデ−タにビデオパリティデ−タを付加するためのビデ
オパティ演算回路とビデオパリティ付加回路、パリティ
検定を行うためのビデオパリティ分離回路とビデオパリ
ティ−演算回路と判定回路、映像ディジタルデ−タの誤
り訂正を行うための遅延回路と補間演算回路と選択回
路、ビデオパリティを付加した映像ディジタルデ−タを
STMフレ−ムに多重する分周回路と時間多重回路とS
TMフレ−マ、そしてSTMフレ−ムより映像ディジタ
ルデ−タを分離するSTMデフレ−マと多重分離回路と
多重回路とを具備している。
めに本発明の映像ディジタル伝送装置は、映像ディジタ
ルデ−タにビデオパリティデ−タを付加するためのビデ
オパティ演算回路とビデオパリティ付加回路、パリティ
検定を行うためのビデオパリティ分離回路とビデオパリ
ティ−演算回路と判定回路、映像ディジタルデ−タの誤
り訂正を行うための遅延回路と補間演算回路と選択回
路、ビデオパリティを付加した映像ディジタルデ−タを
STMフレ−ムに多重する分周回路と時間多重回路とS
TMフレ−マ、そしてSTMフレ−ムより映像ディジタ
ルデ−タを分離するSTMデフレ−マと多重分離回路と
多重回路とを具備している。
【0007】
【作用】この構成により本発明の映像ディジタルデ−タ
伝送装置は、映像ディジタルデ−タ送信装置で映像ディ
ジタルデ−タにビデオパリティ−デ−タを付加し、映像
ディジタルデ−タ受信装置でパリティ−検定を行うこと
により伝送誤りを検出し、補間により誤り訂正を行うこ
とができる。さらに、ビデオパリティ−デ−タ付加後、
STMフレ−ムに多重させることにより、広帯域ISD
N網による伝送が可能にさせる。
伝送装置は、映像ディジタルデ−タ送信装置で映像ディ
ジタルデ−タにビデオパリティ−デ−タを付加し、映像
ディジタルデ−タ受信装置でパリティ−検定を行うこと
により伝送誤りを検出し、補間により誤り訂正を行うこ
とができる。さらに、ビデオパリティ−デ−タ付加後、
STMフレ−ムに多重させることにより、広帯域ISD
N網による伝送が可能にさせる。
【0008】
【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。
しながら説明する。
【0009】伝送しようとする映像ディジタルデ−タ
を、BTA−002の規格に合致したY信号とPb/P
r信号おのおの10ビットの74.25Mbpsの信号
とする。また、ビデオパリティデ−タは、1ビットの奇
数パリティとする。そして、拡張ビットは、6ビットの
パラレルデ−タとする。(図3)の307・310の遅
延回路はともに1画素遅延させるものとする。
を、BTA−002の規格に合致したY信号とPb/P
r信号おのおの10ビットの74.25Mbpsの信号
とする。また、ビデオパリティデ−タは、1ビットの奇
数パリティとする。そして、拡張ビットは、6ビットの
パラレルデ−タとする。(図3)の307・310の遅
延回路はともに1画素遅延させるものとする。
【0010】(図1)において、104・105の映像
ディジタルデ−タ送信装置で2つの10ビット映像ディ
ジタルデ−タそれぞれに対して、1ビットのビデオパリ
ティデ−タを付加し、11ビット映像ディジタル符号化
デ−タを出力する。106のSTMフレ−マ部で、11
ビット映像ディジタル伝送デ−タ2つと拡張ビット6ビ
ットを合わせた28ビットのパラレルデ−タを16個の
STM−1フレ−ムに多重する。107のSTMデフレ
−マ部で、送られてきた16個のSTM−1フレ−ム
を、106のSTMFフレ−マ部の逆の操作で、2つの
11ビット映像ディジタル伝送デ−タと拡張ビット6ビ
ットに分離する。そして、109・110の映像ディジ
タルデ−タ受信装置で、2つの11ビット映像ディジタ
ル符号化デ−タそれぞれに対してビデオパリティデ−タ
を分離、誤りを検出し、誤りが検出された場合にはその
デ−タを破棄して、前後のデ−タより補間して10ビッ
ト映像ディジタルデ−タを出力する。
ディジタルデ−タ送信装置で2つの10ビット映像ディ
ジタルデ−タそれぞれに対して、1ビットのビデオパリ
ティデ−タを付加し、11ビット映像ディジタル符号化
デ−タを出力する。106のSTMフレ−マ部で、11
ビット映像ディジタル伝送デ−タ2つと拡張ビット6ビ
ットを合わせた28ビットのパラレルデ−タを16個の
STM−1フレ−ムに多重する。107のSTMデフレ
−マ部で、送られてきた16個のSTM−1フレ−ム
を、106のSTMFフレ−マ部の逆の操作で、2つの
11ビット映像ディジタル伝送デ−タと拡張ビット6ビ
ットに分離する。そして、109・110の映像ディジ
タルデ−タ受信装置で、2つの11ビット映像ディジタ
ル符号化デ−タそれぞれに対してビデオパリティデ−タ
を分離、誤りを検出し、誤りが検出された場合にはその
デ−タを破棄して、前後のデ−タより補間して10ビッ
ト映像ディジタルデ−タを出力する。
【0011】次に104・105の映像ディジタルデ−
タ送信装置、109・110の映像ディジタルデ−タ受
信装置、106のSTMフレ−マ部、そして108のS
TMデフレ−マ部について図面を用いて説明する。
タ送信装置、109・110の映像ディジタルデ−タ受
信装置、106のSTMフレ−マ部、そして108のS
TMデフレ−マ部について図面を用いて説明する。
【0012】(図2)は映像ディジタルデ−タ送信装置
のブロック図を示している。202のビデオパリティ演
算回路において、映像ディジタルデ−タより奇数パリテ
ィ演算をしビデオパリティ−として出力する。203の
ビデオパリティデ−タ付加回路において映像ディジタル
デ−タにビデオパリティデ−タを付加して、11ビット
の映像ディジタル符号化デ−タを出力する。(図3)は
映像ディジタルデ−タ受信装置のブロック図を示す。3
02のビデオパリティ分離回路で映像ディジタル符号化
デ−タより映像ディジタルデ−タと分離ビデオパリティ
デ−タとに分離する。306のビデオパリティデ−タ演
算回路において、映像ディジタルデ−タよりビデオパリ
ティデ−タを計算する。そして308の判定回路より分
離ビデオパリティデ−タとビデオパリティ−デ−タとの
排他的論理和をとり、ビデオパリティが一致したときは
1を、不一致の時は0を誤り訂正制御信号として出力す
る。307・310の遅延回路で2画素分遅延した映像
ディジタルデ−タBを得る。311の補間演算回路にお
いて映像ディジタルデ−タCと映像ディジタルデ−タB
を加算回路によって加算し、その出力をビットシフト回
路によってLSB方向にシフトさせることによって平均
値を演算し映像ディジタルデ−タDを得る。この映像デ
ィジタルデ−タDは、307の遅延回路で1画素分遅延
した映像ディジタルデ−タAの補間デ−タとなる。31
2の選択回路において、誤り訂正制御信号によって、誤
りを検出した場合(0)には映像ディジタルデ−タA
を、検出しなかった場合(1)には映像ディジタルデ−
タDを選択して出力する。
のブロック図を示している。202のビデオパリティ演
算回路において、映像ディジタルデ−タより奇数パリテ
ィ演算をしビデオパリティ−として出力する。203の
ビデオパリティデ−タ付加回路において映像ディジタル
デ−タにビデオパリティデ−タを付加して、11ビット
の映像ディジタル符号化デ−タを出力する。(図3)は
映像ディジタルデ−タ受信装置のブロック図を示す。3
02のビデオパリティ分離回路で映像ディジタル符号化
デ−タより映像ディジタルデ−タと分離ビデオパリティ
デ−タとに分離する。306のビデオパリティデ−タ演
算回路において、映像ディジタルデ−タよりビデオパリ
ティデ−タを計算する。そして308の判定回路より分
離ビデオパリティデ−タとビデオパリティ−デ−タとの
排他的論理和をとり、ビデオパリティが一致したときは
1を、不一致の時は0を誤り訂正制御信号として出力す
る。307・310の遅延回路で2画素分遅延した映像
ディジタルデ−タBを得る。311の補間演算回路にお
いて映像ディジタルデ−タCと映像ディジタルデ−タB
を加算回路によって加算し、その出力をビットシフト回
路によってLSB方向にシフトさせることによって平均
値を演算し映像ディジタルデ−タDを得る。この映像デ
ィジタルデ−タDは、307の遅延回路で1画素分遅延
した映像ディジタルデ−タAの補間デ−タとなる。31
2の選択回路において、誤り訂正制御信号によって、誤
りを検出した場合(0)には映像ディジタルデ−タA
を、検出しなかった場合(1)には映像ディジタルデ−
タDを選択して出力する。
【0013】(図4)はSTMフレ−マ部を示してい
る。404の32分周回路おいて、2つの11ビット映
像ディジタル伝送デ−タと拡張ビット6ビットとを合わ
せた28ビットを32分周する。得られた2.32MH
z28ビット32グル−プを8ビット112グル−プに
し、さらに16群に分け(8ビット7グル−プ16
群)、406の時間多重回路で各群を時間多重し(8ビ
ット16列、16.52MHz)する。そして408の
STMフレ−マでSTM−16フレ−ムに多重する。
る。404の32分周回路おいて、2つの11ビット映
像ディジタル伝送デ−タと拡張ビット6ビットとを合わ
せた28ビットを32分周する。得られた2.32MH
z28ビット32グル−プを8ビット112グル−プに
し、さらに16群に分け(8ビット7グル−プ16
群)、406の時間多重回路で各群を時間多重し(8ビ
ット16列、16.52MHz)する。そして408の
STMフレ−マでSTM−16フレ−ムに多重する。
【0014】(図4)はSTMデフレ−マ部のブロック
図を示しているSTMデフレ−マ部はSTMフレ−マ部
の反対の動作をする。501のSTMデフレ−マにおい
てSTM−16フレ−ムから16個のコンテナデ−タを
多重分離し、各コンテナデ−タを503の多重分離回路
で7列の8ビットパラレルデ−タに多重分離し、8個の
多重分離回路の出力を32列の28ビットパラレルデ−
タにして、505の多重回路で28ビットの映像ディジ
タル符号化デ−タと拡張ビットに分離する。
図を示しているSTMデフレ−マ部はSTMフレ−マ部
の反対の動作をする。501のSTMデフレ−マにおい
てSTM−16フレ−ムから16個のコンテナデ−タを
多重分離し、各コンテナデ−タを503の多重分離回路
で7列の8ビットパラレルデ−タに多重分離し、8個の
多重分離回路の出力を32列の28ビットパラレルデ−
タにして、505の多重回路で28ビットの映像ディジ
タル符号化デ−タと拡張ビットに分離する。
【0015】なお本実施例は10ビットの映像ディジタ
ルデ−タについて説明したが、8ビットの映像ディジタ
ルデ−タにでも同様の効果を有する。STM−16フレ
−ムにより、2405.3Mbps伝送できることよ
り、映像ディジタル符号化デ−タと拡張ビット合わせて
32ビットまで、本方式で、広帯域ISDN網での伝送
が可能である。
ルデ−タについて説明したが、8ビットの映像ディジタ
ルデ−タにでも同様の効果を有する。STM−16フレ
−ムにより、2405.3Mbps伝送できることよ
り、映像ディジタル符号化デ−タと拡張ビット合わせて
32ビットまで、本方式で、広帯域ISDN網での伝送
が可能である。
【0016】
【発明の効果】以上説明したように本発明によれば映像
ディジタルデ−タ送信装置において、ビデオパリティを
付けることにより、映像ディジタルデ−タ受信装置で伝
送誤りを検出し、訂正が可能となる。またBTAS−0
02の規格に合致した高精細テレビジョンスタジオデジ
タル信号をビデオパリティと合わせて分周と時分割多重
を行い16対の8ビットパラレルの149.5Mbps
以下の伝送速度をもつデジタルデータに変換させること
により、STM−16フレ−ムに多重・多重分離が可能
になり広帯域ISDN網にのせることができる。
ディジタルデ−タ送信装置において、ビデオパリティを
付けることにより、映像ディジタルデ−タ受信装置で伝
送誤りを検出し、訂正が可能となる。またBTAS−0
02の規格に合致した高精細テレビジョンスタジオデジ
タル信号をビデオパリティと合わせて分周と時分割多重
を行い16対の8ビットパラレルの149.5Mbps
以下の伝送速度をもつデジタルデータに変換させること
により、STM−16フレ−ムに多重・多重分離が可能
になり広帯域ISDN網にのせることができる。
【図1】本発明の一実施例の映像ディジタルデ−タ伝送
装置の要部を示すブロック図
装置の要部を示すブロック図
【図2】本発明の一実施例の映像ディジタルデ−タ送信
装置を示すブロック図
装置を示すブロック図
【図3】本発明の一実施例の映像ディジタルデ−タ受信
装置を示すブロック図
装置を示すブロック図
【図4】本発明の一実施例のSTMフレ−マ部を示すブ
ロック図
ロック図
【図5】本発明の一実施例のSTMデフレ−マ−部を示
すブロック図
すブロック図
【図6】従来の映像ディジタルデータ伝送装置を示すブ
ロック図
ロック図
202,306 ビデオパリティ演算回路 203 ビデオパリティ付加回路 204 送信回路 302 受信回路 303 ビデオパリティ分離回路 307,310 遅延回路 308 判定回路 311 補間演算回路 312 選択回路 404 32分周回路 405 時間多重回路 408 STMフレ−マ 502 多重分離回路 505 多重回路 509 STMデフレ−マ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 谷口 憲司 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (5)
- 【請求項1】 映像ディジタルデ−タより1画素デ−タ
毎にビデオパリティデ−タを演算するビデオパリティデ
−タ演算回路と、前記映像ディジタルデ−タに前記ビデ
オパリティデ−タを付加するビデオパリティデ−タ付加
回路と、送信回路とを具備することを特徴とする映像デ
ィジタルデ−タ送信装置。 - 【請求項2】 受信回路と、ビデオパリティデ−タが付
加された映像ディジタルデ−タより前記ビデオパリティ
デ−タと前記映像ディジタルデ−タとに分離するビデオ
パリティデ−タ分離回路と、前記映像ディジタルデ−タ
より1画素デ−タ毎にビデオパリティデ−タを演算する
ビデオパリティデ−タ演算回路と、前記2つのビデオパ
リティデ−タの一致・不一致を判定し誤り訂正制御信号
を出力する判定回路と、前記映像ディジタルデ−タをm
画素分遅延させる(mは1以上の整数)第1の遅延回路
と、前記第1の遅延回路出力を入力としn画素分遅延さ
せる(nは1以上の整数)第2の遅延回路と、前記映像
ディジタルデ−タと前記第2の遅延回路の出力より補間
デ−タを演算する補間演算回路と、前記第1の遅延回路
出力と前記補間デ−タとを前記誤り訂正制御信号により
切り替える選択回路とを具備することを特徴とする映像
ディジタルデ−タ受信装置。 - 【請求項3】 請求項1記載の映像ディジタルデ−タ送
信装置と、請求項2記載の映像ディジタルデ−タ受信装
置とを具備することを特徴とする映像ディジタル伝送装
置。 - 【請求項4】 oビットパラレルの映像ディジタルデ−
タに請求項1記載の映像ディジタルデ−タ符号化器によ
りビデオパリティデ−タをpビット付加した第1の映像
ディジタル符号化デ−タと、oビットパラレルの映像デ
ィジタルデ−タに請求項1記載の映像ディジタルデ−タ
符号化器によりビデオパリティデ−タをqビット付加し
た第2の映像ディジタル符号化デ−タと、拡張ビットr
ビットとを合わせたsビットのパラレルデ−タをt/s
分周する分周回路と(oは8または10,p,q,r1
以上の整数、sは19以上32以下の整数、tはsと1
28との最小公倍数)、前記分周回路により得られたパ
ラレルデ−タを8ビットパラレルデ−タ毎に分け前記8
ビットパラレルデ−タをt/128組を時間多重する時
間多重回路と、前記8ビットコンテナデ−タ8列ををS
TM−16フレ−ムに多重するSTMフレ−マとを具備
し、STM−16フレ−ムより16列の8ビットパラレ
ルのコンテナデ−タを分離するSTMデフレ−マと、前
記コンテナデ−タ1列をa/128列に多重分離する多
重分離回路と、前記多重分離回路16個の出力をbビッ
トのパラレルデ−タに分けbビットのパラレルデ−タに
多重する多重回路と(bは19以上32以下の整数、a
はbと128との最小公倍数)を具備することを特徴と
する請求項3記載の映像ディジタルデ−タ伝送装置。 - 【請求項5】 取り扱う映像信号が74.25Mbps
の高精細度テレビジョンの、Y,Pb/Prのディジタ
ル信号であることを特徴とする請求項4記載の映像ディ
ジタルデ−タ伝送装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22265291A JPH0564173A (ja) | 1991-09-03 | 1991-09-03 | 映像デイジタルデータ伝送装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22265291A JPH0564173A (ja) | 1991-09-03 | 1991-09-03 | 映像デイジタルデータ伝送装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0564173A true JPH0564173A (ja) | 1993-03-12 |
Family
ID=16785812
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22265291A Pending JPH0564173A (ja) | 1991-09-03 | 1991-09-03 | 映像デイジタルデータ伝送装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0564173A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5600365A (en) * | 1994-01-28 | 1997-02-04 | Sony Corporation | Multiple audio and video signal providing apparatus |
JP2009081766A (ja) * | 2007-09-27 | 2009-04-16 | Sony Corp | 受信装置、受信方法、情報処理装置、情報処理方法、及びプログラム |
-
1991
- 1991-09-03 JP JP22265291A patent/JPH0564173A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5600365A (en) * | 1994-01-28 | 1997-02-04 | Sony Corporation | Multiple audio and video signal providing apparatus |
JP2009081766A (ja) * | 2007-09-27 | 2009-04-16 | Sony Corp | 受信装置、受信方法、情報処理装置、情報処理方法、及びプログラム |
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