JPH0563171A - 光電変換素子の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 製造上の歩留りを大幅に改善しかつ信頼性が
向上される光電変換素子の製造方法を提供することであ
る。 【構成】 ガラス基板１５上にたとえばクロム、アルミ
ニウムなどで金属層３４をたとえばスパッタリングや蒸
着などの薄膜技術で形成し、パターン化して共通電極１
６を形成する。次に、ガラス基板１５上の前記共通電極
１６を被覆して非晶質シリコンからなる半導体層１７を
グロー放電によるＰ−ＣＶＤ法によって成膜する。この
製造段階のガラス基板１５を所定温度、所定時間で加熱
処理し、引き続き基準冷却速度ＶＴ２以下の冷却速度で
徐冷する熱処理を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、たとえば密着型イメー
ジセンサや薄膜トランジスタ、あるいは静電複写機にお
ける感光ドラム、太陽電池などに用いられ、非晶質シリ
コンを用いて形成される光電変換素子の製造方法に関す
る。

【０００２】

【従来の技術】たとえば密着型イメージセンサの画像読
取素子として、非晶質シリコンを用いた光電変換素子が
用いられている。このような光電変換素子は、透明なガ
ラス基板上にたとえばクロム、アルミニウムなどの金属
材料からスパッタリング法、あるいは蒸着法により下部
電極を形成し、下部電極上にグロー放電による化学的気
相成長法により非晶質シリコンから成る光電変換層を成
膜する。光電変換層上にＩＴＯ (インジウム錫酸化物）
層、クロムＣｒ層およびアルミニウムＡｌ層から成る上
部電極をスパツタリング法により形成する。これに続
き、光電変換層および上部電極をエッチングして導光窓
を形成する。このような製造工程によって、光電変換素
子が製造される。

【０００３】

【発明が解決しようとする課題】このような光電変換素
子を製造するに際して光電変換特性を向上するために、
（１）暗電流密度（Ｉｄ）の低下、（２）明電流密度
（Ｉｐ）の増加、（３）上記（１）項、（２）項の達成
による信号／雑音比の向上、（４）応答速度の高速化、
（５）光劣化および放射線劣化の回復を実現する必要が
ある。そのために、非晶質シリコンを基板温度（Ｔｓｕ
ｂ）１５０〜３００℃で成膜する技術が、特公平２−４
５３４４、特開昭５８−６８９６５および特開昭５８ー
１６２０７５などで知られている。しかしながら、これ
らの技術は、当該先行技術文献に基づく本件発明者の追
試によれば、効果の再現性が低く、また効果にばらつき
が大きいという不具合があり、製造時の歩留まりが低下
するという課題を有している。

【０００４】一方、成膜後のベーク処理で加熱された非
晶質シリコンの冷却速度を制御することにより、非晶質
シリコン中の欠陥であるＤ．Ｂ（ダングリングボンド）
密度が変化する例が知られている。しかしながら、この
例は前記暗電流密度や明電流密度と冷却速度との関係を
確認したものではなく、またショットキー障壁型の非晶
質シリコン膜で実験されたものである。ｐ−ｉ−ｎ型の
構造を有する非晶質シリコン膜において、前記ダングリ
ングボンド密度と暗電流密度および明電流密度の特性と
は必ずしも１対１対応するものではない。

【０００５】すなわち、前記ｐ−ｉ−ｎ型の非晶質シリ
コン膜を用いる光電変換層に関して、前述したような各
種の問題点を解決する手段は現在までは確認されておら
ず、したがって前記ｐ−ｉ−ｎ型の非晶質シリコン膜に
よる光電変換層を用いる光電変換素子の製造時に、暗電
流密度、明電流密度、各電流密度の程度に基づく信号／
雑音比、応答速度、および光劣化と放射線劣化の回復な
どの特性にばらつきが大きく、製造時の歩留まりが低い
という課題を有している。

【０００６】更に、非晶質シリコン膜のベーク処理後の
冷却処理が比較的速い冷却速度で行われる場合、成膜時
に発生した構造欠陥すなわち前記Ｄ．Ｂ密度や表面欠陥
などは、冷却工程時に凍結されるが、このような構造欠
陥は常温において熱力学的に準安定状態であり、熱エネ
ルギー（フォトン）あるいはフォトン（すなわち光の照
射）によって構造組換えが発生し、内部構造および表面
構造は安定状態に変化する。したがって、非晶質シリコ
ンを用いる光電変換素子は、製造中あるいは製造後にお
いて光電変換特性が時間とともに変化し、信頼性が低い
という課題を有している。

【０００７】本発明の目的は、上述の技術的課題を解消
し、製造時の歩留まりが向上され、信頼性が格段に向上
される光電変換素子の製造方法を提供することである。

【０００８】

【課題を解決するための手段】本発明は、絶縁基板上
に、下部電極と、非晶質半導体層からなる光電変換層
と、上部電極とをこの順序に形成する光電変換素子の製
造方法において、形成された光電変換層を加熱する工程
と、昇温した光電変換層を２℃／分以下の冷却速度で冷
却する冷却工程とを含むことを特徴とする光電変換素子
の製造方法である。

【０００９】

【作用】本発明に従えば、絶縁基板上に下部電極を形成
し、この上に複数の導電形式の非晶質半導体層を積層し
てなる光電変換層を形成し、形成された光電変換層を加
熱する。次に、昇温した光電変換層を予め定める基準冷
却速度以下の速度で冷却する。この上に上部電極を形成
する。

【００１０】前記光電変換層がｐ−ｉ−ｎ型の非晶質シ
リコンからなる場合、熱処理時に暗電流密度および明電
流密度に影響を与える要因として、少なくとも、（α）
半導体各層の界面での表面準位、荷電欠陥密度の変化、
（β）金属ー半導体結合部での表面準位、荷電欠陥密度
の変化、（γ）半導体各層間の内部応力による歪みの変
化（δ）Ｄ．Ｂ密度の変化、が想定される。

【００１１】前記（δ）項のダングリングボンドととも
に、（α）項および（β）項に示した表面準位も、熱平
衡型欠陥であるものが多いと想定され、加熱処理後の冷
却処理が比較的速い冷却速度で行われる場合、成膜時に
発生した構造欠陥すなわち前記ダングリングボンドや表
面欠陥などは、冷却工程時に高温時の非平衡状態のまま
凍結されるが、予め定める基準冷却速度以下の冷却速度
で徐冷すると、構造組換えが発生し、内部構造および表
面構造は安定状態に変化する。

【００１２】したがって、暗電流密度、明電流密度、各
電流密度の程度に基づく信号／雑音比、応答速度、およ
び光劣化と放射線劣化の回復などの特性のばらつきを可
及的に抑制することができ、製造上の歩留まりを格段に
向上することができる。

【００１３】また同様な理由により、欠陥の安定状態へ
の移行を１つの工程で実現してしまうため、製造時の当
該工程後の工程や、製造後に光電変換素子の特性が時間
とともに変化する事態を防止でき、信頼性を格段に向上
することができる。

【００１４】前記冷却工程に続いて上部電極を形成した
後、光電変換層を加熱し、更に加熱後の光電変換層を前
記予め定める基準冷却速度以下の冷却速度で冷却する第
２の冷却工程を含む場合や、当該第２の冷却工程に続い
て光電変換素子を加熱した後、加熱後の光電変換素子を
前記予め定める冷却速度以下の冷却速度で冷却する第３
の冷却工程を含場合でも、前記作用効果を達成すること
ができる。

【００１５】

【実施例】図１は本発明の一実施例に従って製造されて
いる完全密着型イメージセンサ (以下、イメージセンサ
と略す）１１の断面図であり、図２はイメージセンサ１
１の平面図である。イメージセンサ１１は、遮光性を有
するハウジング１２を備え、ＰＣＢ板 (信号処理配線基
板）１３上に一直線状にＬＥＤ (発光ダイオード）１４
が配置される。

【００１６】ベースプレート２８には、ガラス基板１５
が乗載され、ガラス基板１５上には共通電極１６と光の
入射によって通電状態が変化するアモルファスシリコン
などの半導体材料から成る半導体層１７と、たとえば透
明導電膜としてのＩＴＯ層１８と、クロム層１９および
アルミニウム層２０がこの順序で積層され、個別電極２
１が構成される。前記半導体層１７は、ｎ型非晶質シリ
コンからなるｎ層２９と、ｉ型非晶質シリコンからなる
ｉ層３０と、ｐ型非晶質シリコンからなるｐ層３１とが
積層されて構成される。

【００１７】このような構成が実装されたガラス基板１
５は、透光性を有する樹脂層２２で被覆され、その上に
は保護ガラス２３が配置される。また前記共通電極１
６、半導体層１７および個別電極２１を貫通して、読取
るべき原稿２４にＬＥＤ１４からの光を導くための導光
窓２５が形成される。導光窓２５は、図１の紙面と垂直
方向に多数間隔をあけて配置され、導光窓２５付近の前
記共通電極１６、半導体層１７および個別電極２１がそ
れぞれフォトダイオード２７を構成する。

【００１８】読取られるべき原稿２４は、保護ガラス２
３上に搬送ローラ２６によって圧接されて摺動し、ＬＥ
Ｄ１４から発生した光が矢符Ａ１で示すようにガラス基
板１５および導光窓２５を経て原稿２４を照射し、矢符
Ａ２で示すように反射して各フォトダイオード２７毎に
半導体層１７に入射する。半導体層１７において、前記
反射光により発生した電気信号は、個別電極２１を介し
て外部に出力される。

【００１９】本実施例は、上述したような構成を有する
イメージセンサ１１を製造するに際して、とりわけ光電
変換作用を実現する半導体層１７を形成するに際して、
半導体層１７の光電変換作用にばらつきを生じさせ、製
造上の歩留まりを低下させ、かつこのばらつきが時間的
に変化する点で、信頼性を損なう原因となっていたダン
グリングボンド等の構造欠陥を低減させ、安定化させよ
うとするものである。

【００２０】その論拠は、前記作用の項目で説明したよ
うに、熱処理時に暗電流密度および明電流密度に影響を
与える要因として想定される前記（α）項〜（δ）項に
対するもので、半導体層１７の加熱時は前記Ｄ．Ｂ密度
等の欠陥密度が増大するが、熱力学的平衡を保ったまま
冷却することで（すなわち、予め定める基準冷却速度以
下で冷却することで）欠陥密度の低減と安定化が図れる
との知見に基づくものである。本件発明者は、このよう
な知見の正当性を実証するために、以下のような実験を
行った。

【００２１】図３はこの実験に用いられた構成の系統図
である。すなわち、ガラス基板１５上に共通電極１６
と、前述したようにｎ層２９、ｉ層３０およびｐ層３１
からなる半導体層１７と、個別電極２１とを形成した
後、共通電極１６と個別電極２１との間に、出力電圧を
可変できる電源３２と電流計３３とを直列に接続した。
このとき、電源３２の極性はｐ層３１側を正極とし、ｎ
層２９側を負極とする逆バイアスに接続する。

【００２２】同一のガラス基板１５上に、図３に示す共
通電極１６、半導体層１７および個別電極２１を形成し
た後、これらを分断して図３に示す構成を複数個得た。
これらに対して、それぞれ２１０℃、１時間の加熱を行
った後、１００℃／分以上の冷却速度ＶＴ１で急冷、
２℃／分の冷却速度ＶＴ２で徐冷、１℃／分の冷却
速度ＶＴ３で徐冷、０．５℃／分の冷却速度ＶＴ４で
徐冷、の処理をそれぞれ行った。このような４種類の処
理が施された図３に示す試料に対し、印加されるバイア
ス電圧を変化させて、暗電流密度を計測した。その結果
を図４のグラフに示す。

【００２３】図４のラインＬ１，Ｌ２，Ｌ３，Ｌ４はそ
れぞれ前記冷却速度ＶＴ１，ＶＴ２，ＶＴ３，ＶＴ４の
場合にそれぞれ相当する。すなわち、冷却速度を落とす
ほど逆バイアスでの電圧変化が小さく、入射光量によっ
てのみ出力レベルが変化するというフォトダイオードと
して望ましい特性に近付くことが理解される。

【００２４】図５は図４に示した前述の実験結果に対
し、冷却速度ＶＴ１の暗電流出力を１００％としたとき
の冷却速度とバイアス電圧との関係を示すグラフであ
る。図５のラインＬ５，Ｌ６，Ｌ７は電源３２によるバ
イアス電圧がそれぞれ電圧Ｖｂ１，Ｖｂ２，Ｖｂ３（Ｖ
ｂ１＜Ｖｂ２＜Ｖｂ３）の場合である。図５からはバイ
アス電圧の高低に拘わらず、冷却速度を低下した場合
程、暗電流密度を大きく低減できることが理解される。

【００２５】また図４および図５の実験結果を得るに用
いた上述のように作成された４種類の冷却条件の下での
試料に対して、図３に示すように個別電極２１側から光
を照射して、一例として１００Ｌｕｘ当たりの明電流密
度を計測した。図６のラインＬ１１，Ｌ１２，Ｌ１３，
Ｌ１４は、前記冷却速度ＶＴ１〜ＶＴ４でそれぞれ作成
された試料に対応する。図６からは明電流密度の前記冷
却速度に対応するラインＬ１１〜Ｌ１４に示される変化
状態は、バイアス電圧の変化に対応する顕著な変化状態
の相違は見受けられず、バイアス電圧に正に同程度の相
関があるものと判断される。

【００２６】図７は図６の計測結果を冷却速度ＶＴ１の
場合を１００％としたときの他の冷却条件における出力
％の変化を示すグラフである。図７のラインＬ８，Ｌ
９，Ｌ１０は図５で説明したバイアス電圧Ｖｂ１，Ｖｂ
２，Ｖｂ３と同一電圧である。いずれのラインＬ８〜Ｌ
１０でも、冷却速度ＶＴ１に対し、当該冷却速度ＶＴ１
より小さな冷却速度ＶＴ２で出力が低下しているが、冷
却速度ＶＴ２以下ではいずれも出力が増大しており、し
かも出力比としてはバイアス電圧が小さい程、出力の増
大の程度が大きいという結果が見られる。

【００２７】すなわち、図４〜図７の実験結果からイメ
ージセンサ１１を製造する工程において、半導体層１７
を製造する際に半導体層１７後、加熱処理を行った後の
冷却処理は、前記冷却速度ＶＴ２以下の冷却速度で徐冷
することにより、半導体層１７における前記ダングリン
グボンドが抑制されることが判明した。一方、上記実験
結果が示す原理は、成膜工程および加熱工程において、
半導体層１７に生じたダングリングボンドは、急速に冷
却されることにより、非熱平衡状態で半導体層１７中に
凍結されるのに対し、前記基準冷却速度ＶＴ２より小さ
な冷却速度では、熱平衡状態を保ったまま冷却が行われ
る。これにより、シリコンネットワーク中で未結合でダ
ングリングボンドとなっていた部分が再結合するので、
前記Ｄ．Ｂ密度を減少させている。

【００２８】したがって、本発明の眼目は、非晶質シリ
コンからなる半導体層１７への加熱処理に引き続く徐冷
処理であり、このような処理は前記実施例において述べ
た半導体層１７の形成後、個別電極２１の製造に先立っ
て行われる加熱処理と徐冷処理とに限らず、このような
加熱処理と徐冷処理とによって、半導体層１７を形成し
た後、個別電極２１を形成した後に、１５０〜３００℃
で加熱処理し前記基準冷却速度以下の冷却速度で冷却す
る工程を行ってもよいのは勿論である。

【００２９】更に、個別電極２１の製造に引き続き、イ
メージセンサ１１の動作制御を行う集積回路素子を設備
し、ワイヤーボンディング等で、電気的に接続した後、
１００〜２５０℃で加熱処理し、前記基準冷却速度ＶＴ
２以下の冷却速度で冷却する用にしてもよいのは勿論で
ある。本発明は、これらのいずれかの工程で徐冷処理を
行うようにしてもよく。あるいは２工程あるいは３工程
の複数工程で徐冷処理を行うようにしてもよいのは勿論
である。

【００３０】図８はイメージセンサ１１の製造工程の全
体を示す工程図であり、図９はこの製造工程を説明する
断面図である。図８工程ａ１では、図９（１）に示され
るようにガラス基板１５上にたとえばクロム、アルミニ
ウムなどで金属層３４をたとえばスパッタリングや蒸着
などの薄膜技術で形成し、パターン化して共通電極１６
を形成する。

【００３１】工程ａ２では、図９（２）に示されるよう
にガラス基板１５上の前記共通電極１６を被覆して非晶
質シリコンからなる前述したような半導体層１７をグロ
ー放電によるＰ−ＣＶＤ法によって成膜する。工程ａ３
ではこの製造段階のガラス基板１５を所定温度、所定時
間で加熱処理し、引き続き前記基準冷却速度ＶＴ２以下
の冷却速度で徐冷するなどの熱処理を行う。

【００３２】工程ａ４では、図９（３）に示されるよう
に、ガラス基板１５および半導体層１７を被覆して、Ｉ
ＴＯ層１８、クロム層１９およびアルミニウム層２０を
この順序にスパッタリングにより成膜する。工程ａ５で
はアルミニウム層２０、クロム層１９およびＩＴＯ層１
８をエッチングし、所望の電極形状が得られるようにパ
ターンニングを行う。

【００３３】工程ａ６では、半導体層１７および共通電
極１６をエッチングして、導光窓２５を形成する。工程
ａ７では、この製造段階のガラス基板１５を１５０〜３
００℃で加熱し、引き続いて前記冷却速度ＶＴ２以下の
冷却速度で徐冷する熱処理を行う。工程ａ８ではこの上
に、樹脂層２２を介して保護ガラス２３を固着し、さら
にイメージセンサ１１の画像読み取り動作を行うための
集積回路素子をたとえばガラス基板１５上に形成し、こ
の集積回路素子と個別電極２１とを電気的に接続するボ
ンディングワイヤを接続するなど各種回路素子を実装す
る。工程ａ９ではこの製造段階のガラス基板１５に対
し、１００〜２５０℃で加熱し、前記冷却速度ＶＴ２以
下の冷却速度で徐冷する。

【００３４】以上のようにして、本実施例では、ｐ−ｉ
−ｎ接合の構造を有する半導体層１７を製造した後、加
熱処理に引き続き前記基準冷却速度ＶＴ２以下の冷却速
度で徐冷するようにした。これにより、半導体層１７に
おいて成膜工程中あるいは加熱処理中に発生するダング
リングボンドの密度を格段に低減することができ、暗電
流密度を格段に低下することができる。また、その達成
により、共通電極１６および個別電極２１から得られる
信号に対して、Ｓ／Ｎを格段に向上することができる。

【００３５】また、前記ダングリングボンドを格段に抑
制することにより、イメージセンサにおいてダングリン
グボンドが抑制され、したがってダングリングボンドが
残存した際に従来例で述べたような半導体層１７の特性
が製造後の時間経過に伴って変化する事態を防止するこ
とができる。これにより、製造上の歩留まりが格段に向
上されるとともに、信頼性を向上することができる。

【００３６】本発明の実施例は、前記実施例の密着型イ
メージセンサ１１に限定されるものではなく、薄膜トラ
ンジスタ、あるいは静電複写機における感光ドラム、太
陽電池など、非晶質シリコンを用いて形成される光電変
換素子を有する半導体装置に関して広く実施されるもの
である。

【００３７】

【発明の効果】以上のように本発明に従えば、絶縁基板
上に下部電極を形成し、この上に複数の導電形式の非晶
質半導体層を積層してなる光電変換層を形成し、形成さ
れた光電変換層を加熱する。次に、昇温した光電変換層
を予め定める基準冷却速度以下の速度で冷却する。この
上に上部電極を形成する。

【００３８】前記光電変換層が例としてｐ−ｉ−ｎ型の
非晶質シリコンからなる場合、熱処理時に暗電流密度お
よび明電流密度に影響を与える要因として、少なくと
も、（α）半導体各層の界面での表面準位、荷電欠陥密
度の変化、（β）金属ー半導体結合部での表面準位、荷
電欠陥密度の変化、（γ）半導体各層間の内部応力によ
る歪みの変化（δ）Ｄ．Ｂ密度の変化、が想定される。

【００３９】前記（δ）項のＤ．Ｂ密度とともに（α）
項および（β）項に示した表面準位も、熱平衡型欠陥で
あるものが多いと想定され、加熱処理後の冷却処理が比
較的速い冷却速度で行われる場合、成膜時に発生した構
造欠陥すなわち前記Ｄ．Ｂ密度や表面欠陥などは、冷却
工程時に高温時の非平衡状態のまま凍結されるが、予め
定める基準冷却速度以下の冷却速度で徐冷すると、構造
組換えが発生し、内部構造および表面構造は安定状態に
変化する。

【００４０】したがって、暗電流密度、明電流密度、各
電流密度の程度に基づく信号／雑音比、応答速度、およ
び光劣化と放射線劣化の回復などの特性のばらつきを可
及的に抑制することができ、製造上の歩留まりを格段に
向上することができる。

【００４１】また同様な理由により、欠陥の安定状態へ
の移行を１つの工程で実現してしまうため、製造時の当
該工程後の工程や、製造後に光電変換素子の特性が時間
とともに変化する事態を防止でき、信頼性を格段に向上
することができる。

【００４２】前記冷却工程に続いて上部電極を形成した
後、光電変換層を加熱し、更に加熱後の光電変換層を前
記予め定める基準冷却速度以下の冷却速度で冷却する第
２の冷却工程を含む場合や、当該第２の冷却工程に続い
て光電変換素子を加熱した後、加熱後の光電変換素子を
前記予め定める冷却速度以下の冷却速度で冷却する第３
の冷却工程を含場合でも、前記作用効果を達成すること
ができる。

【図面の簡単な説明】

【図１】本発明の一実施例に従って製造されるイメージ
センサ１１の断面図である。

【図２】イメージセンサ１１の平面図である。

【図３】本発明の作用を説明する断面図である。

【図４】本実施例の半導体層１７のバイアス電圧に対応
する暗電流密度の変化を示すグラフである。

【図５】明電流密度の出力比を示すグラフである。

【図６】本実施例の半導体層１７のバイアス電圧に対応
する明電流密度の変化を示すグラフである。

【図７】明電流密度の出力比を示すグラフである。

【図８】本発明の一実施例の製造工程を説明する工程図
である。

【図９】本実施例の製造工程を説明する断面図である。

【符号の説明】

１１ イメージセンサ １５ ガラス基板 １６ 共通電極 １７ 半導体層 １８ ＩＴＯ層 １９ クロム層 ２０ アルミニウム層 ２１ 個別電極 ２９ ｎ層 ３０ ｉ層 ３１ ｐ層

フロントページの続き (72)発明者 塚田 稔 鹿児島県姶良郡隼人町内999番地３ 京セ ラ株式会社鹿児島隼人工場内 (72)発明者 吉田 雄二 鹿児島県姶良郡隼人町内999番地３ 京セ ラ株式会社鹿児島隼人工場内

Claims (1)

【特許請求の範囲】
1. 【請求項１】 絶縁基板上に、下部電極と、非晶質半導
   体層からなる光電変換層と、上部電極とをこの順序に形
   成する光電変換素子の製造方法において、 形成された光電変換層を加熱する工程と、 昇温した光電変換層を２℃／分以下の冷却速度で冷却す
   る冷却工程とを含むことを特徴とする光電変換素子の製
   造方法。