JPH0557932U - 同期カウンタ回路 - Google Patents

Abstract

(57)【要約】 【目的】 １つのカウンタの出力タイミングを変える事
により他の出力タイミングの補正を行う事を目的とす
る。 【構成】 連携動作を行うことにより制御可能なカウン
タ構成として、１つのタイミング出力を、他のカウンタ
にトリガー入力として、その時点よりカウントＵＰを行
う。 【効果】 制御するタイミングが同じである場合、全て
のカウンタ値を修正しなくても、１つのタイミングを変
えるだけで良い。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

この考案は同期回路の構成に関するものである。

【０００２】

【従来の技術】

図３はディジタル自動車電話のタイムベースに使用された構成であり、図にお いて、１は基準カウンタ、２は補助カウンタＡ、３は補助カウンタＢ、４は上記 基準カウンタ１の設定値を記憶している基準カウンタ用レジスタ、５は上記補助 カウンタＡの設定値を記憶している補助カウンタ用レジスタＡ、６は上記補助カ ウンタＢの設定値を記憶している補助カウンタ用レジスタＢである。

【０００３】 次に動作について説明する。基準カウンタ１、補助カウンタＡ２、補助カウン タＢ３のそれぞれに入力されているトリガー信号により、基準カウンタ用レジス タ４、補助カウンタ用レジスタＡ５、補助カウンタ用レジスタＢ６に記憶されて いるデータを読み出して、それぞれのカウンタに入力されているクロックに同期 して、カウントＵＰを行う。カウンタにオーバーフローが発生したらそのタイミ ングに同期して外部に出力信号を出す。時間軸にとると、オーバーフローする順 番として、基準カウンタ１が最も早く、次いで補助カウンタＡ，最後に補助カウ ンタＢとなる。それぞれのカウンタがオーバーフローする時間差は常に一定とな る。

【０００４】

【考案が解決しようとする課題】

従来のカウンタ構成は以上のように構成されているので、基準カウンタの出力 信号のタイミングを変化させると、時間差を一定にする為に、補助カウンタＡ， 補助カウンタＢの出力信号のタイミングを変えなければならず、その為にはそれ ぞれのレジスタに記憶しているデータを変える事が必要で、また、カウンタ自体 のビット数が大きくなってしまうなどの問題点があった。

【０００５】 この考案は上記のような問題点を解消するためになされたもので、基準カウン タの出力タイミングを変化させると、自動的に補助カウンタの出力タイミングも 変化するようにできるとともに、補助カウンタのビット数を小さくできることを 目的とする。

【０００６】

【課題を解決するための手段】

この考案に係るカウンタ構成は、１つの同期カウンタの設定を変える事により 、他の同期カウンタとの時間的なずれを自動的に修正する事により、同じタイミ ングで外部に対し出力するものである。

【０００７】

【作用】

この考案における作用は、連携動作を必要とするタイミング制御において、常 に一定とする事ができる。

【０００８】

【実施例】

実施例１． 以下、この考案の一実施例を図について説明する。図１において、１は基準カ ウンタ、２は補助カウンタＡ、３は補助Ｂ、４は上記基準カウンタ１の設定値を 記憶している基準カウンタ用レジスタ、５は上記補助カウンタＡの設定値を記憶 している補助カウンタ用レジスタＡ、６は上記補助カウンタＢの設定値を記憶し ている補助カウンタ用レジスタＢである。

【０００９】 次に動作について説明する。基準カウンタ１、に入力されているトリガー信号 により、基準カウンタ用レジスタ４、に記憶されているデータを読み出して、カ ウンタに入力されているクロックに同期して、カウントＵＰを行う。カウンタに オーバーフローが発生したらそのタイミングに同期して外部に出力信号を出す。 その出力信号は同時に補助カウンタＡ２、及び補助Ｂ３、にトリガー信号として 入力する。補助カウンタＡ２、と補助カウンタＢ３、は、補助カウンタ用レジス タＡ５、補助カウンタ用レジスタＢ６、よりデータを読み出して、カウンタに入 力されているクロックに同期して、カウントＵＰを行う。カウンタにオーバーフ ローが発生したらそのタイミングに同期して外部に出力信号を出す。

【００１０】 実施例２． なお、上記実施例では基準カウンタの出力信号により、他の補助カウンタに対 してトリガーを与えていたが、図２に示すように、比較回路を設けて、基準カウ ンタの値を出力信号が出力されるカウンタ値になるとトリガー信号を発生するよ うにしても良い。

【００１１】 実施例３． この考案において、基準カウンタ＋補助カウンタ×２の構成でなく、必要とす る補助カウンタの個数を増した実施例である。

【００１２】 実施例４． この考案において、補助カウンタに対してレジスタを設けて、可変できる構成 であったが、その必要が無い場合、レジスタを設ける必要はない。

【００１３】

【考案の効果】

以上のように、この考案によれば、基準カウンタ用レジスタのデータを変える だけで、他のカウンタ出力タイミングを制御できるように構成したので、制御方 法が簡単になり、また、補助カウンタはトリガー信号がくるまで、カウント動作 をする必要は無いので、カウンタのビット数を減らす事ができる効果がある。

【図面の簡単な説明】

【図１】この考案の一実施例によるカウンタ構成であ
る。

【図２】この考案の他の実施例によるカウンタ構成であ
る。

【図３】従来のカウンタ構成である。

【図４】他の実施例。

【図５】他の実施例。

【符号の説明】

１ 基準カウンタ ２ 補助カウンタＡ ３ 補助カウンタＢ ４ 基準カウンタ用レジスタ ５ 補助カウンタ用レジスタＡ ６ 補助カウンタ用レジスタＢ ７ 比較回路 ８ 補助カウンタＣ ９ 補助カウンタＤ 10 補助カウンタ用レジスタＣ 11 補助カウンタ用レジスタＤ

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 下記の１〜３を備えた同期カウンタ回路 １，１つの同期カウンタの出力信号により、他の同期カ
   ウンタに対してトリガーを与える。 ２，１つの同期カウンタの出力信号により、他の同期カ
   ウンタの補正を行う。 ３，１つの同期カウンタの出力信号により、他の同期カ
   ウンタのbit 数を減らす。