JPH0555920A - アナログ−デイジタル変換器 - Google Patents
アナログ−デイジタル変換器Info
- Publication number
- JPH0555920A JPH0555920A JP21713091A JP21713091A JPH0555920A JP H0555920 A JPH0555920 A JP H0555920A JP 21713091 A JP21713091 A JP 21713091A JP 21713091 A JP21713091 A JP 21713091A JP H0555920 A JPH0555920 A JP H0555920A
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Abstract
(57)【要約】 (修正有)
【目的】 隣合うコンパレータ間のコレクタ結合による
排他的論理和を、差動出力で得られるようにする。 【構成】 コンパレータからの正相電流出力Qと逆相電
流出力QBを、それぞれ2つのベース接地トランジスタ
によってカスコード接続し、正相電流出力をQ1とQ
2、逆相電流出力をQB1とQB2の2系統に分ける。
ここで、基準電圧が低電位側のコンパレータから…,Cn
-1,Cn,Cn+1,…とすると、コンパレータCn-1のQ2出
力とCnのQB1出力とを結合し、負荷抵抗Rn-1でGN
Dに接続する。同様に、コンパレータCn-1のQB2とコ
ンパレータCnのQ1とを結合し、負荷抵抗RBn-1でG
NDに接続する。以上の操作を、隣合うコンパレータ間
に対して、順次行う。また、負荷抵抗Rn-1の抵抗値
は、電圧オフセットをつけるためRBn-1のそれよりも小
さく設定する。
排他的論理和を、差動出力で得られるようにする。 【構成】 コンパレータからの正相電流出力Qと逆相電
流出力QBを、それぞれ2つのベース接地トランジスタ
によってカスコード接続し、正相電流出力をQ1とQ
2、逆相電流出力をQB1とQB2の2系統に分ける。
ここで、基準電圧が低電位側のコンパレータから…,Cn
-1,Cn,Cn+1,…とすると、コンパレータCn-1のQ2出
力とCnのQB1出力とを結合し、負荷抵抗Rn-1でGN
Dに接続する。同様に、コンパレータCn-1のQB2とコ
ンパレータCnのQ1とを結合し、負荷抵抗RBn-1でG
NDに接続する。以上の操作を、隣合うコンパレータ間
に対して、順次行う。また、負荷抵抗Rn-1の抵抗値
は、電圧オフセットをつけるためRBn-1のそれよりも小
さく設定する。
Description
【0001】
【産業上の利用分野】本発明は、アナログ信号をディジ
タル信号に変換するアナログ−ディジタル変換器に関す
るものである。
タル信号に変換するアナログ−ディジタル変換器に関す
るものである。
【0002】
【従来の技術】一般的にA−D変換器においては、基準
電圧と入力信号とをコンパレータ列が比較し、基準電圧
と入力信号の大小が入れ替わる所で0,1が反転する温
度計コードを発生する。このようにしてコンパレータ列
によって生じた温度計コードは、隣合うコンパレータの
出力同士の排他的論理和を取ることによってエンコード
される。しかしながら並列型のA−D変換器等の場合、
多数のコンパレータを必要とするため、消費電力、素子
数が問題となる。そこで、排他的論理和を排他的論理ゲ
ートによって取るのではなく、隣合うコンパレータ同士
のコレクタ結合により取ることによって、排他的論理ゲ
ート分の消費電力、素子数を削減することが行なわれ
る。図4にその従来例を示す。コンパレータCn-2,Cn-
1,Cn,Cn+1には、それぞれVREFn-2,VREFn-1,VREFn,
VREFn+1の基準電圧と入力信号Vinが加えられている。
ただし、VREFn-2<VREFn-1<VREFn<VREFn+1 であ
る。コンパレータによって生じたディジタル電流は、カ
スコード接続1によって取り出される。そしてコンパレ
ータCn-2の逆相電流出力QBとコンパレータCn-1の正
相電流出力Qが結合され負荷抵抗Rn-2に接続される。
同様に、コンパレータCn-1の逆相電流出力QBとコン
パレータCnの正相電流出力Qが結合され負荷抵抗Rn-1
に、コンパレータCnの逆相電流出力QBとコンパレー
タCn+1の正相電流出力Qが結合され負荷抵抗Rnに接続
される。今、入力信号Vinが基準電圧VREFn-1とVREFn
の間にあるとすると、ラッチモードにおいてコンパレー
タCn-2とCn-1は正相電流出力Q側が電流を引き、コン
パレータCnとCn+1は逆相電流出力QB側が電流を引
く。よって、コンパレータの定電流源の値をI0とする
と、負荷抵抗Rn-2とRnには電流I0が流れ、負荷抵抗
Rn-1には全く流れないことになる。このようにして負
荷抵抗Rn-2,Rn-1,Rnに発生する電圧VRn-2,VRn-1,
VRnは、負荷抵抗の値をRLとすると入力信号Vinに対
して図5のように変化する。すなわち、入力信号と基準
電圧の大小が入れ替わる所でHIGHレベルとなり、そ
の他ではLOWレベルとなる。このようにして温度計コ
ードの排他的論理和が得られる。
電圧と入力信号とをコンパレータ列が比較し、基準電圧
と入力信号の大小が入れ替わる所で0,1が反転する温
度計コードを発生する。このようにしてコンパレータ列
によって生じた温度計コードは、隣合うコンパレータの
出力同士の排他的論理和を取ることによってエンコード
される。しかしながら並列型のA−D変換器等の場合、
多数のコンパレータを必要とするため、消費電力、素子
数が問題となる。そこで、排他的論理和を排他的論理ゲ
ートによって取るのではなく、隣合うコンパレータ同士
のコレクタ結合により取ることによって、排他的論理ゲ
ート分の消費電力、素子数を削減することが行なわれ
る。図4にその従来例を示す。コンパレータCn-2,Cn-
1,Cn,Cn+1には、それぞれVREFn-2,VREFn-1,VREFn,
VREFn+1の基準電圧と入力信号Vinが加えられている。
ただし、VREFn-2<VREFn-1<VREFn<VREFn+1 であ
る。コンパレータによって生じたディジタル電流は、カ
スコード接続1によって取り出される。そしてコンパレ
ータCn-2の逆相電流出力QBとコンパレータCn-1の正
相電流出力Qが結合され負荷抵抗Rn-2に接続される。
同様に、コンパレータCn-1の逆相電流出力QBとコン
パレータCnの正相電流出力Qが結合され負荷抵抗Rn-1
に、コンパレータCnの逆相電流出力QBとコンパレー
タCn+1の正相電流出力Qが結合され負荷抵抗Rnに接続
される。今、入力信号Vinが基準電圧VREFn-1とVREFn
の間にあるとすると、ラッチモードにおいてコンパレー
タCn-2とCn-1は正相電流出力Q側が電流を引き、コン
パレータCnとCn+1は逆相電流出力QB側が電流を引
く。よって、コンパレータの定電流源の値をI0とする
と、負荷抵抗Rn-2とRnには電流I0が流れ、負荷抵抗
Rn-1には全く流れないことになる。このようにして負
荷抵抗Rn-2,Rn-1,Rnに発生する電圧VRn-2,VRn-1,
VRnは、負荷抵抗の値をRLとすると入力信号Vinに対
して図5のように変化する。すなわち、入力信号と基準
電圧の大小が入れ替わる所でHIGHレベルとなり、そ
の他ではLOWレベルとなる。このようにして温度計コ
ードの排他的論理和が得られる。
【0003】
【発明が解決しようとする課題】しかしながらこの方式
では、得られる出力はシングルエンド出力である。この
ため、負荷抵抗Rn-2,Rn-1,Rnに発生させる電圧振幅
を大きくしなければならずスピードの面で不利である。
また、ノイズにも弱い。しかも次段のラッチでは、この
シングルエンド出力と基準電圧を比較するため、基準電
圧発生回路が必要となる。
では、得られる出力はシングルエンド出力である。この
ため、負荷抵抗Rn-2,Rn-1,Rnに発生させる電圧振幅
を大きくしなければならずスピードの面で不利である。
また、ノイズにも弱い。しかも次段のラッチでは、この
シングルエンド出力と基準電圧を比較するため、基準電
圧発生回路が必要となる。
【0004】本発明は、こうした問題点を鑑みてなされ
たもので、隣合うコンパレータ間のコレクタ結合による
排他的論理和において、差動の出力が得られる方式を提
供することを目的とする。
たもので、隣合うコンパレータ間のコレクタ結合による
排他的論理和において、差動の出力が得られる方式を提
供することを目的とする。
【0005】
【課題を解決するための手段】本発明のアナログ−ディ
ジタル変換器は、コンパレータの正相電流出力と逆相電
流出力をそれぞれ2つのベース接地トランジスタにより
2系統に分離し、隣合うコンパレータの電流出力同士を
それぞれ逆相で結合させることによって排他的論理和を
とる。さらに詳述すると、コンパレータからの正相電流
出力Qと逆相電流出力QBを、それぞれ2つのベース接
地トランジスタによってカスコード接続し、正相電流出
力をQ1とQ2、逆相電流出力をQB1とQB2の2系
統に分ける。ここで、基準電圧が低電位側のコンパレー
タから…,Cn-1,Cn,Cn+1,…とすると、コンパレータ
Cn-1のQ2出力とCnのQB1出力とを結合し、負荷抵
抗Rn-1でGNDに接続する。同様に、コンパレータCn
-1のQB2とコンパレータCnのQ1とを結合し、負荷抵
抗RBn-1でGNDに接続する。以上の操作を、隣合うコ
ンパレータ間に対して、順次行う。また、負荷抵抗Rn-
1の抵抗値は、電圧オフセットをつけるためRBn-1のそ
れよりも小さく設定する。
ジタル変換器は、コンパレータの正相電流出力と逆相電
流出力をそれぞれ2つのベース接地トランジスタにより
2系統に分離し、隣合うコンパレータの電流出力同士を
それぞれ逆相で結合させることによって排他的論理和を
とる。さらに詳述すると、コンパレータからの正相電流
出力Qと逆相電流出力QBを、それぞれ2つのベース接
地トランジスタによってカスコード接続し、正相電流出
力をQ1とQ2、逆相電流出力をQB1とQB2の2系
統に分ける。ここで、基準電圧が低電位側のコンパレー
タから…,Cn-1,Cn,Cn+1,…とすると、コンパレータ
Cn-1のQ2出力とCnのQB1出力とを結合し、負荷抵
抗Rn-1でGNDに接続する。同様に、コンパレータCn
-1のQB2とコンパレータCnのQ1とを結合し、負荷抵
抗RBn-1でGNDに接続する。以上の操作を、隣合うコ
ンパレータ間に対して、順次行う。また、負荷抵抗Rn-
1の抵抗値は、電圧オフセットをつけるためRBn-1のそ
れよりも小さく設定する。
【0006】
【作用】コンパレータ…,Cn-1,Cn,Cn+1,…に対する
基準電圧をそれぞれ…,VREFn-1,VREFn,VREFn+1,…と
する。ただし、… <VREFn-1<VREFn<VREFn+1< …
である。今、入力信号VinがVREFn-1とVREFnの間にあ
るとすると、コンパレータCn-2とCn-1は、正相電流出
力Q側に電流が流れ、一方コンパレータCnとCn+1は、
逆相電流出力QB側に電流が流れる。よってコンパレー
タの定電流源の電流値をI0とすると、コンパレータCn
-2とCn-1においては、Q1とQ2にそれぞれ(1/2)I0
の電流が流れ、コンパレータCnとCn+1においては、Q
B1とQB2にそれぞれ(1/2)I0の電流が流れる。その
結果、負荷抵抗RBn-1には電流が流れず、負荷抵抗Rn-
1にはI0の電流が流れ、その他の負荷抵抗には(1/2)I0
の電流が流れることになる。ここで負荷抵抗の値を、R
n-2=Rn-1=Rn=RL,RBn-2=RBn-1=RBn=2RL
とすると、それぞれの負荷抵抗に発生する電圧は、VRB
n-1=0,VRn-1=−RLI0,VRn-2=VRn=−(1/2)R
LI0,VRBn-2=VRBn=−RLI0となる。すなわち基準
電圧と入力信号の大小が入れ替わる所ではVRB> VR、
他の所ではVRB<VRとなり、各コンパレータ間の出力
の排他的論理和が差動出力で得られたことになる。
基準電圧をそれぞれ…,VREFn-1,VREFn,VREFn+1,…と
する。ただし、… <VREFn-1<VREFn<VREFn+1< …
である。今、入力信号VinがVREFn-1とVREFnの間にあ
るとすると、コンパレータCn-2とCn-1は、正相電流出
力Q側に電流が流れ、一方コンパレータCnとCn+1は、
逆相電流出力QB側に電流が流れる。よってコンパレー
タの定電流源の電流値をI0とすると、コンパレータCn
-2とCn-1においては、Q1とQ2にそれぞれ(1/2)I0
の電流が流れ、コンパレータCnとCn+1においては、Q
B1とQB2にそれぞれ(1/2)I0の電流が流れる。その
結果、負荷抵抗RBn-1には電流が流れず、負荷抵抗Rn-
1にはI0の電流が流れ、その他の負荷抵抗には(1/2)I0
の電流が流れることになる。ここで負荷抵抗の値を、R
n-2=Rn-1=Rn=RL,RBn-2=RBn-1=RBn=2RL
とすると、それぞれの負荷抵抗に発生する電圧は、VRB
n-1=0,VRn-1=−RLI0,VRn-2=VRn=−(1/2)R
LI0,VRBn-2=VRBn=−RLI0となる。すなわち基準
電圧と入力信号の大小が入れ替わる所ではVRB> VR、
他の所ではVRB<VRとなり、各コンパレータ間の出力
の排他的論理和が差動出力で得られたことになる。
【0007】
【実施例】図1は、本発明の一実施例を示すアナログ−
ディジタル変換器の回路図である。同図に於て、Cn-2,
Cn-1,Cn,Cn+1はコンパレータ、Rn-2,Rn-1,Rn及び
RBn-2,RBn-1,RBnは負荷抵抗、1はカスコード接続を
表す。また、コンパレータにはそれぞれVREFn-2,VREF
n-1,VREFn,VREFn+1の基準電圧と、入力信号Vinが加
えられている。各コンパレータの正相電流出力Qと逆相
電流出力QBは、それぞれ2つのベース接地トランジス
タにカスコード接続されている。それぞれのコレクタ出
力を、Q1,Q2及びQB1、QB2とする。これら2
つのトランジスタは、ベースとエミッタが共通になって
いるため、QあるいはQBに流れる電流を2等分する。
コンパレータCn-2のQ2とCn-1のQB1が接続され負
荷抵抗Rn-2につながれている。一方、コンパレータCn
-2のQB2はCn-1のQ1に接続され、負荷抵抗RBn-2
につながれている。同様に、コンパレータCn-1のQ2
とCnのQB1、Cn-1のQB2とCnのQ1、CnのQ2
とCn+1のQB1、CnのQB2とCn+1のQ1が接続さ
れ、それぞれ負荷抵抗Rn-1、RBn-1、Rn、RBnにつな
がれている。また、負荷抵抗の値は、Rn-2=Rn-1=R
n=RL,RBn-2=RBn-1=RBn=2RLとする。
ディジタル変換器の回路図である。同図に於て、Cn-2,
Cn-1,Cn,Cn+1はコンパレータ、Rn-2,Rn-1,Rn及び
RBn-2,RBn-1,RBnは負荷抵抗、1はカスコード接続を
表す。また、コンパレータにはそれぞれVREFn-2,VREF
n-1,VREFn,VREFn+1の基準電圧と、入力信号Vinが加
えられている。各コンパレータの正相電流出力Qと逆相
電流出力QBは、それぞれ2つのベース接地トランジス
タにカスコード接続されている。それぞれのコレクタ出
力を、Q1,Q2及びQB1、QB2とする。これら2
つのトランジスタは、ベースとエミッタが共通になって
いるため、QあるいはQBに流れる電流を2等分する。
コンパレータCn-2のQ2とCn-1のQB1が接続され負
荷抵抗Rn-2につながれている。一方、コンパレータCn
-2のQB2はCn-1のQ1に接続され、負荷抵抗RBn-2
につながれている。同様に、コンパレータCn-1のQ2
とCnのQB1、Cn-1のQB2とCnのQ1、CnのQ2
とCn+1のQB1、CnのQB2とCn+1のQ1が接続さ
れ、それぞれ負荷抵抗Rn-1、RBn-1、Rn、RBnにつな
がれている。また、負荷抵抗の値は、Rn-2=Rn-1=R
n=RL,RBn-2=RBn-1=RBn=2RLとする。
【0008】今、入力信号Vinが、VREFn-1とVREFnの
間にあるとすると、コンパレータはラッチモードにおい
て(CLK=Lowレベル,CLKB=Highレベ
ル)、Cn-2とCn-1については正相電流出力Q側、一
方、CnとCn+1においては逆相電流出力QB側に電流が
流れる。すなわち、コンパレータの定電流源の値をI0と
すると、コンパレータCn-2とCn-1のQ1、Q2及びC
nとCn+1のQB1、QB2にはそれぞれ(1/2)I0の電流
が流れる。よって、負荷抵抗Rn-1にはI0の電流が流
れ、RBn-1には電流が流れないことになる。そしてその
他の負荷抵抗にはすべて(1/2)I0の電流が流れる。した
がって、各負荷抵抗に流れる電流の入力信号Vinに対す
る依存性は、図2に示すようになる。一方、各負荷抵抗
に発生する電圧は、Rの抵抗値がRL、RBの抵抗値が2
RLであるから図3に示すようになる。したがって、入
力信号Vinと基準電圧VREFの大小が入れ替わる所では
VRB > VRとなり、その他の所ではVRB < VRとなり、
隣合うコンパレータ間の排他的論理和の差動出力が得ら
れたことになる。
間にあるとすると、コンパレータはラッチモードにおい
て(CLK=Lowレベル,CLKB=Highレベ
ル)、Cn-2とCn-1については正相電流出力Q側、一
方、CnとCn+1においては逆相電流出力QB側に電流が
流れる。すなわち、コンパレータの定電流源の値をI0と
すると、コンパレータCn-2とCn-1のQ1、Q2及びC
nとCn+1のQB1、QB2にはそれぞれ(1/2)I0の電流
が流れる。よって、負荷抵抗Rn-1にはI0の電流が流
れ、RBn-1には電流が流れないことになる。そしてその
他の負荷抵抗にはすべて(1/2)I0の電流が流れる。した
がって、各負荷抵抗に流れる電流の入力信号Vinに対す
る依存性は、図2に示すようになる。一方、各負荷抵抗
に発生する電圧は、Rの抵抗値がRL、RBの抵抗値が2
RLであるから図3に示すようになる。したがって、入
力信号Vinと基準電圧VREFの大小が入れ替わる所では
VRB > VRとなり、その他の所ではVRB < VRとなり、
隣合うコンパレータ間の排他的論理和の差動出力が得ら
れたことになる。
【0009】
【発明の効果】以上の説明から明らかなように、本発明
は、コンパレータの正相電流出力と逆相電流出力をそれ
ぞれ2つのベース接地トランジスタにより2系統に分離
し、隣合うコンパレータの電流出力同士をそれぞれ逆相
で結合させることによって排他的論理和をとることによ
り、隣合うコンパレータ間のコレクタ結合による排他的
論理和を差動出力で得られる方式を提供できる。
は、コンパレータの正相電流出力と逆相電流出力をそれ
ぞれ2つのベース接地トランジスタにより2系統に分離
し、隣合うコンパレータの電流出力同士をそれぞれ逆相
で結合させることによって排他的論理和をとることによ
り、隣合うコンパレータ間のコレクタ結合による排他的
論理和を差動出力で得られる方式を提供できる。
【図1】本発明の一実施例を示すアナログ−ディジタル
変換器の回路図
変換器の回路図
【図2】同実施例における各負荷抵抗に流れる電流の入
力信号に対する特性図
力信号に対する特性図
【図3】同実施例における各負荷抵抗に発生する電圧の
入力信号に対する特性図
入力信号に対する特性図
【図4】従来のアナログ−ディジタル変換器の回路図
【図5】従来例における負荷抵抗に発生する電圧の入力
信号に対する依存性を示した図
信号に対する依存性を示した図
Claims (1)
- 【請求項1】コンパレータの正相電流出力と逆相電流出
力をそれぞれ2つのベース接地トランジスタにより2系
統に分離し、隣合うコンパレータの電流出力同士をそれ
ぞれ逆相で結合させることによって排他的論理和をとる
アナログ−ディジタル変換器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21713091A JPH0555920A (ja) | 1991-08-28 | 1991-08-28 | アナログ−デイジタル変換器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21713091A JPH0555920A (ja) | 1991-08-28 | 1991-08-28 | アナログ−デイジタル変換器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0555920A true JPH0555920A (ja) | 1993-03-05 |
Family
ID=16699327
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21713091A Pending JPH0555920A (ja) | 1991-08-28 | 1991-08-28 | アナログ−デイジタル変換器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0555920A (ja) |
-
1991
- 1991-08-28 JP JP21713091A patent/JPH0555920A/ja active Pending
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