JPH0555561A - 電界効果トランジスタの製造方法 - Google Patents

電界効果トランジスタの製造方法

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JPH0555561A
JPH0555561A JP21254991A JP21254991A JPH0555561A JP H0555561 A JPH0555561 A JP H0555561A JP 21254991 A JP21254991 A JP 21254991A JP 21254991 A JP21254991 A JP 21254991A JP H0555561 A JPH0555561 A JP H0555561A
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JP
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molybdenum
oxide film
effect transistor
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gate oxide
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Reiji Takashina
礼児 高階
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Abstract

(57)【要約】 【目的】モリブデンゲート電界効果トランジスタにおい
て、ゲート酸化膜上に形成されたリンガラス層からゲー
ト酸化膜中へ燐が拡散されて、しきい値電圧がばらつく
のを防止する。 【構成】P型半導体基板1上にゲート酸化膜5、リンガ
ラス層6、モリブデン7を形成したのち、モリブデン安
定化のために800〜850℃の低温でアニールするこ
とにより、リンガラス層6からゲート酸化膜5中へ燐が
拡散されるのを防ぐ。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は電界効果トランジスタの
製造方法に関し、特にモリブデンゲート電界効果トラン
ジスタの製造方法に関するものである。
【0002】
【従来の技術】従来技術によるモリブデンゲート電界効
果トランジスタの製造方法について、図2(a)〜
(d)を参照して説明する。
【0003】はじめに図2(a)に示すように、P型半
導体基板1を熱酸化して酸化膜2を形成する。つぎにレ
ジスト(図示せず)をマスクとして酸化膜2を選択エッ
チングしてから、高濃度燐拡散層からなるソース拡散層
3およびドレイン拡散層4を形成する。
【0004】つぎに図2(b)に示すように、酸化膜2
を除去してから再び半導体基板1を熱酸化して薄いゲー
ト酸化膜5を形成したのち、燐処理によりゲート酸化膜
5表面に薄い第1のリンガラス層6を形成する。つぎに
全面にモリブデン7を堆積したのち、レジスト(図示せ
ず)をマスクとしてモリブデン7を選択エッチングす
る。
【0005】つぎに図2(c)に示すように、1000
〜1050℃の高温でアニールしてモリブデン7を安定
化させたのち、気相成長法により高濃度の燐を含んだ第
2のリンガラス層9を形成する。つぎにレジスト(図示
せず)をマスクとして第2のリンガラス層9、第1のリ
ンガラス層6、ゲート酸化膜5を順次選択エッチングし
て、ソース−ドレインコンタクトおよびモリブデンゲー
トコンタクトを開口する。
【0006】つぎに図2(d)に示すように、全面にア
ルミニウムを蒸着したのち、レジスト(図示せず)をマ
スクとしてアルミニウムを選択エッチングしてゲート電
極10、ソース電極11、ドレイン電極12を形成して
素子部が完成する。
【0007】
【発明が解決しようとする課題】モリブデンゲート電界
効果トランジスタにおいては、動作中の接合温度でもモ
リブデンの再結晶が進行してしきい値電圧が変動するの
を防ぐため、1000〜1050℃の高温アニールが行
なわれている。そのため図2(d)に示す第1のリンガ
ラス層6から燐が薄いゲート酸化膜5の中へ拡散して、
半導体基板1表面まで到達するという現象が発生してい
る。その結果主としてしきい値電圧のばらつき大による
歩留り低下という問題を引き起こしていた。
【0008】最近、遮断周波数および動作速度の向上を
目的として、ゲート酸化膜5を一層薄くしたので顕著に
現われるようになっている。
【0009】
【課題を解決するための手段】本発明の電界効果トラン
ジスタの製造方法は、モリブデンゲート電極を形成した
のち、800〜850℃でアニールする工程を含むもの
である。
【0010】
【実施例】本発明の一実施例について、図1(a)〜
(d)を参照して説明する。
【0011】はじめに図1(a)に示すように、従来技
術と同様にしてP型半導体基板1にソース拡散層3およ
びドレイン拡散層4を形成する。つぎに薄いゲート酸化
膜5、第1のリンガラス層6、モリブデン7を形成す
る。
【0012】つぎに図1(b)に示すように、800〜
850℃の低温でアニールしてモリブデン7を安定化を
はかる。
【0013】つぎに図1(c)に示すように、第2のリ
ンガラス層9を形成し、ソース−ドレインコンタクトお
よびモリブデンゲートコンタクトを開口する。
【0014】つぎに図1(d)に示すように、ゲート電
極10、ソース電極11、ドレイン電極12を形成して
素子部が完成する。
【0015】本実施例では、通常の石英管状炉を用いて
モリブデン7のアニールを行なったが、石英管状炉の代
りにハロゲンランプなどを備えた短時間アニール(RT
A)炉を用いればさらに熱履歴を低減することができ
る。
【0016】また本発明の適用範囲はディスクリートの
モリブデンゲート電界効果トランジスタに限定すること
なく、モリブデンゲート電界効果トランジスタを含む半
導体集積回路やBi−CMOS集積回路に適用しても同
様の成果を得ることができる。
【0017】
【発明の効果】モリブデンゲートの安定化のためのアニ
ールが、800〜850℃の比較的低温において行なわ
れる。そのため従来第1のリンガラス層からの燐がゲー
ト酸化膜を通して半導体基板表面に到達するという懸念
が解消された。
【0018】その結果従来多発していた、しきい値電圧
大や小の不良、耐圧劣化、相互コンダクタンスの低下な
どの問題を解決することができた。
【図面の簡単な説明】
【図1】本発明の一実施例を工程順に示す断面図であ
る。
【図2】従来技術によるモリブデンゲート電界効果トラ
ンジスタの製造方法を工程順に示す断面図である。
【符号の説明】
1 P型半導体基板 2 酸化膜 3 ソース拡散層 4 ドレイン拡散層 5 薄いゲート酸化膜 6 第1のリンガラス層 7 モリブデン 8 低温アニールされたモリブデン層 9 第2のリンガラス層 10 ゲート電極 11 ソース電極 12 ドレイン電極 13 高温アニールされたモリブデン

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 モリブデンゲート電極を形成したのち、
    800〜850℃でアニールする工程を含む電界効果ト
    ランジスタの製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005197639A (ja) * 2004-01-09 2005-07-21 Hynix Semiconductor Inc フラッシュメモリセルの製造方法

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