JPH0555561A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH0555561A JPH0555561A JP21254991A JP21254991A JPH0555561A JP H0555561 A JPH0555561 A JP H0555561A JP 21254991 A JP21254991 A JP 21254991A JP 21254991 A JP21254991 A JP 21254991A JP H0555561 A JPH0555561 A JP H0555561A
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- JP
- Japan
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- molybdenum
- oxide film
- effect transistor
- glass layer
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Abstract
(57)【要約】
【目的】モリブデンゲート電界効果トランジスタにおい
て、ゲート酸化膜上に形成されたリンガラス層からゲー
ト酸化膜中へ燐が拡散されて、しきい値電圧がばらつく
のを防止する。 【構成】Ｐ型半導体基板１上にゲート酸化膜５、リンガ
ラス層６、モリブデン７を形成したのち、モリブデン安
定化のために８００〜８５０℃の低温でアニールするこ
とにより、リンガラス層６からゲート酸化膜５中へ燐が
拡散されるのを防ぐ。
て、ゲート酸化膜上に形成されたリンガラス層からゲー
ト酸化膜中へ燐が拡散されて、しきい値電圧がばらつく
のを防止する。 【構成】Ｐ型半導体基板１上にゲート酸化膜５、リンガ
ラス層６、モリブデン７を形成したのち、モリブデン安
定化のために８００〜８５０℃の低温でアニールするこ
とにより、リンガラス層６からゲート酸化膜５中へ燐が
拡散されるのを防ぐ。
Description
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタの
製造方法に関し、特にモリブデンゲート電界効果トラン
ジスタの製造方法に関するものである。
製造方法に関し、特にモリブデンゲート電界効果トラン
ジスタの製造方法に関するものである。
【０００２】
【従来の技術】従来技術によるモリブデンゲート電界効
果トランジスタの製造方法について、図２（ａ）〜
（ｄ）を参照して説明する。
果トランジスタの製造方法について、図２（ａ）〜
（ｄ）を参照して説明する。
【０００３】はじめに図２（ａ）に示すように、Ｐ型半
導体基板１を熱酸化して酸化膜２を形成する。つぎにレ
ジスト（図示せず）をマスクとして酸化膜２を選択エッ
チングしてから、高濃度燐拡散層からなるソース拡散層
３およびドレイン拡散層４を形成する。
導体基板１を熱酸化して酸化膜２を形成する。つぎにレ
ジスト（図示せず）をマスクとして酸化膜２を選択エッ
チングしてから、高濃度燐拡散層からなるソース拡散層
３およびドレイン拡散層４を形成する。
【０００４】つぎに図２（ｂ）に示すように、酸化膜２
を除去してから再び半導体基板１を熱酸化して薄いゲー
ト酸化膜５を形成したのち、燐処理によりゲート酸化膜
５表面に薄い第１のリンガラス層６を形成する。つぎに
全面にモリブデン７を堆積したのち、レジスト（図示せ
ず）をマスクとしてモリブデン７を選択エッチングす
る。
を除去してから再び半導体基板１を熱酸化して薄いゲー
ト酸化膜５を形成したのち、燐処理によりゲート酸化膜
５表面に薄い第１のリンガラス層６を形成する。つぎに
全面にモリブデン７を堆積したのち、レジスト（図示せ
ず）をマスクとしてモリブデン７を選択エッチングす
る。
【０００５】つぎに図２（ｃ）に示すように、１０００
〜１０５０℃の高温でアニールしてモリブデン７を安定
化させたのち、気相成長法により高濃度の燐を含んだ第
２のリンガラス層９を形成する。つぎにレジスト（図示
せず）をマスクとして第２のリンガラス層９、第１のリ
ンガラス層６、ゲート酸化膜５を順次選択エッチングし
て、ソース−ドレインコンタクトおよびモリブデンゲー
トコンタクトを開口する。
〜１０５０℃の高温でアニールしてモリブデン７を安定
化させたのち、気相成長法により高濃度の燐を含んだ第
２のリンガラス層９を形成する。つぎにレジスト（図示
せず）をマスクとして第２のリンガラス層９、第１のリ
ンガラス層６、ゲート酸化膜５を順次選択エッチングし
て、ソース−ドレインコンタクトおよびモリブデンゲー
トコンタクトを開口する。
【０００６】つぎに図２（ｄ）に示すように、全面にア
ルミニウムを蒸着したのち、レジスト（図示せず）をマ
スクとしてアルミニウムを選択エッチングしてゲート電
極１０、ソース電極１１、ドレイン電極１２を形成して
素子部が完成する。
ルミニウムを蒸着したのち、レジスト（図示せず）をマ
スクとしてアルミニウムを選択エッチングしてゲート電
極１０、ソース電極１１、ドレイン電極１２を形成して
素子部が完成する。
【０００７】
【発明が解決しようとする課題】モリブデンゲート電界
効果トランジスタにおいては、動作中の接合温度でもモ
リブデンの再結晶が進行してしきい値電圧が変動するの
を防ぐため、１０００〜１０５０℃の高温アニールが行
なわれている。そのため図２（ｄ）に示す第１のリンガ
ラス層６から燐が薄いゲート酸化膜５の中へ拡散して、
半導体基板１表面まで到達するという現象が発生してい
る。その結果主としてしきい値電圧のばらつき大による
歩留り低下という問題を引き起こしていた。
効果トランジスタにおいては、動作中の接合温度でもモ
リブデンの再結晶が進行してしきい値電圧が変動するの
を防ぐため、１０００〜１０５０℃の高温アニールが行
なわれている。そのため図２（ｄ）に示す第１のリンガ
ラス層６から燐が薄いゲート酸化膜５の中へ拡散して、
半導体基板１表面まで到達するという現象が発生してい
る。その結果主としてしきい値電圧のばらつき大による
歩留り低下という問題を引き起こしていた。
【０００８】最近、遮断周波数および動作速度の向上を
目的として、ゲート酸化膜５を一層薄くしたので顕著に
現われるようになっている。
目的として、ゲート酸化膜５を一層薄くしたので顕著に
現われるようになっている。
【０００９】
【課題を解決するための手段】本発明の電界効果トラン
ジスタの製造方法は、モリブデンゲート電極を形成した
のち、８００〜８５０℃でアニールする工程を含むもの
である。
ジスタの製造方法は、モリブデンゲート電極を形成した
のち、８００〜８５０℃でアニールする工程を含むもの
である。
【００１０】
【実施例】本発明の一実施例について、図１（ａ）〜
（ｄ）を参照して説明する。
（ｄ）を参照して説明する。
【００１１】はじめに図１（ａ）に示すように、従来技
術と同様にしてＰ型半導体基板１にソース拡散層３およ
びドレイン拡散層４を形成する。つぎに薄いゲート酸化
膜５、第１のリンガラス層６、モリブデン７を形成す
る。
術と同様にしてＰ型半導体基板１にソース拡散層３およ
びドレイン拡散層４を形成する。つぎに薄いゲート酸化
膜５、第１のリンガラス層６、モリブデン７を形成す
る。
【００１２】つぎに図１（ｂ）に示すように、８００〜
８５０℃の低温でアニールしてモリブデン７を安定化を
はかる。
８５０℃の低温でアニールしてモリブデン７を安定化を
はかる。
【００１３】つぎに図１（ｃ）に示すように、第２のリ
ンガラス層９を形成し、ソース−ドレインコンタクトお
よびモリブデンゲートコンタクトを開口する。
ンガラス層９を形成し、ソース−ドレインコンタクトお
よびモリブデンゲートコンタクトを開口する。
【００１４】つぎに図１（ｄ）に示すように、ゲート電
極１０、ソース電極１１、ドレイン電極１２を形成して
素子部が完成する。
極１０、ソース電極１１、ドレイン電極１２を形成して
素子部が完成する。
【００１５】本実施例では、通常の石英管状炉を用いて
モリブデン７のアニールを行なったが、石英管状炉の代
りにハロゲンランプなどを備えた短時間アニール（ＲＴ
Ａ）炉を用いればさらに熱履歴を低減することができ
る。
モリブデン７のアニールを行なったが、石英管状炉の代
りにハロゲンランプなどを備えた短時間アニール（ＲＴ
Ａ）炉を用いればさらに熱履歴を低減することができ
る。
【００１６】また本発明の適用範囲はディスクリートの
モリブデンゲート電界効果トランジスタに限定すること
なく、モリブデンゲート電界効果トランジスタを含む半
導体集積回路やＢｉ−ＣＭＯＳ集積回路に適用しても同
様の成果を得ることができる。
モリブデンゲート電界効果トランジスタに限定すること
なく、モリブデンゲート電界効果トランジスタを含む半
導体集積回路やＢｉ−ＣＭＯＳ集積回路に適用しても同
様の成果を得ることができる。
【００１７】
【発明の効果】モリブデンゲートの安定化のためのアニ
ールが、８００〜８５０℃の比較的低温において行なわ
れる。そのため従来第１のリンガラス層からの燐がゲー
ト酸化膜を通して半導体基板表面に到達するという懸念
が解消された。
ールが、８００〜８５０℃の比較的低温において行なわ
れる。そのため従来第１のリンガラス層からの燐がゲー
ト酸化膜を通して半導体基板表面に到達するという懸念
が解消された。
【００１８】その結果従来多発していた、しきい値電圧
大や小の不良、耐圧劣化、相互コンダクタンスの低下な
どの問題を解決することができた。
大や小の不良、耐圧劣化、相互コンダクタンスの低下な
どの問題を解決することができた。
【図１】本発明の一実施例を工程順に示す断面図であ
る。
る。
【図２】従来技術によるモリブデンゲート電界効果トラ
ンジスタの製造方法を工程順に示す断面図である。
ンジスタの製造方法を工程順に示す断面図である。
１ Ｐ型半導体基板 ２ 酸化膜 ３ ソース拡散層 ４ ドレイン拡散層 ５ 薄いゲート酸化膜 ６ 第１のリンガラス層 ７ モリブデン ８ 低温アニールされたモリブデン層 ９ 第２のリンガラス層 １０ ゲート電極 １１ ソース電極 １２ ドレイン電極 １３ 高温アニールされたモリブデン
Claims (1)
- 【請求項１】 モリブデンゲート電極を形成したのち、
８００〜８５０℃でアニールする工程を含む電界効果ト
ランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21254991A JP2690218B2 (ja) | 1991-08-26 | 1991-08-26 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21254991A JP2690218B2 (ja) | 1991-08-26 | 1991-08-26 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0555561A true JPH0555561A (ja) | 1993-03-05 |
| JP2690218B2 JP2690218B2 (ja) | 1997-12-10 |
Family
ID=16624529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21254991A Expired - Fee Related JP2690218B2 (ja) | 1991-08-26 | 1991-08-26 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2690218B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005197639A (ja) * | 2004-01-09 | 2005-07-21 | Hynix Semiconductor Inc | フラッシュメモリセルの製造方法 |
-
1991
- 1991-08-26 JP JP21254991A patent/JP2690218B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005197639A (ja) * | 2004-01-09 | 2005-07-21 | Hynix Semiconductor Inc | フラッシュメモリセルの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2690218B2 (ja) | 1997-12-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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